JP2014112745A

JP2014112745A - 半導体装置

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Publication number: JP2014112745A
Application number: JP2014064953A
Authority: JP
Inventors: Yoji Shimizu; 洋治清水
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2014-03-27
Filing date: 2014-03-27
Publication date: 2014-06-19

Abstract

【課題】ＭＩＳＦＥＴの微細化に伴って導入された新たなレイアウトルールが設けられている状況であっても、デジタル回路を構成する標準セルのレイアウト面積を小さくすることができる技術を提供する。
【解決手段】例えば、標準セルＣＬの両端の角部において、電源配線Ｌ１Ａから突出配線ＰＬ１Ａを標準セルＣＬの内部（Ｙ方向）に突出し、かつ、突き出した突出配線ＰＬ１ＡからＸ方向に屈曲した屈曲部ＢＤ１Ａを形成する。そして、この屈曲部ＢＤ１Ａとｐ型半導体領域ＰＤＲとをプラグＰＬＧで接続する。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、標準セル（スタンダードセル）を使用したロジック回路を含む半導体装置に適用して有効な技術に関するものである。

特開２００８−１１８００４号公報（特許文献１）には、隣接する標準セルの境界線上に拡散層と接続する電源配線を引き出すレイアウト構成が記載されている。具体的に、特許文献１には、隣接する標準セル間で拡散層を共通化し、かつ、電源配線から隣接する標準セル間の境界線上に配線を引き出すようにレイアウト構成することが記載されている。そして、特許文献１には、隣接する標準セル間の境界線上に引き出された配線と、隣接する標準セル間で共通化された拡散層をプラグによって電気的に接続する構成が記載されている。

特開２００８−１１８００４号公報

半導体装置には多数の集積回路が形成されるが、これらの集積回路はアナログ回路やデジタル回路によって構成されている。特に、デジタル回路のレイアウト設計技術としては、標準セルを使用した設計技術が広く利用されている。例えば、インバータ回路、ＮＡＮＤ回路、ＥＸＯＲ回路、フリップフロップ回路などの単位回路を標準セルとして用意し、この標準セルを列状に配置することが行われている。そして、列状に配置された複数の標準セルに対して集積回路を構成するように配線設計を行うことにより、所定の機能を有するデジタル回路（例えば、ロジック回路）を形成する。

このとき、複数の標準セルのそれぞれには動作させるための電源が必要であるため、列状に配置された複数の標準セルを挟むように電源配線（ＶＤＤ）と基準配線（ＧＮＤ）が配置されており、この電源配線（ＶＤＤ）と基準配線（ＧＮＤ）から引き出された引出配線によってそれぞれの標準セルに電源電圧および基準電圧が供給されている。つまり、所定方向に並行して延在する電源配線（ＶＤＤ）と基準配線（ＧＮＤ）が形成され、この電源配線（ＶＤＤ）と基準配線（ＧＮＤ）に挟まれるように複数の標準セルが所定方向に配列されている。それぞれの標準セルは、複数のトランジスタから構成されているため、それぞれの標準セルには、トランジスタを構成する拡散層やゲート電極が形成されている。

従来、標準セルを構成する拡散層の形状やゲート電極の形状に関して、レイアウトルール上の制約がなかったため、あらゆる形状の拡散層やゲート電極を形成することが可能であった。このため、拡散層の形状やゲート電極の形状を工夫することにより、集積回路の面積が小さくなるように標準セルのレイアウトを自由に設計することができていた。

しかし、近年、集積回路を構成するトランジスタ（ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor））の微細化が進んでおり、ＭＩＳＦＥＴを構成する拡散層やゲート電極の微細化が進んでいる。この拡散層やゲート電極はフォトリソグラフィ技術を使用して形成されるが、拡散層やゲート電極の微細化が進むと、フォトリソグラフィ技術の加工精度が問題となってくる。すなわち、標準セルのレイアウトが最小となるように拡散層の形状やゲート電極の形状を工夫していたが、拡散層やゲート電極の微細化に伴って生じるフォトリソグラフィ技術の加工精度の問題から、工夫を施した複雑な形状の拡散層やゲート電極を設計値どおりに形成することが困難になってきている。

例えば、拡散層の形状が複雑な多角形をしている場合や、ゲート電極に折れ曲がった部分が形成されていると、フォトリソグラフィ技術における加工精度の問題から、角部がラウンド形状することにより形状劣化が生じやすくなる。この場合、拡散層やゲート電極が設計値からはずれた形状となり、ＭＩＳＦＥＴの性能ばらつきが生じてしまう。

そこで、例えば、２８ｎｍノードよりも微細化されたＭＩＳＦＥＴを形成する場合、形成されるＭＩＳＦＥＴの性能を均等化（均一化）するために、レイアウトルールに一定の制限が設けられている。つまり、ＭＩＳＦＥＴが微細化されると、フォトリソグラフィ技術の加工精度の問題で複雑な形状を精度良く形成することが困難になることから、ＭＩＳＦＥＴを構成する拡散層の形状やゲート電極を単純化するルールを設定して、微細化されたＭＩＳＦＥＴの性能を保証することが行われている。具体的に設定されたレイアウトルールとして、ゲート電極（ポリシリコン膜）を等間隔で配列し、かつ、ゲート電極を一切曲げずに直線形状とするルールや、拡散層の形状を８頂点以内の図形形状とするルールなどが設けられている。

このような新たなレイアウトルールが設けられている状況下で、標準セルのレイアウト設計をすると、標準セルの面積が大きくなってしまうという問題点が発生している。

本発明の目的は、ＭＩＳＦＥＴの微細化に伴って導入された新たなレイアウトルールが設けられている状況であっても、デジタル回路を構成する標準セルのレイアウト面積を小さくすることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的な実施の形態による半導体装置は、第１方向に沿う第１辺上を延在する第１配線層の第１電源配線と、第１辺と所定間隔を隔てて並行する第２辺上を延在し、前記第１電源配線よりも低い電圧が印加される前記第１配線層の第２電源配線とを有する。さらに、前記第１辺の両端部において、前記第１電源配線から分岐して前記標準セルの内部に向う前記第２方向へ突出した２本の第１突出配線と、前記第２辺の両端部において、前記第２電源配線から分岐して前記標準セルの内部に向う前記第２方向へ突出した２本の第２突出配線とを有する。ここで、前記第１突出配線と前記第２突出配線の中から抽出された少なくとも１本以上の突出配線は、端部が前記標準セルの内部へ向う前記第１方向に屈曲した第１屈曲部を含む。

また、代表的な実施の形態による半導体装置は、半導体基板の第１方向に沿って隣接して配置された複数の標準セルを備える。このとき、矩形形状をした前記複数の標準セルのそれぞれは、（ａ）前記第１方向に沿う第１辺上を延在する第１配線層の第１電源配線と、（ｂ）前記第１辺と所定間隔を隔てて並行する第２辺上を延在し、前記第１電源配線よりも低い電圧が印加される前記第１配線層の第２電源配線とを有する。そして、（ｃ）前記第１電源配線と前記第２電源配線との間の前記半導体基板内に、前記第１方向と交差する第２方向に並んで配置された第１半導体領域および第２半導体領域であって、前記第１電源配線側に配置された前記第１半導体領域および前記第２電源配線側に配置された前記第２半導体領域と、（ｄ）前記第２方向に延在し、かつ、前記第１方向に等間隔で前記半導体基板上に形成された複数のゲート電極とを有する。また、前記複数の標準セルのそれぞれは、さらに、（ｅ）前記第１辺の両端部において、前記第１電源配線から分岐して前記標準セルの内部に向う前記第２方向へ突出した２本の第１突出配線と、（ｆ）前記第２辺の両端部において、前記第２電源配線から分岐して前記標準セルの内部に向う前記第２方向へ突出した２本の第２突出配線とを有する。ここで、前記第１突出配線と前記第２突出配線の中から抽出された少なくとも１本以上の突出配線は、端部が前記標準セルの内部へ向う前記第１方向に屈曲した第１屈曲部を含む。そして、前記第１屈曲部が形成された前記突出配線が前記第１電源配線から分岐しているものである場合、前記突出配線は、前記第１屈曲部と接続する第１プラグによって前記第１半導体領域と電気的に接続される。一方、前記第１屈曲部が形成された前記突出配線が前記第２電源配線から分岐しているものである場合、前記突出配線は、前記第１屈曲部と接続する第２プラグによって前記第２半導体領域と電気的に接続されている。

また、代表的な実施の形態による半導体装置は、半導体基板の第１方向に沿って隣接して配置された複数の標準セルを備える。このとき、矩形形状をした前記複数の標準セルのそれぞれは、（ａ）前記第１方向に沿う第１辺上を延在する第１配線層の第１電源配線と、（ｂ）前記第１辺と所定間隔を隔てて並行する第２辺上を延在し、前記第１電源配線よりも低い電圧が印加される前記第１配線層の第２電源配線とを有する。そして、（ｃ）前記第１電源配線と前記第２電源配線との間の前記半導体基板内に、前記第１方向と交差する第２方向に並んで配置された第１半導体領域および第２半導体領域であって、前記第１電源配線側に配置された前記第１半導体領域および前記第２電源配線側に配置された前記第２半導体領域と、（ｄ）前記第２方向に延在し、かつ、前記第１方向に等間隔で前記半導体基板上に形成された複数のゲート電極とを有する。また、前記複数の標準セルのそれぞれは、さらに、（ｅ）前記第１辺の両端部において、前記第１電源配線から分岐して前記標準セルの内部に向う前記第２方向へ突出した２本の第１突出配線と、（ｆ）前記第２辺の両端部において、前記第２電源配線から分岐して前記標準セルの内部に向う前記第２方向へ突出した２本の第２突出配線とを有する。前記第１辺の一端部と前記第２辺の一端部を結ぶ第１境界線と平面的に重なるように前記複数のゲート電極のうち１本の第１ゲート電極が配置されている。一方、前記第１辺の他端部と前記第２辺の他端部を結ぶ第２境界線と平面的に重なるように前記複数のゲート電極のうち１本の第２ゲート電極が配置されている。

本願において開示される発明のうち、代表的な実施の形態のものによって得られる効果を簡単に説明すれば以下のとおりである。

ＭＩＳＦＥＴの微細化に伴って導入された新たなレイアウトルールが設けられている状況であっても、デジタル回路を構成する標準セルのレイアウト面積を小さくすることができる。

本発明の実施の形態１における半導体チップの構成を示す平面図である。実施の形態１における４入力ＮＡＮＤ回路を構成する標準セルのレイアウト構成を示す図である。実施の形態１において、隣接する標準セルを示す図である。（ａ）は、入力配線と出力配線の間に並列接続された２つのインバータ回路を示す回路図であり、（ｂ）は、（ａ）に示すインバータ回路のレイアウト構成例を示す平面図である。（ａ）〜（ｄ）は、インバータ回路のレイアウト構成を層ごとに分解して示す図である。図４のＡ−Ａ線で切断した断面図である。図４のＢ−Ｂ線で切断した断面図である。図４のＣ−Ｃ線で切断した断面図である。図４のＤ−Ｄ線で切断した断面図である。（ａ）は、入力配線と出力配線の間に接続されたＥＸ−ＯＲ回路を示す回路図であり、（ｂ）は、（ａ）に示すＥＸ―ＯＲ回路のレイアウト構成例を示す平面図である。（ａ）および（ｂ）は、ＥＸ−ＯＲ回路のレイアウト構成を２層に分解して示す図である。ＥＸ−ＯＲ回路を構成する６つの標準セルを２行３列に並べたレイアウト構成を示す図である。複数の機能の異なる標準セルを配列したレイアウト構成を示す図であり、（ａ）は、標準セルを２層に分解した下層を示す図である。一方、（ｂ）は、標準セルを２層に分解した上層を示す図である。ＳＣＡＮ機能付きフリップフロップ回路を形成した標準セルのレイアウト構成を示す図である。実施の形態５におけるＳＣＡＮ機能付きフリップフロップ回路を形成した標準セルの第１配線層のレイアウト構成を示す図である。実施の形態５における標準セルの第２配線層を示す図である。第２配線層において、標準セル間を接続する配線のレイアウト構成例を示す図である。２入力ＮＡＮＤ回路に対して、本発明の技術的思想を適用する例を示す図である。比較例において、４入力ＮＡＮＤ回路を構成する標準セルのレイアウト構成例を示す図である。従来の設計手法を使用した比較例を示す図であり、隣接する２つの標準セルを示す図である。２つのインバータを備える比較例のインバータ回路において、ゲート電極と、第１配線層を構成する配線とを示す図である。比較例における標準セルの第２配線層を示す図である。比較例において、標準セル間を接続する配線を示す図である。２入力ＮＡＮＤ回路に対して、特許文献１に記載された技術を適用する例を示す図である。２入力ＮＡＮＤ回路に対して、特許文献１に記載された技術を適用する例を示す図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
図１は、本実施の形態１における半導体チップＣＨＰの構成を示す平面図である。図１において、本実施の形態１における半導体チップＣＨＰは、通信用プロセッサＴＰ、オーディオプロセッサＳＰＵ、ビデオプロセッシングユニットＶＰＵ、３次元画像処理プロセッサＩＰ、および、中央演算処理ユニットＣＰＵを有している。

通信用プロセッサＴＰは、半導体チップの外部に接続される機器との通信を行なう機能を有するプロセッサであり、オーディオプロセッサＳＰＵは、音楽の録音や再生をする際に使用されるプロセッサである。また、ビデオプロセッシングユニットＶＰＵは、ビデオ（動画）の録画や再生の際に使用されるプロセッサであり、３次元画像処理プロセッサＩＰは、３次元の画像データを処理するプロセッサである。さらに、中央演算処理ユニットＣＰＵは、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。この中央演算ユニットＣＰＵは、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。これらの通信用プロセッサＴＰ、オーディオプロセッサＳＰＵ、ビデオプロセッシングユニットＶＰＵ、３次元画像処理プロセッサＩＰ、および、中央演算処理ユニットＣＰＵは、デジタル回路（ロジック回路）から構成されている。半導体チップＣＨＰには、以上のように多数のデジタル回路が形成されているが、上述した構成要素以外にも、メモリセルアレイＭＣＡと周辺回路ＰＣから構成されるメモリＲＡＭの周辺回路ＰＣや、シリアルインターフェース（シリアルＩ／Ｆ）、タイマ、ＰＬＬ（Phase Locked Loop）回路に含まれる分周回路などにもデジタル回路が使用されている。このようなデジタル回路のレイアウト設計技術としては、標準セルを使用した設計技術が広く利用されている。例えば、インバータ回路、ＮＡＮＤ回路、ＥＸＯＲ回路、フリップフロップ回路などの単位回路を標準セルとして用意し、この標準セルを列状に配置することが行われている。そして、列状に配置された複数の標準セルに対して集積回路を構成するように配線設計を行うことにより、所定の機能を有するデジタル回路（例えば、ロジック回路）が形成される。それぞれの標準セルは、複数のトランジスタから構成されているため、それぞれの標準セルには、トランジスタを構成する拡散層やゲート電極が形成されている。

しかし、近年、集積回路を構成するトランジスタ（ＭＩＳＦＥＴ）の微細化が進んでおり、ＭＩＳＦＥＴを構成する拡散層やゲート電極の微細化が進んでいる。この拡散層やゲート電極はフォトリソグラフィ技術を使用して形成されるが、拡散層やゲート電極の微細化が進むと、フォトリソグラフィ技術の加工精度が問題となってくる。すなわち、標準セルのレイアウトが最小となるように拡散層の形状やゲート電極の形状を工夫していたが、拡散層やゲート電極の微細化に伴って生じるフォトリソグラフィ技術の加工精度の問題から、工夫を施した複雑な形状の拡散層やゲート電極を設計値どおりに形成することが困難になってきている。

このような新たなレイアウトルールが設けられている状況下で、標準セルのレイアウト設計をすると、標準セルの面積が大きくなってしまう。以下に、このことについて、図面を参照しながら説明する。

図１９は、４入力ＮＡＮＤ回路を構成する標準セルＣＬ（Ｐ）のレイアウト構成例を示す図である。図１９には、従来の設計手法を使用し、かつ、新たなレイアウトルールを適用する場合のレイアウト構成例が示されている。具体的に、新たなレイアウトルールとして、ゲート電極（ポリシリコン膜）を等間隔で配列し、かつ、ゲート電極を一切曲げずに直線形状とするルールや、拡散層の形状を８頂点以内の図形形状とするルールが取り入れられている。

図１９に示すように、標準セルＣＬ（Ｐ）の上下を挟んで、Ｘ方向（第１方向）に延在するように第１配線層からなる電源配線Ｌ１Ａと電源配線Ｌ１Ｂが配置されている。この電源配線Ｌ１Ａは、電源電位（ＶＤＤ）を供給するための配線であり、電源配線Ｌ１Ｂは、電源電位（ＶＤＤ）よりも低い基準電位（ＧＮＤ）を供給するための配線である。そして、電源配線Ｌ１Ａと電源配線Ｌ１Ｂとの間に挟まれるようにｐ型半導体領域（ｐ型拡散層）ＰＤＲとｎ型半導体領域（ｎ型拡散層）ＮＤＲが形成されている。このｐ型半導体領域ＰＤＲとｎ型半導体領域ＮＤＲは、拡散層の形状を８頂点以内の図形形状とする新たなレイアウトルールに基づいて、四角形形状となっている。

例えば、四角形形状をしたｐ型半導体領域ＰＤＲは、電源配線Ｌ１ＡからＹ方向（第２方向）に突き出た突出配線ＰＬ１ＡとプラグＰＬＧによって電気的に接続されており、電源配線Ｌ１Ａから電源電位（ＶＤＤ）が突出配線ＰＬ１Ａを介してｐ型半導体領域ＰＤＲに供給されている。同様に、四角形形状をしたｎ型半導体領域ＮＤＲは、電源配線Ｌ１ＢからＹ方向（第２方向）に突き出た突出配線ＰＬ１ＢとプラグＰＬＧによって電気的に接続されており、電源配線Ｌ１Ｂから基準電位（ＧＮＤ）が突出配線ＰＬ１Ｂを介してｎ型半導体領域ＮＤＲに供給されている。

ここで、従来の設計手法に基づいて、電源配線Ｌ１Ａとｐ型半導体領域ＰＤＲや、電源配線Ｌ１Ｂとｎ型半導体領域ＮＤＲは、それぞれ最短距離を結ぶように配置された突出配線ＰＬ１Ａや、突出配線ＰＬ１Ｂで接続されている。

さらに、図１９に示すように、電源配線Ｌ１Ａと電源配線Ｌ１Ｂで挟まれた標準セルＣＬ（Ｐ）内の領域には、それぞれがＹ方向（第２方向）に延在し、かつ、Ｘ方向（第１方向）に並ぶように、ゲート電極Ｇ１〜Ｇ７が配置されている。これにより、例えば、ゲート電極Ｇ２〜Ｇ５とｐ型半導体領域ＰＤＲが平面的に重なる領域に、それぞれｐ型ＭＩＳＦＥＴが形成され、ゲート電極Ｇ２〜Ｇ５とｎ型半導体領域ＮＤＲが平面的に重なる領域に、それぞれｎ型ＭＩＳＦＥＴが形成される。これらのゲート電極Ｇ１〜Ｇ７は、ゲート電極（ポリシリコン膜）を等間隔で配列し、ゲート電極を一切曲げずに直線形状とするルールに基づいて形成されている。

そして、ゲート電極Ｇ２は、プラグＰＬＧを介して第１配線層から形成される入力配線Ａと接続され、ゲート電極Ｇ３は、プラグＰＬＧを介して第１配線層から形成される入力配線Ｂと接続されている。また、ゲート電極Ｇ４は、プラグＰＬＧを介して第１配線層から形成される入力配線Ｃと接続され、ゲート電極Ｇ５は、プラグＰＬＧを介して第１配線層から形成される入力配線Ｄと接続されている。さらに、入力配線Ａ〜Ｄと接触しないように出力配線ＯＵＴが形成されており、この出力配線ＯＵＴが入力配線Ａ〜Ｄと接触しないようにゲート電極Ｇ６上を迂回するように配置されている。

以上のようにして、本発明者が検討した４入力ＮＡＮＤ回路を構成する標準セルＣＬ（Ｐ）が形成されている。このとき、図１９では、ゲート電極Ｇ７が設けられているが、上述した４入力ＮＡＮＤ回路を構成する標準セルＣＬ（Ｐ）では、ゲート電極Ｇ７が不要であるように思われる。しかし、図１９に示す標準セルＣＬ（Ｐ）を６つのゲート電極Ｇ１〜Ｇ６で構成する場合、以下に示す問題点が生じる。すなわち、図１９に示す標準セルＣＬ（Ｐ）では、ゲート電極Ｇ６上へ迂回した出力配線ＯＵＴが形成されていることから、複数の標準セルＣＬ（Ｐ）をＸ方向（第１方向）に並べた場合、隣接する標準セルＣＬ（Ｐ）の境界線上に出力配線ＯＵＴが配置されることとなる。この結果、１つの標準セルＣＬ（Ｐ）でゲート電極Ｇ６上に配置された出力配線ＯＵＴが、隣接する標準セルＣＬ（Ｐ）上の第１配線層と接触してしまうことが考えられる。このように隣接する標準セルＣＬ（Ｐ）間で第１配線層がショートしてしまうことを抑制するため、図１９に示すように、ゲート電極Ｇ６の外側にゲート電極Ｇ７を設けてスペースを確保している。これにより、ゲート電極Ｇ６上に形成されている出力配線ＯＵＴが隣接する標準セルＣＬ（Ｐ）に形成される第１配線層とショートすることを抑制することができる。つまり、図１９に示す標準セルＣＬ（Ｐ）では、隣接する標準セルＣＬ（Ｐ）間のショート不良を防止するため、一定間隔を確保する必要があるのである。したがって、図１９に示す標準セルＣＬ（Ｐ）のレイアウト構成では、スペースを設ける分だけ無駄な領域を確保する必要があり、標準セルＣＬ（Ｐ）のサイズが大きくなってしまう問題点があることがわかる。

この原因は、従来の設計手法を踏襲した上で、新たなレイアウトルールを取り入れている点にある。具体的には、図１９に示すように、従来の設計手法に基づいて、電源配線Ｌ１Ａとｐ型半導体領域ＰＤＲや、電源配線Ｌ１Ｂとｎ型半導体領域ＮＤＲとを、それぞれ最短距離を結ぶように突出配線ＰＬ１Ａや、突出配線ＰＬ１Ｂで接続している。すなわち、電源配線Ｌ１Ａとｐ型半導体領域ＰＤＲを接続する突出配線ＰＬ１Ａを、電源配線Ｌ１Ａとｐ型半導体領域ＰＤＲとの最短距離を結ぶという従来の設計手法を採用しているため、入力配線Ａ〜Ｄを形成した場合、出力配線ＯＵＴを配置する領域を確保することができず、出力配線ＯＵＴをゲート電極Ｇ６上に迂回させる必要性が出てくるのである。このため、ゲート電極Ｇ６を標準セルＣＬ（Ｐ）の境界として使用することができず、スペースを確保するためのゲート電極Ｇ７が必要となるのである。

そこで、本実施の形態１では、従来の設計手法から一転した斬新な設計思想を取り入れることにより、新たなレイアウトルールを適用した場合であっても、標準セルのサイズを縮小化できる技術を提案する。以下に、この斬新な設計思想を取り入れることにより、新たなレイアウトルールを採用する場合であっても、標準セルのサイズを縮小化できる技術的思想について説明する。

図２は、本実施の形態１における４入力ＮＡＮＤ回路を構成する標準セルＣＬのレイアウト構成を示す図である。本実施の形態１における標準セルＣＬのレイアウト構成は、従来の設計手法とは異なる斬新な設計思想を取り入れるとともに、新たなレイアウトルールにも対応している。具体的に、新たなレイアウトルールとして、ゲート電極（ポリシリコン膜）を等間隔で配列し、かつ、ゲート電極を一切曲げずに直線形状とするルールや、拡散層の形状を８頂点以内の図形形状とするルールが取り入れられている。

図２に示すように、矩形形状をした標準セル（標準電源ツノ（角）状セル、電源ツノ（角）状セル、パワー・ホーン・セル、角電源方式標準セル）ＣＬの上下を挟んで、Ｘ方向（第１方向）に延在するように第１配線層からなる電源配線Ｌ１Ａと電源配線Ｌ１Ｂが配置されている。この電源配線Ｌ１Ａは、電源電位（ＶＤＤ）を供給するための配線であり、電源配線Ｌ１Ｂは、電源電位（ＶＤＤ）よりも低い基準電位（ＧＮＤ、ＶＳＳ）を供給するための配線である。そして、電源配線Ｌ１Ａと電源配線Ｌ１Ｂとの間に挟まれるようにｐ型半導体領域（ｐ型拡散層）ＰＤＲとｎ型半導体領域（ｎ型拡散層）ＮＤＲが形成されている。このｐ型半導体領域ＰＤＲとｎ型半導体領域ＮＤＲは、拡散層の形状を８頂点以内の図形形状とする新たなレイアウトルールに基づいて、四角形形状となっている。

標準セルＣＬに形成されているｐ型半導体領域ＰＤＲは、標準セルＣＬの第１辺（電源配線Ｌ１Ａ）の一端部と第２辺（電源配線Ｌ１Ｂ）の一端部を結ぶ第１境界線と、第１辺（電源配線Ｌ１Ａ）の他端部と第２辺（電源配線Ｌ１Ｂ）の他端部を結ぶ第２境界線の両方に接触しないように配置されている。同様に、標準セルＣＬに形成されているｎ型半導体領域ＮＤＲは、標準セルＣＬの第１辺（電源配線Ｌ１Ａ）の一端部と第２辺（電源配線Ｌ１Ｂ）の一端部を結ぶ第１境界線と、第１辺（電源配線Ｌ１Ａ）の他端部と第２辺（電源配線Ｌ１Ｂ）の他端部を結ぶ第２境界線の両方に接触しないように配置されている。したがって、Ｘ方向（第１方向）に隣接して配置された複数の標準セルＣＬを考えると、それぞれの標準セルＣＬに形成されているｐ型半導体領域ＰＤＲは互いに分離され、かつ、それぞれの標準セルＣＬに形成されているｎ型半導体領域ＮＤＲも互いに分離されていることになる。

続いて、本実施の形態１における標準セルＣＬでは、標準セルＣＬの両端部（標準セルＣＬの境界）において、電源配線Ｌ１Ａから分岐して標準セルＣＬの内部に向うＹ方向（第２方向）へ突出した２本の突出配線ＰＬ１Ａが形成されている。同様に、標準セルＣＬの両端部（標準セルＣＬの境界）において、電源配線Ｌ１Ｂから分岐して標準セルＣＬの内部に向うＹ方向（第２方向）へ突出した２本の突出配線（ツノ（角）状電源配線、ツノ（角）電源配線、ツノ（角）配線）ＰＬ１Ｂが形成されている。そして、突出配線ＰＬ１Ａと突出配線ＰＬ１Ｂの中から抽出された少なくとも１本以上の突出配線は、端部が標準セルＣＬの内部へ向うＸ方向（第１方向）に屈曲した屈曲部を含んでいる。具体的には、屈曲部が形成された突出配線が電源配線Ｌ１Ａから分岐しているものである場合（突出配線ＰＬ１Ａ）、突出配線ＰＬ１Ａは、屈曲部ＢＤ１Ａと接続するプラグＰＬＧによってｐ型半導体領域ＰＤＲと電気的に接続される。一方、屈曲部が形成された突出配線が電源配線Ｌ１Ｂから分岐しているものである場合（突出配線ＰＬ１Ｂ）、突出配線ＰＬ１Ｂは、屈曲部ＢＤ１Ｂと接続するプラグＰＬＧによってｎ型半導体領域ＮＤＲと電気的に接続されている。

次に、図２に示すように、電源配線Ｌ１Ａと電源配線Ｌ１Ｂで挟まれた標準セルＣＬ内の領域には、それぞれがＹ方向（第２方向）に延在し、かつ、Ｘ方向（第１方向）に並ぶように、ダミーゲート電極ＤＧ１、ゲート電極Ｇ１〜Ｇ４、および、ダミーゲート電極ＤＧ２が配置されている。これにより、例えば、ゲート電極Ｇ１〜Ｇ４とｐ型半導体領域ＰＤＲが平面的に重なる領域に、それぞれｐ型ＭＩＳＦＥＴが形成され、ゲート電極Ｇ１〜Ｇ４とｎ型半導体領域ＮＤＲが平面的に重なる領域に、それぞれｎ型ＭＩＳＦＥＴが形成される。これらのゲート電極Ｇ１〜Ｇ４とダミーゲート電極ＤＧ１、ＤＧ２は、ゲート電極（ポリシリコン膜）を等間隔で配列し、ゲート電極を一切曲げずに直線形状とするルールに基づいて形成されている。ここでいうダミーゲート電極ＤＧ１、ＤＧ２とは、ｐ型半導体領域ＰＤＲやｎ型半導体領域ＮＤＲと平面的に重ならず、かつ、標準セルＣＬの境界線に配置されているものをいう。言い換えれば、ダミーゲート電極ＤＧ１、ＤＧ２は、ｐ型ＭＩＳＦＥＴやｎ型ＭＩＳＦＥＴのゲート電極として機能せず、電位がフローティング状態になっているものをいう。

そして、ゲート電極Ｇ１は、プラグＰＬＧを介して第１配線層から形成される入力配線Ａと接続され、ゲート電極Ｇ２は、プラグＰＬＧを介して第１配線層から形成される入力配線Ｂと接続されている。また、ゲート電極Ｇ３は、プラグＰＬＧを介して第１配線層から形成される入力配線Ｃと接続され、ゲート電極Ｇ４は、プラグＰＬＧを介して第１配線層から形成される入力配線Ｄと接続されている。そして、入力配線Ａ〜Ｄと接触しないように出力配線ＯＵＴが形成されており、この出力配線ＯＵＴが入力配線Ａ〜Ｄと接触しないようにゲート電極Ｇ４上に配置されている。

上述した標準セルＣＬは、第１配線層以下に形成されている構成要素から構成されており、標準セルＣＬに入力信号を入力する入力配線Ａ〜Ｄと、第１配線層で形成され、標準セルＣＬから出力信号を出力する出力配線ＯＵＴは、第１配線層よりも上層の配線（第２配線層）と電気的に接続されるようになっている。つまり、本実施の形態１では、標準セルＣＬを第１配線層以下の構成要素から構成し、この標準セルＣＬを第１配線層よりも上層の第２配線層で接続することによりデジタル回路（ロジック回路）が形成される。

なお、電源配線Ｌ１Ａの直下にはｎ型ウェルに電源電位（ＶＤＤ）を供給するｎ型給電領域（半導体領域）が設けられており、このｎ型給電領域と電源配線Ｌ１Ａは、プラグＰＬＧで接続されている。同様に、電源配線Ｌ１Ｂの直下にはｐ型ウェルに基準電位（ＧＮＤ）を供給するｐ型給電領域（半導体領域）が設けられており、このｐ型給電領域と電源配線Ｌ１Ｂは、プラグＰＬＧで接続されている。つまり、標準セルＣＬが形成される半導体基板内にはＮ型ウェルが形成されており、電源配線Ｌ１ＡとＮ型ウェルとは複数のプラグＰＬＧ（第１ビアプラグ）によって電気的に接続されている。同様に、標準セルＣＬが形成される半導体基板内にはＰ型ウェルが形成されており、電源配線Ｌ１ＢとＰ型ウェルとは複数のプラグ（第２ビアプラグ）によって電気的に接続されている。このとき、複数のプラグＰＬＧ（第１ビアプラグおよび第２ビアプラグ）は、標準セルＣＬの四隅には形成されていない。

以上のようにして、本実施の形態１における４入力ＮＡＮＤ回路を構成する標準セルＣＬが形成されている。ここで、本実施の形態１の特徴は、例えば、図２に示すように、標準セルＣＬの両端の角部において、電源配線Ｌ１Ａから突出配線ＰＬ１Ａを標準セルＣＬの内部（Ｙ方向）に突出し、かつ、突き出した突出配線ＰＬ１ＡからＸ方向に屈曲した屈曲部ＢＤ１Ａを形成している点にある。そして、この屈曲部ＢＤ１Ａとｐ型半導体領域ＰＤＲとをプラグＰＬＧで接続している点にある。すなわち、本実施の形態１では、電源配線Ｌ１Ａとｐ型半導体領域ＰＤＲとを接続するレイアウト構成に特徴がある。

例えば、図１９に示すように、従来の設計手法を使用する場合、電源配線Ｌ１Ａとｐ型半導体領域ＰＤＲや、電源配線Ｌ１Ｂとｎ型半導体領域ＮＤＲとを、それぞれ最短距離を結ぶように突出配線ＰＬ１Ａや、突出配線ＰＬ１Ｂで接続している。つまり、電源配線Ｌ１Ａとｐ型半導体領域ＰＤＲを接続する突出配線ＰＬ１Ａを、電源配線Ｌ１Ａとｐ型半導体領域ＰＤＲとの最短距離を結ぶように形成するという従来の設計手法を採用しているため、入力配線Ａ〜Ｄを形成した場合、出力配線ＯＵＴを配置する領域を確保することができず、出力配線ＯＵＴをゲート電極Ｇ６上に迂回させる必要性が出てくるのである。このため、ゲート電極Ｇ６を標準セルＣＬ（Ｐ）の境界として使用することができず、スペースを確保するためのゲート電極Ｇ７が必要となる。

これに対し、図２に示す本実施の形態１では、従来の設計手法とは異なる斬新な設計手法を使用している。具体的には、図２に示すように、電源配線Ｌ１Ａとｐ型半導体領域ＰＤＲとを接続する方法として、電源配線Ｌ１Ａとｐ型半導体領域ＰＤＲとを最短距離で結ぶように突出配線ＰＬ１Ａを配置するのではなく、とりあえず、標準セルＣＬの角部において、電源配線Ｌ１Ａから突出配線ＰＬ１Ａを引き出す。その後、この引き出した突出配線ＰＬ１Ａに屈曲部ＢＤ１Ａを設けることにより、屈曲部ＢＤ１Ａでｐ型半導体領域ＰＤＲと接続するプラグＰＬＧを形成するのである。この場合、電源配線Ｌ１Ａとｐ型半導体領域ＰＤＲとの接続が最短経路でなされないため、一見、標準セルＣＬのサイズが大きくなってしまうように思える。ところが、突出配線ＰＬ１Ａを電源配線Ｌ１Ａの角部から引き出し、その後、突出配線ＰＬ１Ａに屈曲部ＢＤ１Ａを設けるレイアウト構成にすると、突出配線ＰＬ１Ａが標準セルＣＬの角部に形成されることになり、標準セルＣＬの内部に形成される突出配線ＰＬ１Ａの数を低減することができる。このことは、標準セルＣＬの内部に設けられるスペースが多くなることを意味し、このスペースを有効活用することにより、レイアウト構成の自由度が向上するのである。

ここでは、電源配線Ｌ１Ａから突き出ている突出配線ＰＬ１Ａについて説明しているが、電源配線Ｌ１Ｂから突き出ている突出配線ＰＬ１Ｂについても同様である。つまり、図２に示すように、電源配線Ｌ１Ｂとｎ型半導体領域ＮＤＲとを接続する方法として、電源配線Ｌ１Ｂとｎ型半導体領域ＮＤＲとを最短距離で結ぶように突出配線ＰＬ１Ｂを配置するのではなく、とりあえず、標準セルＣＬの角部において、電源配線Ｌ１Ｂから突出配線ＰＬ１Ｂを引き出す。その後、この引き出した突出配線ＰＬ１Ｂに屈曲部ＢＤ１Ｂを設けることにより、屈曲部ＢＤ１Ｂでｎ型半導体領域ＮＤＲと接続するプラグＰＬＧを形成するのである。この場合、電源配線Ｌ１Ｂとｎ型半導体領域ＮＤＲとの接続が最短経路でなされないため、一見、標準セルＣＬのサイズが大きくなってしまうように思える。ところが、突出配線ＰＬ１Ｂを電源配線Ｌ１Ｂの角部から引き出し、その後、突出配線ＰＬ１Ｂに屈曲部ＢＤ１Ｂを設けるレイアウト構成にすると、突出配線ＰＬ１Ｂが標準セルＣＬの角部に形成されることになり、標準セルＣＬの内部に形成される突出配線ＰＬ１Ｂの数を低減することができる。このことは、標準セルＣＬの内部に設けられるスペースが多くなることを意味し、このスペースを有効活用することにより、レイアウト構成の自由度が向上するのである。

具体的には、図２に示すように、突出配線ＰＬ１Ａと突出配線ＰＬ１Ｂとを標準セルＣＬの角部（境界線上）に配置し、この突出配線ＰＬ１Ａに屈曲部ＢＤ１Ａを設け、かつ、突出配線ＰＬ１Ｂに屈曲部ＢＤ１Ｂを設けるようにレイアウト構成する。すると、標準セルＣＬの内部領域に形成される突出配線ＰＬ１Ａおよび突出配線ＰＬ１Ｂの数を低減することができる。この結果、標準セルＣＬの内部領域にスペースを確保することができ、レイアウト構成の自由度を向上させることができる。例えば、図２に示すように、レイアウト構成の自由度の向上に基づいて、入力配線Ｄの配置位置を工夫することにより、出力配線ＯＵＴの配置位置をゲート電極Ｇ４上に確保することができる。このため、４入力ＮＡＮＤ回路の４つの入力配線Ａ〜Ｄと、１つの出力配線ＯＵＴとを、４本のゲート電極Ｇ１〜Ｇ４上にレイアウト構成することができる。したがって、本実施の形態１における４入力ＮＡＮＤ回路の標準セルＣＬでは、ダミーゲート電極ＤＧ１、ＤＧ２およびゲート電極Ｇ１〜Ｇ４を合わせた６本の電極で標準セルＣＬを構成することができる。つまり、図１９に示す比較例では、７本のゲート電極で標準セルＣＬを構成しているのに対し、図２に示す本実施の形態１では、６本の電極で標準セルＣＬを構成することができるので、標準セルＣＬのサイズを縮小化できる効果が得られる。すなわち、本実施の形態１では、図２に示すように、突出配線ＰＬ１Ａと突出配線ＰＬ１Ｂとを標準セルＣＬの角部（境界線上）に配置し、この突出配線ＰＬ１Ａに屈曲部ＢＤ１Ａを設け、かつ、突出配線ＰＬ１Ｂに屈曲部ＢＤ１Ｂを設けるようにレイアウト構成するという従来の設計手法にはない斬新な設計手法を採用しているので、ＭＩＳＦＥＴの微細化に伴って導入された新たなレイアウトルールが適用される場合であっても、標準セルＣＬのサイズを縮小化することができるという顕著な効果が得られる。

なお、本実施の形態１では、４入力ＮＡＮＤ回路を標準セルＣＬの例に挙げており、電源配線Ｌ１Ａの両方の角部に形成されている突出配線ＰＬ１Ａに屈曲部ＢＤ１Ａが設けられている。一方、電源配線Ｌ１Ｂの両方の角部にも突出配線ＰＬ１Ｂが形成されているが、屈曲部ＢＤ１Ｂが形成されているのは図２の左側の突出配線ＰＬ１Ｂであり、図２の右側の突出配線ＰＬ１Ｂには屈曲部ＢＤ１Ｂが形成されていない。つまり、本実施の形態１における４入力ＮＡＮＤ回路では、４本の突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）のうち、３本の突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）に屈曲部（ＢＤ１Ａ、ＢＤ１Ｂ）が設けられている。ただし、本実施の形態１における技術的思想は、これに限られず、標準セルＣＬによっては、４本の突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）のうち２本の突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）に屈曲部（ＢＤ１Ａ、ＢＤ１Ｂ）が設けられている場合もあり、さらには、少なくとも１本の突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）に屈曲部（ＢＤ１Ａ、ＢＤ１Ｂ）が設けられている場合もある。つまり、本実施の形態１の技術的思想は、標準セルＣＬの４つの角部に突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）が設けられていることを前提として、この４本の突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）のうち、少なくとも１本以上の突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）に屈曲部（ＢＤ１Ａ、ＢＤ１Ｂ）を設ける場合に適用することができる。

また、本実施の形態１において、複数の標準セルＣＬのそれぞれは、第１辺（電源配線Ｌ１Ａ）上にある１つの標準セルＣＬの両端部以外の場所において、電源配線Ｌ１Ａから分岐して標準セルＣＬの内部に向うＹ方向へ突出した突出配線ＰＬ１Ａが設けられ、この突出配線ＰＬ１Ａが、プラグＰＬＧを介してｐ型半導体領域ＰＤＲと電気的に接続されるように構成されていてもよい。同様に、本実施の形態１において、複数の標準セルＣＬのそれぞれは、第２辺（電源配線Ｌ１Ｂ）上にある１つの標準セルＣＬの両端部以外の場所においても、電源配線Ｌ１Ｂから分岐して標準セルＣＬの内部に向うＹ方向へ突出した突出配線ＰＬ１Ｂが設けられ、この突出配線ＰＬ１Ｂが、プラグＰＬＧを介してｎ型半導体領域ＮＤＲと電気的に接続されるように構成されていてもよい。すなわち、本実施の形態１では、標準セルＣＬの四隅からＹ方向に突き出た突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）を設け、突き出した突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）からＸ方向に屈曲した屈曲部（ＢＤ１Ａ、ＢＤ１Ｂ）を形成する。そして、この屈曲部（ＢＤ１Ａ、ＢＤ１Ｂ）とｐ型半導体領域ＰＤＲやｎ型半導体領域ＮＤＲとをプラグＰＬＧで接続することに特徴があるが、このような構成を取ることを前提として、それ以外の場所に突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）を設けて、ｎ型半導体領域ＮＤＲやｐ型半導体領域ＰＤＲとプラグＰＬＧで接続する構造が存在してもよい。この場合であっても、すべての突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）を標準セルの内部に形成する場合よりも、標準セルＣＬの内部領域に形成される突出配線ＰＬ１Ａおよび突出配線ＰＬ１Ｂの数を低減することができる。この結果、標準セルＣＬの内部領域にスペースを確保することができ、レイアウト構成の自由度を向上させることができる。したがって、ＭＩＳＦＥＴの微細化に伴って導入された新たなレイアウトルールが適用される場合であっても、標準セルＣＬのサイズを縮小化することができる。

また、本実施の形態１のさらなる特徴は、突出配線ＰＬ１Ａの最小線幅および突出配線ＰＬ１Ｂの最小線幅が、電源配線Ｌ１Ａの線幅あるいは電源配線Ｌ１Ｂの線幅よりも小さいことにある。例えば、突出配線ＰＬ１Ａや突出配線ＰＬ１Ｂは、電源電位や基準電位をｐ型半導体領域ＰＤＲやｎ型半導体領域ＮＤＲに供給するための配線を構成していることから、電位の安定化や配線のマイグレーションを抑制することから配線幅が太いことが望ましいように思える。確かに、電源電位が５Ｖなどのように高い場合はその通りであるが、本実施の形態１で対象にしている半導体装置は、例えば、２８ｎｍノードよりも小さく微細化されたものを対象としている。このような微細化された半導体装置では、スケーリング則より電源電位も低電圧化されている。例えば、電源電位は、約１Ｖ程度に低減されている。このような低電圧の場合、配線のマイグレーションは比較的問題とはならないため、突出配線ＰＬ１Ａや突出配線ＰＬ１Ｂの配線幅を電源配線Ｌ１Ａや電源配線Ｌ１Ｂの線幅と同程度に太くする必要はない。つまり、本実施の形態１では、突出配線ＰＬ１Ａの最小線幅および突出配線ＰＬ１Ｂの最小線幅が、電源配線Ｌ１Ａの線幅あるいは電源配線Ｌ１Ｂの線幅よりも小さくなっている。これにより、標準セルＣＬの四隅に形成された突出配線ＰＬ１Ａや突出配線ＰＬ１Ｂの占有面積を小さくすることができ、この結果、標準セルＣＬに占める突出配線ＰＬ１Ａや突出配線ＰＬ１Ｂの占有割合を少なくすることができる。このことから、本実施の形態１では、標準セルＣＬの内部領域にスペースを確保することができ、レイアウト構成の自由度を向上させることができる。したがって、ＭＩＳＦＥＴの微細化に伴って導入された新たなレイアウトルールが適用される場合であっても、レイアウトの構成を工夫する自由度が増加するので、標準セルＣＬのサイズを縮小できるレイアウト構成を採用することが容易となる。

一方、突出配線ＰＬ１Ａおよび突出配線ＰＬ１Ｂの最小線幅は、ゲート電極Ｇ１〜Ｇ４およびダミーゲート電極ＤＧ１、ＤＧ２の線幅よりも大きくなっている。言い換えれば、ゲート電極Ｇ１〜Ｇ４およびダミーゲート電極ＤＧ１、ＤＧ２の線幅は、突出配線ＰＬ１Ａや突出配線ＰＬ１Ｂの最小線幅よりも小さくなっている。これは、標準セルＣＬの構成要素のうち最も微細化されているのがゲート電極Ｇ１〜Ｇ４（ダミーゲート電極ＤＧ１、ＤＧ２を含む）であり、突出配線ＰＬ１Ａおよび突出配線ＰＬ１Ｂはゲート電極Ｇ１〜Ｇ４（ダミーゲート電極ＤＧ１、ＤＧ２）よりも加工精度が緩和されている第１配線層を加工して形成されているからである。

以上のように、本実施の形態１の特徴は、標準セルＣＬの両端の角部において、電源配線（Ｌ１Ａ、Ｌ１Ｂ）から突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）を標準セルＣＬの内部（Ｙ方向）に突出し、かつ、突き出した突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）からＸ方向に屈曲した屈曲部（ＢＤ１Ａ、ＢＤ１Ｂ）を形成している点にある。そして、この屈曲部（ＢＤ１Ａ、ＢＤ１Ｂ）とｐ型半導体領域ＰＤＲやｎ型半導体領域ＮＤＲとをプラグＰＬＧで接続している。これにより、標準セルＣＬの内部領域にスペースを確保することができ、レイアウト構成の自由度を向上させることができる。したがって、ＭＩＳＦＥＴの微細化に伴って導入された新たなレイアウトルールが適用される場合であっても、レイアウトの構成を工夫する自由度が増加するので、標準セルＣＬのサイズを縮小できるレイアウト構成を採用することが容易となる。この特徴的構成は、１つの標準セルに着目して、個々の標準セルのサイズを縮小化するものであるが、さらに、上述した特徴的構成は、隣接する複数の標準セルに着目した観点からも、サイズの縮小化を図ることができる。

以下に、このことについて説明する。図２０は、従来の設計手法を使用した比較例を示す図である。具体的に、図２０には、隣接する２つの標準セルＣＬ１（Ｐ）と標準セルＣＬ２（Ｐ）が示されている。図２０において、標準セルＣＬ１（Ｐ）では、電源配線Ｌ１Ｂから最短距離でｎ型半導体領域ＮＤＲ１と接続する突出配線ＰＬ１Ｂ（１）が形成され、標準セルＣＬ２（Ｐ）では、電源配線Ｌ１Ｂから最短距離でｎ型半導体領域ＮＤＲ２に接続する突出配線ＰＬ１Ｂ（２）が形成されている。したがって、２つの標準セルＣＬ１（Ｐ）と標準セルＣＬ２（Ｐ）のそれぞれに突出配線ＰＬ１Ｂ（１）や突出配線ＰＬ１Ｂ（２）を形成する必要がある。このため、２つの標準セルＣＬ１（Ｐ）と標準セルＣＬ２（Ｐ）で２本の突出配線ＰＬ１Ｂ（１）と突出配線ＰＬ１Ｂ（２）が必要となる。

これに対し、図３は、本実施の形態１において、隣接する標準セルＣＬ１と標準セルＣＬ２とを示す図である。図３に示すように、本実施の形態１では、隣接する標準セルＣＬ１と標準セルＣＬ２の境界線上に突出配線ＰＬ１Ｂが形成されており、この突出配線ＰＬ１Ｂから右側に屈曲する屈曲部ＢＤ１Ｂ（１）と左側に屈曲する屈曲部ＢＤ１Ｂ（２）が形成されている。そして、屈曲部ＢＤ１Ｂ（１）がプラグを介して標準セルＣＬ１のｎ型半導体領域ＮＤＲ１と接続されており、屈曲部ＢＤ１Ｂ（２）がプラグを介して標準セルＣＬ２のｎ型半導体領域ＮＤＲ２と接続されている。したがって、図３に示す本実施の形態１では、隣接する２つの標準セルＣＬ１と標準セルＣＬ２に対して共通する１本の突出配線ＰＬ１Ｂでそれぞれの標準セルＣＬ１や標準セルＣＬ２へ基準電位（ＧＮＤ）を供給することができる。

つまり、図２０に示す比較例では、隣接する２つの標準セルＣＬ１（Ｐ）と標準セルＣＬ２（Ｐ）に対して、電源配線Ｌ１Ｂとｎ型半導体領域（ＮＤＲ１、ＮＤＲ２）とをそれぞれ最短距離で接続する２本の突出配線（ＢＤ１Ｂ（１）、ＢＤ１Ｂ（２））が必要となる。これに対し、図３に示す本実施の形態１では、隣接する２つの標準セルＣＬ１と標準セルＣＬ２に対して、１本の突出配線ＰＬ１Ｂだけで両方の標準セルＣＬ１と標準セルＣＬ２に基準電位（ＧＮＤ）を供給することができるのである。このことは、図２０に示す比較例に比べて、図３に示す本実施の形態１の方が、電源配線Ｌ１Ｂから引き出す突出配線の本数を低減できることを意味している。したがって、図３に示す本実施の形態１では、標準セルＣＬ１や標準セルＣＬの内部に形成する突出配線ＰＬ１Ｂの本数を少なくすることができるので、標準セルＣＬ１や標準セルＣＬ２の内部領域に充分なスペースを確保することができ、レイアウト構成の自由度を向上させることができる。このことから、ＭＩＳＦＥＴの微細化に伴って導入された新たなレイアウトルールが適用される場合であっても、レイアウトの構成を工夫する自由度が増加するので、標準セルＣＬのサイズを縮小できるレイアウト構成を採用することが容易となるのである。

（実施の形態２）
前記実施の形態１では、標準セルの一例として、４入力ＮＡＮＤ回路を挙げて説明したが、本実施の形態２では、本発明における技術的思想をインバータ回路に適用する例について説明する。

図４（ａ）は、入力配線ＩＮと出力配線ＯＵＴの間に並列接続された２つのインバータ回路を示す回路図であり、（ｂ）は、（ａ）に示すインバータ回路のレイアウト構成例を示す平面図である。図４（ａ）において、１つ目のインバータは、ｐ型ＭＩＳＦＥＴ（Ｐ１）とｎ型ＭＩＳＦＥＴ（Ｎ１）とを備えており、電源電位（ＶＤＤ）と基準電位（ＧＮＤ）との間にｐ型ＭＩＳＦＥＴ（Ｐ１）とｎ型ＭＩＳＦＥＴ（Ｎ１）が直列に接続されている。同様に、２つ目のインバータは、ｐ型ＭＩＳＦＥＴ（Ｐ２）とｎ型ＭＩＳＦＥＴ（Ｎ２）とを備えており、電源電位（ＶＤＤ）と基準電位（ＧＮＤ）との間にｐ型ＭＩＳＦＥＴ（Ｐ２）とｎ型ＭＩＳＦＥＴ（Ｎ２）が直列に接続されている。そして、入力配線ＩＮが、ｐ型ＭＩＳＦＥＴ（Ｐ１）およびｎ型ＭＩＳＦＥＴ（Ｎ１）の両方のゲート電極に接続され、かつ、ｐ型ＭＩＳＦＥＴ（Ｐ２）およびｎ型ＭＩＳＦＥＴ（Ｎ２）の両方のゲート電極に接続されている。一方、出力配線ＯＵＴは、ｐ型ＭＩＳＦＥＴ（Ｐ１）とｎ型ＭＩＳＦＥＴ（Ｎ１）の間のドレイン領域と接続され、かつ、ｐ型ＭＩＳＦＥＴ（Ｐ２）とｎ型ＭＩＳＦＥＴ（Ｎ２）の間のドレイン領域と接続されている。このように構成されているインバータ回路によれば、入力配線ＩＮに入力される信号と反対の信号が出力配線ＯＵＴから出力される。例えば、入力配線ＩＮに信号「０」が入力されると、出力配線ＯＵＴから信号「１」が出力される。逆に、入力配線ＩＮに信号「１」が入力されると、出力配線ＯＵＴから信号「０」が出力される。

次に、図４（ｂ）は、図４（ａ）の回路図で示したインバータ回路のレイアウト構成例を示す平面図である。図４（ｂ）において、本実施の形態２における標準セルＣＬのレイアウト構成は、従来の設計手法とは異なる斬新な設計思想を取り入れるとともに、新たなレイアウトルールにも対応している。具体的に、新たなレイアウトルールとして、ゲート電極（ポリシリコン膜）を等間隔で配列し、かつ、ゲート電極を一切曲げずに直線形状とするルールや、拡散層の形状を８頂点以内の図形形状とするルールが取り入れられている。

図４（ｂ）に示すように、矩形形状をした標準セルＣＬの上下を挟んで、Ｘ方向（第１方向）に延在するように第１配線層からなる電源配線Ｌ１Ａと電源配線Ｌ１Ｂが配置されている。この電源配線Ｌ１Ａは、電源電位（ＶＤＤ）を供給するための配線であり、電源配線Ｌ１Ｂは、電源電位（ＶＤＤ）よりも低い基準電位（ＧＮＤ）を供給するための配線である。そして、電源配線Ｌ１Ａと電源配線Ｌ１Ｂとの間に挟まれるようにｐ型半導体領域（ｐ型拡散層）ＰＤＲとｎ型半導体領域（ｎ型拡散層）ＮＤＲが形成されている。このｐ型半導体領域ＰＤＲとｎ型半導体領域ＮＤＲは、拡散層の形状を８頂点以内の図形形状とする新たなレイアウトルールに基づいて、四角形形状となっている。

続いて、本実施の形態２における標準セルＣＬでは、標準セルＣＬの両端部（標準セルＣＬの境界）において、電源配線Ｌ１Ａから分岐して標準セルＣＬの内部に向うＹ方向（第２方向）へ突出した２本の突出配線ＰＬ１Ａが形成されている。同様に、標準セルＣＬの両端部（標準セルＣＬの境界）において、電源配線Ｌ１Ｂから分岐して標準セルＣＬの内部に向うＹ方向（第２方向）へ突出した２本の突出配線ＰＬ１Ｂが形成されている。そして、２本の突出配線ＰＬ１Ａは、端部が標準セルＣＬの内部へ向うＸ方向（第１方向）に屈曲した屈曲部ＢＤ１Ａを含んでいる。この屈曲部ＢＤ１Ａは、プラグＰＬＧによってｐ型半導体領域ＰＤＲと電気的に接続される。一方、２本の突出配線ＰＬ１Ｂは、端部が標準セルＣＬの内部へ向うＸ方向（第１方向）に屈曲した屈曲部ＢＤ１Ｂを含んでおり、さらに、屈曲部ＢＤ１Ｂの端部がＹ方向（第２方向）に屈曲した屈曲部ＢＤ２Ｂを備えている。この屈曲部ＢＤ２Ｂは、プラグＰＬＧによってｎ型半導体領域ＮＤＲと電気的に接続される。

このように本実施の形態２において、屈曲部ＢＤ１Ｂが形成されている突出配線ＰＬ１Ｂは、さらに、屈曲部ＢＤ１Ｂの端部からＹ方向（第２方向）に屈曲した屈曲部ＢＤ２Ｂを有しており、この屈曲部ＢＤ２Ｂは、プラグＰＬＧによってｎ型半導体領域ＮＤＲと電気的に接続されている。

なお、本実施の形態２では、突出配線ＰＬ１Ａが屈曲部ＢＤ１Ａを有し、突出配線ＰＬ１Ｂが屈曲部ＢＤ１Ｂと屈曲部ＢＤ２Ｂとを有するようにレイアウト構成されているが、屈曲部ＢＤ１Ａが形成されている突出配線ＰＬ１Ａが、さらに、屈曲部ＢＤ１Ａの端部からＹ方向（第２方向）に屈曲したさらなる屈曲部を有するようにレイアウト構成してもよい。この場合、屈曲部ＢＤ１Ａとさらなる屈曲部が形成されている突出配線ＰＬ１Ａが、さらなる屈曲部と接続するプラグＰＬＧによってｐ型半導体領域ＰＤＲと電気的に接続されることになる。

次に、図４（ｂ）に示すように、電源配線Ｌ１Ａと電源配線Ｌ１Ｂで挟まれた標準セルＣＬ内の領域には、それぞれがＹ方向（第２方向）に延在し、かつ、Ｘ方向（第１方向）に並ぶように、ダミーゲート電極ＤＧ１、ゲート電極Ｇ１〜Ｇ２、および、ダミーゲート電極ＤＧ２が配置されている。これにより、例えば、ゲート電極Ｇ１〜Ｇ２とｐ型半導体領域ＰＤＲが平面的に重なる領域に、それぞれｐ型ＭＩＳＦＥＴ（Ｐ１）およびｐ型ＭＩＳＦＥＴ（Ｐ２）が形成され、ゲート電極Ｇ１〜Ｇ２とｎ型半導体領域ＮＤＲが平面的に重なる領域に、それぞれｎ型ＭＩＳＦＥＴ（Ｎ１）およびｎ型ＭＩＳＦＥＴ（Ｎ２）が形成される。これらのゲート電極Ｇ１〜Ｇ２とダミーゲート電極ＤＧ１、ＤＧ２は、ゲート電極（ポリシリコン膜）を等間隔で配列し、ゲート電極を一切曲げずに直線形状とするルールに基づいて形成されている。ここでいうダミーゲート電極ＤＧ１、ＤＧ２とは、ｐ型半導体領域ＰＤＲやｎ型半導体領域ＮＤＲと平面的に重ならず、かつ、標準セルＣＬの境界線に配置されているものをいう。言い換えれば、ダミーゲート電極ＤＧ１、ＤＧ２は、ｐ型ＭＩＳＦＥＴ（Ｐ１、Ｐ２）やｎ型ＭＩＳＦＥＴ（Ｎ１、Ｎ２）のゲート電極として機能せず、電位がフローティング状態になっているものをいう。

また、標準セルＣＬの両端にダミーゲート電極ＤＧ１、ＤＧ２を配置し、その内側に均等にゲート電極ＤＧ１、ＤＧ２を配置することにより、標準セルを連続的に配置したチップ上ではダミーゲート電極およびゲート電極が一定間隔（ほぼ等間隔）に配置されており、これによって、ＣＭＰ（Chemical Mechanical Polishing）で研磨するときの平坦性を確保することができる。すなわち、ダミーゲート電極やゲート電極を覆う上層には層間絶縁膜が形成される。この層間絶縁膜を形成した後、層間絶縁膜の表面を平坦化するために、層間絶縁膜の表面に対してＣＭＰ研磨が行なわれる。このとき、標準セルＣＬの両端にダミーゲート電極ＤＧ１、ＤＧ２が配置されていない場合には、層間絶縁膜の下層にゲート電極が等間隔に配置されていないことになるので、層間絶縁膜に対してＣＭＰ研磨を実施する際、下地の不均一性に基づいて平坦性の低下が生じるおそれがある。しかし、本実施の形態２では、ダミーゲート電極ＤＧ１、ＤＧ２を形成しており、これによって、ダミーゲート電極ＤＧ１、ＤＧ２およびゲート電極が等間隔に配置されることになる。この結果、上層に形成される層間絶縁膜をＣＭＰ研磨する際、層間絶縁膜の平坦性を充分に確保することができ、信頼性の高い配線層を形成することができる。

そして、ゲート電極Ｇ１は、プラグＰＬＧを介して第１配線層から形成される入力配線ＩＮと接続されている。そして、入力配線ＩＮと接触しないように出力配線ＯＵＴが形成されており、この出力配線ＯＵＴが入力配線ＩＮと接触しないようにゲート電極Ｇ２上に配置されている。

上述した標準セルＣＬは、第１配線層以下に形成されている構成要素から構成されており、標準セルＣＬに入力信号を入力する入力配線ＩＮと、第１配線層で形成され、標準セルＣＬから出力信号を出力する出力配線ＯＵＴは、第１配線層よりも上層の配線（第２配線層）と電気的に接続されるようになっている。つまり、本実施の形態２では、標準セルＣＬを第１配線層以下の構成要素から構成し、この標準セルＣＬを第１配線層よりも上層の第２配線層で接続することによりデジタル回路（ロジック回路）が形成される。

続いて、図４（ｂ）に示すインバータ回路のレイアウト構成を層ごとに分解して示すと図５（ａ）〜図５（ｄ）のようになる。図５（ａ）は、最下層の半導体基板を示す図である。図５（ａ）に示すように、半導体基板には、Ｙ方向に並ぶように、ｎ型給電領域ＤＲ１、ｐ型半導体領域ＰＤＲ、ｎ型半導体領域ＮＤＲ、および、ｐ型給電領域ＤＲ２が形成されている。図５（ａ）に示す領域は、すべて半導体領域から形成されている。

次に、図５（ｂ）は、図５（ａ）の上層に形成されている構造を示す図である。図５（ｂ）に示すように、それぞれがＹ方向に延在し、かつ、Ｘ方向に並ぶように、ダミーゲート電極ＤＧ１、ゲート電極Ｇ１〜Ｇ２、ダミーゲート電極ＤＧ２が形成されている。これらのダミーゲート電極ＤＧ１、ＤＧ２およびゲート電極Ｇ１〜Ｇ２は、ポリシリコン膜を加工することにより形成されている。

そして、図５（ｃ）は、図５（ａ）と図５（ｂ）の上層に形成されているプラグＰＬＧを示す図である。さらに、図５（ｄ）は、図５（ａ）〜（ｃ）の上層に形成されている第１配線層を示す図である。具体的に、第１配線層として、電源配線Ｌ１Ａ、電源配線Ｌ１Ｂ、突出配線ＰＬ１Ａ、突出配線ＰＬ１Ｂ、屈曲部ＢＤ１Ａ、屈曲部ＢＤ１Ｂ、屈曲部ＢＤ２Ｂ、配線Ｌ１Ｃ、入力配線ＩＮおよび出力配線ＯＵＴが形成されている。

以上のように、本実施の形態２では、標準セルＣＬの両端の角部において、電源配線（Ｌ１Ａ、Ｌ１Ｂ）から突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）を標準セルＣＬの内部（Ｙ方向）に突出し、かつ、突き出した突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）からＸ方向に屈曲した屈曲部（ＢＤ１Ａ、ＢＤ１Ｂ）を形成し、さらに、屈曲部ＢＤ１ＢからＹ方向に屈曲した屈曲部ＢＤ２Ｂを形成している。そして、この屈曲部（ＢＤ１Ａ、ＢＤ２Ｂ）とｐ型半導体領域ＰＤＲやｎ型半導体領域ＮＤＲとをプラグＰＬＧで接続している。これにより、標準セルＣＬの内部領域にスペースを確保することができ、レイアウト構成の自由度を向上させることができる。したがって、ＭＩＳＦＥＴの微細化に伴って導入された新たなレイアウトルールが適用される場合であっても、レイアウトの構成を工夫する自由度が増加するので、標準セルＣＬのサイズを縮小できるレイアウト構成を採用することが容易となる。

ここで、本実施の形態２におけるさらなる利点について説明する。本実施の形態２では、例えば、図４（ｂ）に示すように、ゲート電極Ｇ１とゲート電極Ｇ２とを第１配線層から構成される配線Ｌ１Ｃで電気的に接続している。これは、ゲート電極（ポリシリコン膜）を等間隔で配列し、かつ、ゲート電極を一切曲げずに直線形状とする新たなレイアウトルールを取り入れていることに起因している。すなわち、上述した新たなレイアウトルールがなければ、ポリシリコン膜から形成されるゲート電極Ｇ１とゲート電極Ｇ２において、ポリシリコン膜を加工することにより、折り曲げ部を設けて、ゲート電極Ｇ１とゲート電極Ｇ２とを互いに接続することが可能である。ところが、上述した新たなレイアウトルールが設定されると、ゲート電極Ｇ１およびゲート電極Ｇ２自体に折り曲げ部を設けるように加工することができなくなる。このため、新たなレイアウトルールのもとでは、ポリシリコン膜から形成されるゲート電極Ｇ１とゲート電極Ｇ２とを直線形状で形成し、第１配線層である配線Ｌ１Ｃを用いてゲート電極Ｇ１とゲート電極Ｇ２とを接続しなければならなくなる。このように新たなレイアウトルールのもとでは、ゲート電極Ｇ１とゲート電極Ｇ２を電気的に接続する第１配線層の配線Ｌ１Ｃが必要となる。

この状況下で、電源配線Ｌ１Ｂとｎ型半導体領域ＮＤＲを接続する突出配線ＰＬ１Ｂを、電源配線Ｌ１Ｂとｎ型半導体領域ＮＤＲとの最短距離を結ぶように形成するという従来の設計手法を採用する場合、突出配線ＰＬ１Ｂと配線Ｌ１Ｃとの間のマージンが少なくなり、突出配線ＰＬ１Ｂと配線Ｌ１Ｃとの間でショート不良が発生しやすくなる。

このことについて比較例を示す図２１を参照しながら説明する。図２１は、２つのインバータを備えるインバータ回路において、ゲート電極Ｇ１〜Ｇ４と、第１配線層を構成する配線とを示す図である。図２１においては、ゲート電極（ポリシリコン膜）を等間隔で配列し、かつ、ゲート電極を一切曲げずに直線形状とする新たなレイアウトルールを取り入れているため、ゲート電極Ｇ２とゲート電極Ｇ３の間を第１配線層からなる配線Ｌ１Ｃで接続している。この状態で、電源配線Ｌ１Ｂから突出する突出配線ＰＬ１Ｂを従来の設計手法で設計すると、図２１に示すように、突出配線ＰＬ１Ｂと配線Ｌ１Ｃとの間のマージンがほとんど無くなり、突出配線ＰＬ１Ｂと配線Ｌ１Ｃとの間にショート不良が発生しやすくなることがわかる。

これに対し、本実施の形態２では、図４（ｂ）に示すように、標準セルＣＬの両端の角部から突出配線ＰＬ１Ｂが突出している。したがって、図２１に示す場合に比べて、第１配線層から形成される配線Ｌ１Ｃと突出配線ＰＬ１Ｂとの間のマージンを充分に確保することができる。つまり、本実施の形態２では、突出配線ＰＬ１Ｂを標準セルＣＬの両端部から引き出すように構成しているため、配線Ｌ１Ｃと突出配線ＰＬ１Ｂとの間のスペースを充分に確保できる。このことから、本実施の形態２では、配線Ｌ１Ｃと突出配線ＰＬ１Ｂとの間のショート不良を抑制することができ、結果として、半導体装置の信頼性を向上することができる利点を備えていることになる。

このように本実施の形態２では、Ｘ方向に延在する電源配線Ｌ１Ｂと、Ｘ方向に屈曲している屈曲部ＢＤ１Ｂとの離間領域に、Ｘ方向に延在し、かつ、２本のゲート電極Ｇ１とゲート電極Ｇ２とを接続する第１配線層の配線Ｌ１Ｃが形成されるようにレイアウト構成していることに特徴がある。この技術的思想は、さらに拡張することができる。例えば、Ｘ方向に延在する電源配線Ｌ１Ｂと、Ｘ方向に屈曲している屈曲部ＢＤ１Ｂとの離間領域に、Ｘ方向に延在する第１配線層の配線が少なくとも１本以上形成されるように、突出配線ＰＬ１Ｂをレイアウト構成するということもできる。特に、離間領域に形成される第１配線層の配線が、複数のゲート電極に含まれる２本以上のゲート電極を電気的に接続する配線とする場合に有効である。

なお、本実施の形態２の変形例として、Ｘ方向に延在する電源配線Ｌ１Ａと、Ｘ方向に屈曲している屈曲部ＢＤ１Ａとの離間領域に、Ｘ方向に延在し、かつ、２本のゲート電極Ｇ１とゲート電極Ｇ２とを接続する第１配線層の配線が形成されるようにレイアウト構成してもよい。この場合も技術的思想を容易に拡張することができる。例えば、Ｘ方向に延在する電源配線Ｌ１Ａと、Ｘ方向に屈曲している屈曲部ＢＤ１Ａとの離間領域に、Ｘ方向に延在する第１配線層の配線が少なくとも１本以上形成されるように、突出配線ＰＬ１Ａをレイアウト構成するということもできる。特に、離間領域に形成される第１配線層の配線が、複数のゲート電極に含まれる２本以上のゲート電極を電気的に接続する配線とする場合に有効である。

続いて、本実施の形態２におけるインバータ回路のデバイス構造について説明する。図６は、図４のＡ−Ａ線で切断した断面図である。図６において、本実施の形態２における半導体装置は、半導体基板１Ｓの主面に素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された領域が活性領域となっている。そして、半導体基板１Ｓ内にはｎ型ウェルＮＷＬとｐ型ウェルＰＷＬが形成されている。ｎ型ウェルＮＷＬは半導体基板１Ｓにリンや砒素などのｎ型不純物（ドナー）を導入した半導体領域であり、ｐ型ウェルＰＷＬは半導体基板１Ｓにボロンなどのｐ型不純物（アクセプター）を導入した半導体領域である。ｎ型ウェルＮＷＬの一部の表面領域には、ｎ型ウェルＮＷＬへ給電するためのｎ型給電領域ＮＲ１が形成されている。一方、ｐ型ウェルＰＷＬの一部の表面領域には、ｐ型ウェルＰＷＬへ給電するためのｐ型給電領域ＰＲ１が形成されている。

次に、素子分離領域ＳＴＩ、ｎ型ウェルＮＷＬおよびｐ型ウェルＰＷＬを形成した半導体基板１Ｓ上には、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上に、例えば、ポリシリコン膜からなるゲート電極Ｇ１が形成されている。

なお、ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜等の絶縁膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ_２またはＮＨ_３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜を形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。

また、ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜として酸化シリコン膜が使用されている。このとき、本実施の形態２では、微細化された２８ｎｍノード以降のトランジスタを対象にしているため、スケーリング則により、ゲート絶縁膜ＧＯＸの膜厚が薄くなる。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、トランジスタのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。

そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、本実施の形態２では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。

例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ_２膜）が使用されるが、酸化ハフニウム膜に変えて、ＨｆＡｌＯ膜（ハフニウムアルミネート膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。このようにゲート絶縁膜ＧＯＸを薄膜化する場合、ゲート絶縁膜ＧＯＸとして、酸化シリコン膜以外に高誘電率膜も使用することができる。

続いて、ゲート電極Ｇ１を形成した半導体基板１Ｓ上にはコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬは、例えば、ＴＥＯＳを原料とした酸化シリコン膜から形成されている。そして、このコンタクト層間絶縁膜ＣＩＬには、コンタクト層間絶縁膜ＣＩＬを貫通してゲート電極Ｇ１と電気的に接続するプラグＰＬＧが形成されている。このプラグＰＬＧは、例えば、コンタクト層間絶縁膜ＣＩＬに形成したコンタクトホールにチタン／窒化チタン膜からなるバリア導体膜を形成し、このバリア導体膜を介してコンタクトホールにタングステン膜を埋め込むことにより形成されている。

さらに、プラグＰＬＧを形成したコンタクト層間絶縁膜ＣＩＬ上には、層間絶縁膜ＩＬ１が形成されている。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜や、例えば、ＳｉＯＣ膜などの酸化シリコン膜よりも誘電率の低い低誘電率膜から形成されている。そして、この層間絶縁膜ＩＬ１には配線溝が形成されており、この配線溝の内壁にバリア導体膜が形成され、このバリア導体膜を介して配線溝内に銅膜が埋め込まれている。これにより、銅配線からなる配線Ｌ１が形成される。なお、バリア導体膜は、例えば、タンタルと窒化タンタル膜の積層膜から形成されている。以上のようにして、図４のＡ−Ａ線で切断した場合のデバイス構造が説明される。

次に、図７は、図４のＢ−Ｂ線で切断した断面図である。図７において、本実施の形態２における半導体装置は、半導体基板１Ｓの主面に素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された領域が活性領域となっている。そして、半導体基板１Ｓ内にはｎ型ウェルＮＷＬとｐ型ウェルＰＷＬが形成されている。ｎ型ウェルＮＷＬは半導体基板１Ｓにリンや砒素などのｎ型不純物（ドナー）を導入した半導体領域であり、ｐ型ウェルＰＷＬは半導体基板１Ｓにボロンなどのｐ型不純物（アクセプター）を導入した半導体領域である。ｎ型ウェルＮＷＬの一部の表面領域には、ｎ型ウェルＮＷＬへ給電するためのｎ型給電領域ＮＲ１が形成されている。一方、ｐ型ウェルＰＷＬの一部の表面領域には、ｐ型ウェルＰＷＬへ給電するためのｐ型給電領域ＰＲ１が形成されている。また、素子分離領域ＳＴＩで区画された活性領域において、ｎ型ウェルＮＷＬの表面にソース領域やドレイン領域となる深いｐ型不純物拡散領域ＰＲ２が形成され、ｐ型ウェルＰＷＬの表面にソース領域やドレイン領域となる深いｎ型不純物拡散領域ＮＲ２が形成されている。深いｐ型不純物拡散領域ＰＲ２は、ボロンなどのｐ型不純物を導入した半導体領域であり、深いｎ型不純物拡散領域ＮＲ２は、リンや砒素などのｎ型不純物を導入した半導体領域である。

続いて、半導体基板１Ｓ上にはコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬは、例えば、ＴＥＯＳを原料とした酸化シリコン膜から形成されている。そして、このコンタクト層間絶縁膜ＣＩＬには、コンタクト層間絶縁膜ＣＩＬを貫通して、ｎ型給電領域ＮＲ１、深いｐ型不純物拡散領域ＰＲ２、深いｎ型不純物拡散領域ＮＲ２や、ｐ型給電領域ＰＲ１と電気的に接続するプラグＰＬＧが形成されている。このプラグＰＬＧは、例えば、コンタクト層間絶縁膜ＣＩＬに形成したコンタクトホールにチタン／窒化チタン膜からなるバリア導体膜を形成し、このバリア導体膜を介してコンタクトホールにタングステン膜を埋め込むことにより形成されている。

さらに、プラグＰＬＧを形成したコンタクト層間絶縁膜ＣＩＬ上には、層間絶縁膜ＩＬ１が形成されている。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜や、例えば、ＳｉＯＣ膜などの酸化シリコン膜よりも誘電率の低い低誘電率膜から形成されている。そして、この層間絶縁膜ＩＬ１には配線溝が形成されており、この配線溝の内壁にバリア導体膜が形成され、このバリア導体膜を介して配線溝内に銅膜が埋め込まれている。これにより、銅配線からなる配線Ｌ１が形成される。なお、バリア導体膜は、例えば、タンタルと窒化タンタル膜の積層膜から形成されている。以上のようにして、図４のＢ−Ｂ線で切断した場合のデバイス構造が説明される。

次に、図８は、図４のＣ−Ｃ線で切断した断面図である。図８において、本実施の形態２における半導体装置は、半導体基板１Ｓの主面に素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された領域が活性領域となっている。そして、半導体基板１Ｓ内にはｎ型ウェルＮＷＬとｐ型ウェルＰＷＬが形成されている。ｎ型ウェルＮＷＬは半導体基板１Ｓにリンや砒素などのｎ型不純物（ドナー）を導入した半導体領域であり、ｐ型ウェルＰＷＬは半導体基板１Ｓにボロンなどのｐ型不純物（アクセプター）を導入した半導体領域である。ｎ型ウェルＮＷＬの一部の表面領域には、ｎ型ウェルＮＷＬへ給電するためのｎ型給電領域ＮＲ１が形成されている。一方、ｐ型ウェルＰＷＬの一部の表面領域には、ｐ型ウェルＰＷＬへ給電するためのｐ型給電領域ＰＲ１が形成されている。

そして、素子分離領域ＳＴＩ上には、ダミーゲート電極ＤＧ１が形成されている。このダミーゲート電極ＤＧ１は、ＭＩＳＦＥＴのゲート電極として機能しない電極であり、通常、フローティング状態にされている。

続いて、ダミーゲート電極ＤＧ１を形成した半導体基板１Ｓ上にはコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬは、例えば、ＴＥＯＳを原料とした酸化シリコン膜から形成されている。

さらに、コンタクト層間絶縁膜ＣＩＬ上には、層間絶縁膜ＩＬ１が形成されている。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜や、例えば、ＳｉＯＣ膜などの酸化シリコン膜よりも誘電率の低い低誘電率膜から形成されている。そして、この層間絶縁膜ＩＬ１には配線溝が形成されており、この配線溝の内壁にバリア導体膜が形成され、このバリア導体膜を介して配線溝内に銅膜が埋め込まれている。これにより、銅配線からなる配線Ｌ１が形成される。なお、バリア導体膜は、例えば、タンタルと窒化タンタル膜の積層膜から形成されている。以上のようにして、図４のＣ−Ｃ線で切断した場合のデバイス構造が説明される。

次に、図９は，図４のＤ−Ｄ線で切断した断面図である。図９において、本実施の形態２における半導体装置は、半導体基板１Ｓの主面に素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された領域が活性領域となっている。そして、半導体基板１Ｓ内にはｎ型ウェルＮＷＬが形成されている。ｎ型ウェルＮＷＬは半導体基板１Ｓにリンや砒素などのｎ型不純物（ドナー）を導入した半導体領域である。

ｎ型ウェルＮＷＬおよび素子分離領域ＳＴＩを形成した半導体基板１Ｓ上には、ダミーゲート電極ＤＧ１、ゲート電極Ｇ１、ゲート電極Ｇ２、ダミーゲート電極ＤＧ２が形成されており、これらの電極の側壁にはサイドウォールＳＷが形成されている。ゲート電極Ｇ１とｎ型ウェルＮＷＬの間にはゲート絶縁膜ＧＯＸが形成されており、さらに、ゲート電極Ｇ１に整合したｎ型ウェルＮＷＬ内には、浅いｐ型不純物拡散領域ＥＸが形成されており、この浅いｐ型不純物拡散領域ＥＸの外側に深いｐ型不純物拡散領域ＰＲ２が形成されている。この浅いｐ型不純物拡散領域ＥＸと深いｐ型不純物拡散領域ＰＲ２により、ソース領域やドレイン領域が形成される。

同様に、ゲート電極Ｇ２とｎ型ウェルＮＷＬの間にはゲート絶縁膜ＧＯＸが形成されており、さらに、ゲート電極Ｇ２に整合したｎ型ウェルＮＷＬ内には、浅いｐ型不純物拡散領域ＥＸが形成されており、この浅いｐ型不純物拡散領域ＥＸの外側に深いｐ型不純物拡散領域ＰＲ２が形成されている。この浅いｐ型不純物拡散領域ＥＸと深いｐ型不純物拡散領域ＰＲ２により、ソース領域やドレイン領域が形成される。

なお、ゲート電極Ｇ１の表面、ゲート電極Ｇ２の表面、深いｐ型不純物拡散領域ＰＲ２の表面に低抵抗化のため、シリサイド膜が形成される場合もある。

ダミーゲート電極ＤＧ１、ゲート電極Ｇ１、ゲート電極Ｇ２、ダミーゲート電極ＤＧ２を形成した半導体基板１Ｓ上にはコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬは、例えば、ＴＥＯＳを原料とした酸化シリコン膜から形成されている。そして、このコンタクト層間絶縁膜ＣＩＬには、コンタクト層間絶縁膜ＣＩＬを貫通して、深いｐ型不純物拡散領域ＰＲ２と電気的に接続するプラグＰＬＧが形成されている。このプラグＰＬＧは、例えば、コンタクト層間絶縁膜ＣＩＬに形成したコンタクトホールにチタン／窒化チタン膜からなるバリア導体膜を形成し、このバリア導体膜を介してコンタクトホールにタングステン膜を埋め込むことにより形成されている。

さらに、プラグＰＬＧを形成したコンタクト層間絶縁膜ＣＩＬ上には、層間絶縁膜ＩＬ１が形成されている。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜や、例えば、ＳｉＯＣ膜などの酸化シリコン膜よりも誘電率の低い低誘電率膜から形成されている。そして、この層間絶縁膜ＩＬ１には配線溝が形成されており、この配線溝の内壁にバリア導体膜が形成され、このバリア導体膜を介して配線溝内に銅膜が埋め込まれている。これにより、銅配線からなる配線Ｌ１が形成される。なお、バリア導体膜は、例えば、タンタルと窒化タンタル膜の積層膜から形成されている。以上のようにして、図４のＤ−Ｄ線で切断した場合のデバイス構造が説明される。

（実施の形態３）
図１０（ａ）は、入力配線ＩＮ１および入力配線ＩＮ２と出力配線ＯＵＴの間に接続されたエクスクルーシブオア（ＥＸ−ＯＲ）回路を示す回路図であり、（ｂ）は、（ａ）に示すＥＸ−ＯＲ回路のレイアウト構成例を示す平面図である。図１０（ａ）において、ＥＸ−ＯＲ回路は、５つのｐ型ＭＩＳＦＥＴ（Ｐ１〜Ｐ５）と、５つのｎ型ＭＩＳＦＥＴ（Ｎ１〜Ｎ５）により形成されている。そして、入力配線ＩＮ１は、ｐ型ＭＩＳＦＥＴ（Ｐ１）のゲート電極、ｎ型ＭＩＳＦＥＴ（Ｎ２）のゲート電極、ｐ型ＭＩＳＦＥＴ（Ｐ５）のゲート電極、および、ｎ型ＭＩＳＦＥＴ（Ｎ５）のゲート電極と電気的に接続されている。また、入力配線ＩＮ２は、ｎ型ＭＩＳＦＥＴ（Ｎ１）のゲート電極、ｐ型ＭＩＳＦＥＴ（Ｐ２）のゲート電極、ｎ型ＭＩＳＦＥＴ（Ｎ４）のゲート電極、および、ｐ型ＭＩＳＦＥＴ（Ｐ４）のゲート電極と電気的に接続されている。さらに、出力配線ＯＵＴは、ｐ型ＭＩＳＦＥＴ（Ｐ５）のドレイン領域、および、ｐ型ＭＩＳＦＥＴ（Ｐ４）のドレイン領域と電気的に接続されている。

このように構成されているＥＸ−ＯＲ回路によれば、入力配線ＩＮ１と入力配線ＩＮ２に入力される信号が互いに反対である場合に、出力配線ＯＵＴから信号「１」が出力される。例えば、入力配線ＩＮ１に信号「０」が入力され、入力配線ＩＮ２に信号「０」が入力されると、出力配線ＯＵＴから信号「０」が出力される。一方、入力配線ＩＮ１に信号「１」が入力され、入力配線ＩＮ２に信号「０」が入力されると、出力配線ＯＵＴから信号「１」が出力される。同様に、入力配線ＩＮ１に信号「０」が入力され、入力配線ＩＮ２に信号「１」が入力される場合も、出力配線ＯＵＴから信号「１」が出力される。これに対し、入力配線ＩＮ１に信号「１」が入力され、入力配線ＩＮ２に信号「１」が入力されると、出力配線ＯＵＴから信号「０」が出力される。

次に、図１０（ｂ）は、図１０（ａ）の回路図で示したＥＸ−ＯＲ回路のレイアウト構成例を示す平面図である。図１０（ｂ）において、本実施の形態３における標準セルＣＬのレイアウト構成は、従来の設計手法とは異なる斬新な設計思想を取り入れるとともに、新たなレイアウトルールにも対応している。具体的に、新たなレイアウトルールとして、ゲート電極（ポリシリコン膜）を等間隔で配列し、かつ、ゲート電極を一切曲げずに直線形状とするルールや、拡散層の形状を８頂点以内の図形形状とするルールが取り入れられている。

図１０（ｂ）に示すように、矩形形状をした標準セルＣＬの上下を挟んで、Ｘ方向（第１方向）に延在するように第１配線層からなる電源配線Ｌ１Ａと電源配線Ｌ１Ｂが配置されている。この電源配線Ｌ１Ａは、電源電位（ＶＤＤ）を供給するための配線であり、電源配線Ｌ１Ｂは、電源電位（ＶＤＤ）よりも低い基準電位（ＧＮＤ）を供給するための配線である。そして、電源配線Ｌ１Ａと電源配線Ｌ１Ｂとの間に挟まれるようにｐ型半導体領域（ｐ型拡散層）ＰＤＲとｎ型半導体領域（ｎ型拡散層）ＮＤＲが形成されている。このｐ型半導体領域ＰＤＲとｎ型半導体領域ＮＤＲは、拡散層の形状を８頂点以内の図形形状とする新たなレイアウトルールに基づいて、四角形形状となっている。

続いて、本実施の形態３における標準セルＣＬでは、標準セルＣＬの両端部（標準セルＣＬの境界）において、電源配線Ｌ１Ａから分岐して標準セルＣＬの内部に向うＹ方向（第２方向）へ突出した２本の突出配線ＰＬ１Ａが形成されている。同様に、標準セルＣＬの両端部（標準セルＣＬの境界）において、電源配線Ｌ１Ｂから分岐して標準セルＣＬの内部に向うＹ方向（第２方向）へ突出した２本の突出配線ＰＬ１Ｂが形成されている。そして、２本の突出配線ＰＬ１Ａのうち、左側の突出配線ＰＬ１Ａは、端部が標準セルＣＬの内部へ向うＸ方向（第１方向）に屈曲した屈曲部ＢＤ１Ａを含み、さらに、屈曲部ＢＤ１ＡからＹ方向に屈曲した屈曲部ＢＤ２Ａを含み、その上、この屈曲部ＢＤ２ＡからＸ方向にさらに屈曲した屈曲部ＢＤ３Ａを含んでいる。この屈曲部ＢＤ３Ａは、プラグＰＬＧによってｐ型半導体領域ＰＤＲと電気的に接続される。一方、２本の突出配線ＰＬ１Ａのうち、右側の突出配線ＰＬ１Ａには、屈曲部が形成されていない。

これに対し、２本の突出配線ＰＬ１Ｂは、端部が標準セルＣＬの内部へ向うＸ方向（第１方向）に屈曲した屈曲部ＢＤ１Ｂを含んでおり、さらに、屈曲部ＢＤ１Ｂの端部がＹ方向（第２方向）に屈曲した屈曲部ＢＤ２Ｂを備えている。この屈曲部ＢＤ２Ｂは、プラグＰＬＧによってｎ型半導体領域ＮＤＲと電気的に接続される。

このように本実施の形態３において、屈曲部ＢＤ１Ａ、屈曲部ＢＤ２Ａおよび屈曲部ＢＤ３Ａが形成されている突出配線ＰＬ１Ａは、屈曲部ＢＤ３ＡがプラグＰＬＧによってｐ型半導体領域ＰＤＲと電気的に接続されている。一方、屈曲部ＢＤ１Ｂが形成されている突出配線ＰＬ１Ｂは、さらに、屈曲部ＢＤ１Ｂの端部からＹ方向（第２方向）に屈曲した屈曲部ＢＤ２Ｂを有しており、この屈曲部ＢＤ２Ｂは、プラグＰＬＧによってｎ型半導体領域ＮＤＲと電気的に接続されている。

次に、図１０（ｂ）に示すように、電源配線Ｌ１Ａと電源配線Ｌ１Ｂで挟まれた標準セルＣＬ内の領域には、それぞれがＹ方向（第２方向）に延在し、かつ、Ｘ方向（第１方向）に並ぶように、ダミーゲート電極ＤＧ１、ゲート電極Ｇ１〜Ｇ５、および、ダミーゲート電極ＤＧ２が配置されている。これにより、例えば、ゲート電極Ｇ１〜Ｇ５とｐ型半導体領域ＰＤＲが平面的に重なる領域に、それぞれｐ型ＭＩＳＦＥＴ（Ｐ１）〜ｐ型ＭＩＳＦＥＴ（Ｐ５）が形成され、ゲート電極Ｇ１〜Ｇ５とｎ型半導体領域ＮＤＲが平面的に重なる領域に、それぞれｎ型ＭＩＳＦＥＴ（Ｎ１）〜ｎ型ＭＩＳＦＥＴ（Ｎ５）が形成される。これらのゲート電極Ｇ１〜Ｇ５とダミーゲート電極ＤＧ１、ＤＧ２は、ゲート電極（ポリシリコン膜）を等間隔で配列し、ゲート電極を一切曲げずに直線形状とするルールに基づいて形成されている。ここでいうダミーゲート電極ＤＧ１、ＤＧ２とは、ｐ型半導体領域ＰＤＲやｎ型半導体領域ＮＤＲと平面的に重ならず、かつ、標準セルＣＬの境界線に配置されているものをいう。言い換えれば、ダミーゲート電極ＤＧ１、ＤＧ２は、ｐ型ＭＩＳＦＥＴ（Ｐ１〜Ｐ５）やｎ型ＭＩＳＦＥＴ（Ｎ１〜Ｎ５）のゲート電極として機能せず、電位がフローティング状態になっているものをいう。

上述した標準セルＣＬは、第１配線層以下に形成されている構成要素から構成されており、標準セルＣＬに入力信号を入力する入力配線ＩＮ１、入力配線ＩＮ２と、第１配線層で形成され、標準セルＣＬから出力信号を出力する出力配線ＯＵＴは、第１配線層よりも上層の配線（第２配線層）と電気的に接続されるようになっている。つまり、本実施の形態３では、標準セルＣＬを第１配線層以下の構成要素から構成し、この標準セルＣＬを第１配線層よりも上層の第２配線層で接続することにより任意のデジタル回路（ロジック回路）が形成される。

さらに、本実施の形態３では、Ｘ方向に延在する電源配線Ｌ１Ｂと、Ｘ方向に屈曲している屈曲部ＢＤ１Ｂとの離間領域に、Ｘ方向に延在し、かつ、２本のゲート電極Ｇ１とゲート電極Ｇ４とを接続する第１配線層の入力配線ＩＮ２が形成されるようにレイアウト構成している。この技術的思想は、さらに拡張することができる。例えば、Ｘ方向に延在する電源配線Ｌ１Ｂと、Ｘ方向に屈曲している屈曲部ＢＤ１Ｂとの離間領域に、Ｘ方向に延在する第１配線層の配線が少なくとも１本以上形成されるように、突出配線ＰＬ１Ｂをレイアウト構成するということもできる。特に、離間領域に形成される第１配線層の配線が、複数のゲート電極に含まれる２本以上のゲート電極を電気的に接続する配線とする場合に有効である。

また、本実施の形態３では、Ｘ方向に延在する電源配線Ｌ１Ａと、Ｘ方向に屈曲している屈曲部ＢＤ１Ａとの離間領域に、Ｘ方向に延在し、かつ、２本のゲート電極Ｇ２とゲート電極Ｇ５とを接続する第１配線層の入力配線ＩＮ１が形成されるようにレイアウト構成している。この場合も技術的思想を容易に拡張することができる。例えば、Ｘ方向に延在する電源配線Ｌ１Ａと、Ｘ方向に屈曲している屈曲部ＢＤ１Ａとの離間領域に、Ｘ方向に延在する第１配線層の配線が少なくとも１本以上形成されるように、突出配線ＰＬ１Ａをレイアウト構成するということもできる。特に、離間領域に形成される第１配線層の配線が、複数のゲート電極に含まれる２本以上のゲート電極を電気的に接続する配線とする場合に有効である。

続いて、図１０（ｂ）に示すＥＸ−ＯＲ回路のレイアウト構成を２層に分解して示すと図１１（ａ）〜図１１（ｂ）のようになる。図１１（ａ）は、１層目のレイアウト構成を示す図である。図１１（ａ）に示すように、半導体基板には、Ｙ方向に並ぶように、ｎ型給電領域ＤＲ１、ｐ型半導体領域ＰＤＲ、ｎ型半導体領域ＮＤＲ、および、ｐ型給電領域ＤＲ２が形成されている。これらの領域は、すべて半導体領域から形成されている。

次に、図１１（ａ）に示すように、それぞれがＹ方向に延在し、かつ、Ｘ方向に並ぶように、ダミーゲート電極ＤＧ１、ゲート電極Ｇ１〜Ｇ５、ダミーゲート電極ＤＧ２が形成されている。これらのダミーゲート電極ＤＧ１、ＤＧ２およびゲート電極Ｇ１〜Ｇ５は、ポリシリコン膜を加工することにより形成されている。

そして、図１１（ｂ）は、２層目のレイアウト構成を示す図である。具体的に、図１１（ｂ）では、第１配線層として、電源配線Ｌ１Ａ、電源配線Ｌ１Ｂ、突出配線ＰＬ１Ａ、突出配線ＰＬ１Ｂ、屈曲部ＢＤ１Ａ、屈曲部ＢＤ２Ａ、屈曲部ＢＤ３Ａ、屈曲部ＢＤ１Ｂ、屈曲部ＢＤ２Ｂ、入力配線ＩＮ１、入力配線ＩＮ２および出力配線ＯＵＴが形成されている。

以上のように、本実施の形態３では、標準セルＣＬの両端の角部において、電源配線（Ｌ１Ａ、Ｌ１Ｂ）から突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）を標準セルＣＬの内部（Ｙ方向）に突出し、かつ、突き出した突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）からＸ方向に屈曲した屈曲部（ＢＤ１Ａ、ＢＤ１Ｂ）を形成している。さらに、屈曲部ＢＤ１ＡからＹ方向に屈曲した屈曲部ＢＤ２Ａと、この屈曲部ＢＤ２ＡからＸ方向に屈曲した屈曲部ＢＤ３Ａを形成している。また、屈曲部ＢＤ１ＢからＹ方向に屈曲した屈曲部ＢＤ２Ｂを形成している。そして、この屈曲部（ＢＤ３Ａ、ＢＤ２Ｂ）とｐ型半導体領域ＰＤＲやｎ型半導体領域ＮＤＲとをプラグＰＬＧで接続している。これにより、標準セルＣＬの内部領域にスペースを確保することができ、レイアウト構成の自由度を向上させることができる。したがって、ＭＩＳＦＥＴの微細化に伴って導入された新たなレイアウトルールが適用される場合であっても、レイアウトの構成を工夫する自由度が増加するので、標準セルＣＬのサイズを縮小できるレイアウト構成を採用することが容易となる。

（実施の形態４）
本実施の形態４では、本発明の技術的思想を取り入れた複数の標準セルを実際に配列する例について説明する。図１２は、ＥＸ−ＯＲ回路を構成する６つの標準セルＣＬ１〜ＣＬ６を２行３列に並べたレイアウト構成を示す図である。図１２において、各標準セルＣＬ１〜ＣＬ６の両端の角部から突出配線ＰＬ１Ａや突出配線ＰＬ１Ｂが引き出されている。具体的には、電源配線Ｌ１Ａから突出配線ＰＬ１Ａが突出しており、この突出配線ＰＬ１Ａに屈曲部ＢＤ１Ａと屈曲部ＢＤ２Ａが設けられている。同様に、電源配線Ｌ１Ｂから突出配線ＰＬ１Ｂが突出しており、この突出配線ＰＬ１Ｂに屈曲部ＢＤ１Ｂや屈曲部ＢＤ２Ｂが設けられている。

ここで、標準セルＣＬ１〜ＣＬ６の中には屈曲部を有する突出配線と、屈曲部を有さない突出配線が存在している。この場合、屈曲部を有する突出配線の長さと、屈曲部を有さない突出配線の長さは、若干異なっている。これは、突出配線と近隣の配線とのマージンを確保するためである。つまり、屈曲部を有する突出配線や、屈曲部を有さない突出配線は、ともにフォトリソグラフィ技術で加工することにより形成される。このとき、フォトリソグラフィ技術の加工精度の問題から、屈曲部を有する突出配線と近隣の配線とのマージンよりも、屈曲部を有さない突出配線と近隣の配線とのマージンを確保する必要があるのである。つまり、フォトリソグラフィ技術の加工精度の関係から、互いにショート不良を起こさないためのマージンは、屈曲部を有する突出配線と近隣の配線との間よりも、屈曲部を有さない突出配線と近隣の配線との間のほうがシビアになっている。したがって、例えば、図１２に示すように、屈曲部を有する突出配線と近隣の配線との間のマージンは、例えば、０．０５μｍであるのに対し、屈曲部を有さない突出配線と近隣の配線との間のマージンは、例えば、０．０７μｍとなっている。

また、隣接する標準セルの突出配線は、互いにほぼ同じ長さとなっている。これは、上記フォトリソグラフィ技術の加工精度と、近接の配線との間の関係によって標準セル内でのマージンを確保した上で、その突出配線の長さを決定するためであり、それによって必要な突出配線の長さが多少異なる場合があるためである。よって、従来技術の突出配線ＰＬ１Ａを、電源配線Ｌ１Ａとｐ型半導体領域ＰＤＲとの最短距離を結ぶ場合はその長さは様々であり、それと比較し、本実施例を適用した場合の突出配線は、標準セル内においても、異なる標準セル間においてもほぼ同じ長さとなっている。

図１２に示すように、本実施の形態４では、標準セルＣＬの両端の角部において、電源配線（Ｌ１Ａ、Ｌ１Ｂ）から突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）を標準セルＣＬの内部（Ｙ方向）に突出し、かつ、突き出した突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）からＸ方向に屈曲した屈曲部（ＢＤ１Ａ、ＢＤ１Ｂ）を形成している。さらに、屈曲部ＢＤ１ＡからＹ方向に屈曲した屈曲部ＢＤ２Ａと、この屈曲部ＢＤ２ＡからＸ方向に屈曲した屈曲部ＢＤ３Ａを形成している。また、屈曲部ＢＤ１ＢからＹ方向に屈曲した屈曲部ＢＤ２Ｂを形成している。そして、この屈曲部（ＢＤ３Ａ、ＢＤ２Ｂ）とｐ型半導体領域やｎ型半導体領域とをプラグで接続している。

さらに、図１２に示す本実施の形態４では、突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）が標準セルＣＬ１〜ＣＬ６の両端の角部に形成されているので、隣接する標準セル間で突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）を共通化することができる。このことから、標準セルＣＬ１〜ＣＬ６の内部に形成する突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）の本数を少なくすることができる。

以上のように、本実施の形態４では、個々の標準セルＣＬ１〜ＣＬ６の両端の角部に屈曲部を有する突出配線を形成することによる標準セルＣＬ１〜ＣＬ６のサイズ縮小効果と、隣接する標準セル間で突出配線を共有化できることによる標準セルＣＬ１〜ＣＬ６のサイズ縮小効果の相乗効果により、標準セルＣＬ１〜ＣＬ６の内部領域に充分なスペースを確保することができ、レイアウト構成の自由度を向上させることができる。このことから、ＭＩＳＦＥＴの微細化に伴って導入された新たなレイアウトルールが適用される場合であっても、レイアウトの構成を工夫する自由度が増加するので、標準セルＣＬのサイズを縮小できるレイアウト構成を採用することが容易となる。

図１２では、同じＥＸ−ＯＲ回路からなる標準セルＣＬ１〜ＣＬ６を配列する例について説明したが、本発明の技術的思想は、異なる機能を有する標準セルＣＬ１〜ＣＬ６を配列する場合も適用することができる。以下に、この例について説明する。

図１３は、複数の機能の異なる標準セルＣＬ１〜ＣＬ６を配列したレイアウト構成を示す図であり、（ａ）は、標準セルＣＬ１〜ＣＬ６を２層に分解した下層を示す図である。一方、図１３（ｂ）は、標準セルＣＬ１〜ＣＬ６を２層に分解した上層を示す図である。

図１３（ａ）に示すように、半導体基板には、Ｙ方向に並ぶように、ｎ型給電領域ＤＲ１、ｐ型半導体領域ＰＤＲ、ｎ型半導体領域ＮＤＲ、および、ｐ型給電領域ＤＲ２が形成されている。これらの領域は、すべて半導体領域から形成されている。

次に、図１３（ａ）に示すように、それぞれがＹ方向に延在し、かつ、Ｘ方向に並ぶように、ダミーゲート電極ＤＧとゲート電極Ｇが形成されている。これらのダミーゲート電極ＤＧおよびゲート電極Ｇは、ポリシリコン膜を加工することにより形成されている。

そして、図１３（ｂ）は、２層目のレイアウト構成を示す図である。具体的に、図１３（ｂ）では、第１配線層として、電源配線Ｌ１Ａ、電源配線Ｌ１Ｂ、突出配線ＰＬ１Ａ、突出配線ＰＬ１Ｂ、屈曲部ＢＤ１Ａ、屈曲部ＢＤ２Ａ、屈曲部ＢＤ１Ｂ、屈曲部ＢＤ２Ｂなどが形成されている。

このとき、標準セルＣＬ１が３入力ＮＡＮＤ回路であり、標準セルＣＬ２が４入力ＮＡＮＤ回路である。また、標準セルＣＬ３がコンプレックス回路（セレクタ）であり、標準セルＣＬ４がＥＸ−ＯＲ回路である。さらに、標準セルＣＬ５がコンプレックス回路（セレクタ）であり、標準セルＣＬ６が２入力ＮＯＲ回路である。

以上のように図１３でも、標準セルＣＬ１〜ＣＬ６の両端の角部において、電源配線（Ｌ１Ａ、Ｌ１Ｂ）から突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）を標準セルＣＬの内部（Ｙ方向）に突出し、かつ、突き出した突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）からＸ方向に屈曲した屈曲部（ＢＤ１Ａ、ＢＤ１Ｂ）を形成している。さらに、屈曲部ＢＤ１ＡからＹ方向に屈曲した屈曲部ＢＤ２Ａを形成している。また、屈曲部ＢＤ１ＢからＹ方向に屈曲した屈曲部ＢＤ２Ｂを形成している。そして、この屈曲部（ＢＤ２Ａ、ＢＤ２Ｂ）とｐ型半導体領域やｎ型半導体領域とをプラグで接続している。

さらに、図１３に示す場合でも、突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）が標準セルＣＬ１〜ＣＬ６の両端の角部に形成されているので、隣接する標準セル間で突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）を共通化することができる。このことから、標準セルＣＬ１〜ＣＬ６の内部に形成する突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）の本数を少なくすることができる。

以上のように、互いに機能の異なる標準セルＣＬ１〜ＣＬ６を配列する場合でも、個々の標準セルＣＬ１〜ＣＬ６の両端の角部に屈曲部を有する突出配線を形成することによる標準セルＣＬ１〜ＣＬ６のサイズ縮小効果と、隣接する標準セル間で突出配線を共有化できることによる標準セルＣＬ１〜ＣＬ６のサイズ縮小効果の相乗効果を得ることができる。この結果、標準セルＣＬ１〜ＣＬ６の内部領域に充分なスペースを確保することができ、レイアウト構成の自由度を向上させることができる。このことから、ＭＩＳＦＥＴの微細化に伴って導入された新たなレイアウトルールが適用される場合であっても、レイアウトの構成を工夫する自由度が増加するので、標準セルＣＬのサイズを縮小できるレイアウト構成を採用することが容易となる。

（実施の形態５）
本実施の形態５では、ＳＣＡＮ機能付きフリップフロップ回路を形成した標準セルのレイアウト構成例について説明する。図１４は、ＳＣＡＮ機能付きフリップフロップ回路を形成した標準セルＣＬのレイアウト構成を示す図である。図１４においても、新たなレイアウトルールとして、ゲート電極（ポリシリコン膜）を等間隔で配列し、かつ、ゲート電極を一切曲げずに直線形状とするルールや、拡散層の形状を８頂点以内の図形形状とするルールが取り入れられている。このような新たなレイアウトルールを取り入れている状況においても、本発明の技術的思想を使用することにより、本実施の形態５における標準セルＣＬは、第１配線層と、第１配線層よりも下層の構成要素だけで、ＳＣＡＮ機能付きフリップフロップ回路を形成した標準セルＣＬを形成することができる点に特徴がある。

図１５は、本実施の形態５におけるＳＣＡＮ機能付きフリップフロップ回路を形成した標準セルＣＬの第１配線層のレイアウト構成を示す図である。図１５に示すように、標準セルＣＬの四隅の角部から突出配線ＰＬ１Ａおよび突出配線ＰＬ１Ｂが突き出ている。具体的に、標準セルＣＬの両端の角部において、電源配線Ｌ１Ａから突出配線ＰＬ１Ａが標準セルＣＬの内部（Ｙ方向）に突出している。特に、右側の角部に形成されている突出配線ＰＬ１Ａからは、Ｘ方向に屈曲した屈曲部ＢＤ１Ａが引き出されている。そして、屈曲部ＢＤ１Ａからは、Ｙ方向に屈曲した屈曲部ＢＤ２Ａが引き出されている。一方、標準セルＣＬの両端の角部において、電源配線Ｌ１Ｂから突出配線ＰＬ１Ｂが標準セルＣＬの内部（Ｙ方向）に突出している。そして、両端の角部に形成されている突出配線ＰＬ１Ｂからは、Ｘ方向に屈曲した屈曲部ＢＤ１Ｂが引き出され、この屈曲部ＢＤ１Ｂからは、Ｙ方向に屈曲した屈曲部ＢＤ２Ｂが引き出されている。

このように本実施の形態５でも、標準セルＣＬの角部から突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）を引き出し、この引き出した突出配線（ＰＬ１Ａ、ＰＬ１Ｂ）に屈曲部（ＢＤ１Ａ、ＢＤ２Ａ、ＢＤ１Ｂ、ＢＤ２Ｂ）を設けて、標準セルＣＬに電源電位（ＶＤＤ）や基準電位（ＧＮＤ）を供給するようにしている。このため、標準セルＣＬの内部に形成される突出配線の本数を低減することができる。このことは、標準セルＣＬの内部に設けられるスペースが多くなることを意味している。したがって、本実施の形態５におけるＳＣＡＮ機能付きフリップフロップ回路を形成した標準セルＣＬの内部領域に充分なスペースを確保することができ、レイアウト構成の自由度を向上させることができる。したがって、ＭＩＳＦＥＴの微細化に伴って導入された新たなレイアウトルールが適用される場合であっても、レイアウトの構成を工夫する自由度が増加するので、標準セルＣＬのサイズを縮小できる。

そして、本実施の形態５では、標準セルＣＬの内部領域に充分なスペースを確保することができることから、第１配線層と、この第１配線層よりも下層の構成要素だけで、ＳＣＡＮ機能付きフリップフロップ回路を形成することができるのである。例えば、図１６は、本実施の形態５における標準セルＣＬの第２配線層を示す図であるが、第１層（第１配線層）の上層にある第２層（第２配線層）には、フリップフロップ回路を形成するための配線が形成されていないことがわかる。すなわち、本実施の形態５におけるＳＣＡＮ機能付きフリップフロップ回路を形成した標準セルＣＬは、第１配線層と、この第１配線層よりも下層の構成要素だけで形成されているのである。したがって、本実施の形態５における標準セルＣＬによれば、第２配線層は、標準セルＣＬ自体を構成する配線ではなく、標準セルＣＬ間を接続する配線として自由に使用することができるのである。例えば、図１７は、第２配線層において、標準セルＣＬ間を接続する配線Ｌ２のレイアウト構成例を示す図である。図１７に示すように、本実施の形態５では、標準セルＣＬ自体で第２配線層を使用していないので、標準セルＣＬ間を接続する配線Ｌ２を自由にレイアウト構成することができる。このことは、第２配線層を有効活用することができるとともに、第２配線層の配線密度を向上させることができることを意味し、効率よく配線Ｌ２をレイアウト構成することができる結果、半導体装置のサイズを縮小化することができる。

例えば、隣接しない標準セルを接続するときに、第２配線層に標準セルを構成するための配線がレイアウトされていた場合、配線を曲げて配置する、若しくは、第３配線層に迂回して配置することが必要となる。しかしながら、本実施の形態５では、第２配線層に標準セルを構成するための配線が配置されていないため、互いに接続される標準セルの間に挟まれる標準セルの第２配線層を利用して直線状に配線することが可能となり、効率のよいレイアウトを実現することが可能となる。

例えば、図２２は、比較例における標準セルＣＬ（Ｐ）の第２配線層を示す図である。図２２に示すように、比較例における標準セルＣＬ（Ｐ）では、標準セルＣＬ（Ｐ）を構成するために、第２配線層の配線Ｌ２Ａを使用している。比較例では、第２配線層の一部を標準セルＣＬ自体の配線として使用しているため、標準セルＣＬ間を接続する配線として第２配線層を使用する場合に制限が多くなる。図２３は、比較例において、標準セルＣＬ間を接続する配線Ｌ２Ｂを示す図である。この配線Ｌ２Ｂは、図２２に示す配線Ｌ２Ａを避けるように配置しなければならないため、レイアウト上の制約が多く、効率良くレイアウトすることができないことがわかる。

これに対し、本実施の形態５では、新たなレイアウトルールを採用する場合においても、本発明の技術的思想を使用することにより、標準セルＣＬの内部に充分なスペースを確保している。このことから、ＳＣＡＮ機能付きフリップフロップ回路などのような複雑な標準セルＣＬにおいても、第１配線層と、この第１配線層よりも下層の構成要素だけで標準セルＣＬを構成することができる。したがって、第１配線層よりも上層の第２配線層を標準セルＣＬ自体の配線として使用する必要がなくなり、第２配線層を標準セルＣＬ間の接続に自由に使用することができることになる。この結果、配線レイアウトの自由度が向上し、効率よく配線をレイアウトすることができるようになるため、半導体装置全体の縮小化を図ることができるのである。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本実施の形体１〜５の標準セルは、チップ上に多数配置される。いずれの標準セルも突出配線の高さは、ほぼ同じ高さで構成されるため、セルの機能やＸ方向の長さの大小に関係無く、無駄なスペースを配置すること無く、ダミーゲート電極と突出配線とをセル境界として標準セルを配置することが可能となる。それにより、レイアウト効率を高めることが可能となる。

最後に背景技術に記載した特許文献１と本発明の主な相違点について説明する。特許文献１と本発明の第１相違点は、本発明では、ゲート電極（ポリシリコン膜）を等間隔で配列し、かつ、ゲート電極を一切曲げずに直線形状とするルールや、拡散層の形状を８頂点以内の図形形状とする新たなレイアウトルールが取り入れられているのに対し、特許文献１では、このようなレイアウトルールを前提としていない技術である点が相違する。

特許文献１には、隣接する標準セルの境界線上に拡散層と接続する電源配線を引き出すレイアウト構成が記載されている。したがって、特許文献１でも、標準セルの角部から突出配線が引き出されているということができる。しかし、特許文献１では、標準セルの角部から引き出された突出配線に屈曲部が設けられていない点で本発明の技術的思想とは異なるものである。特許文献１では、標準セル内の拡散層が隣接する標準セルで繋がっているため、標準セルの角部から直線状の突出配線を引き出すだけで、標準セルの境界線を跨ぐように形成されている拡散層に給電することができるのである。これに対し、本発明は、標準セルごとに拡散層が分離されており、標準セルの境界線上にまで拡散層が形成されていない。このため、標準セルの境界線上に引き出された突出配線だけでは、拡散層に給電することができず、突出配線から標準セルの内部へ曲がる屈曲部を設けて拡散層に給電する必要があるのである。このように特許文献１と本発明とは大きな第２相違点があることがわかる。

さらに、特許文献１では、標準セルとしてインバータ回路を例に挙げているだけである。つまり、隣接する標準セルがインバータ回路同士である場合だけが示されている。したがって、例えば、隣接する標準セルがインバータ回路とＮＯＲ回路の場合を考えると、以下に示す不都合が生じる。インバータ回路同士の場合は、ソース領域となる拡散層を隣接する標準セル間で繋げることができるが、インバータ回路とＮＯＲ回路が隣接する場合は、インバータ回路のソース領域とＮＯＲ回路のドレイン領域が接続されることになってしまい拡散層を繋げることができない。つまり、特許文献１の技術は、インバータ回路とＮＯＲ回路が隣接する場合などに適用できず、汎用性に乏しい技術ということができる。

また、隣接する標準セルが２入力ＮＡＮＤ回路である場合を考える。図２４は、２入力ＮＡＮＤ回路に対して、特許文献１に記載された技術を適用する例を示す図である。図２４に示すように、標準セルＣＬ１には、入力配線Ａ１、入力配線Ｂ１、出力配線ＯＵＴ１が形成されており、標準セルＣＬ２には、入力配線Ａ２、入力配線Ｂ２、出力配線ＯＵＴ２が形成されている。この標準セルＣＬ１と標準セルＣＬ２とを特許文献１に記載された技術に基づいて隣接して配置すると、標準セルＣＬ１の入力配線Ａ１と、標準セルＣＬ２の入力配線Ａ２が接触してしまう。したがって、図２５に示すように、隣接する標準セルＣＬ１と標準セルＣＬ２が２入力ＮＡＮＤ回路である場合、入力配線Ａ１と入力配線Ａ２が接触しないように、標準セルＣＬ１と標準セルＣＬ２の間を離間させる必要がある。すると、半導体装置全体のサイズが大きくなってしまうのである。

これに対し、図１８は、２入力ＮＡＮＤ回路に対して、本発明の技術的思想を適用する例を示す図である。図１８に示すように、本発明では、突出配線ＰＬ１Ａに屈曲部ＢＤ１Ａを形成し、突出配線ＰＬ１Ｂに屈曲部ＢＤ１Ｂおよび屈曲部ＢＤ２Ｂを形成しているので、入力配線Ａ１と入力配線Ａ２とが接触することを防止できることがわかる。以上のように、本発明の技術的思想と特許文献１の技術とはまったく異なる技術であることがわかる。

本発明は、半導体装置を製造する製造業に幅広く利用することができる。

１Ｓ半導体基板
Ａ入力配線
Ａ１入力配線
Ｂ入力配線
Ｂ１入力配線
ＢＤ１Ａ屈曲部
ＢＤ１Ｂ屈曲部
ＢＤ１Ｂ（１）屈曲部
ＢＤ１Ｂ（２）屈曲部
ＢＤ２Ａ屈曲部
ＢＤ２Ｂ屈曲部
ＢＤ３Ａ屈曲部
Ｃ入力配線
ＣＨＰ半導体チップ
ＣＩＬコンタクト層間絶縁膜
ＣＬ標準セル
ＣＬ１標準セル
ＣＬ２標準セル
ＣＬ３標準セル
ＣＬ４標準セル
ＣＬ５標準セル
ＣＬ６標準セル
ＣＬ（Ｐ）標準セル
ＣＬ１（Ｐ）標準セル
ＣＬ２（Ｐ）標準セル
ＣＰＵ中央演算処理ユニット
Ｄ入力配線
ＤＧダミーゲート電極
ＤＧ１ダミーゲート電極
ＤＧ２ダミーゲート電極
ＤＲ１ｎ型給電領域
ＤＲ２ｐ型給電領域
ＥＸ浅いｐ型不純物拡散領域
Ｇゲート電極
ＧＯＸゲート絶縁膜
Ｇ１ゲート電極
Ｇ２ゲート電極
Ｇ３ゲート電極
Ｇ４ゲート電極
Ｇ５ゲート電極
Ｇ６ゲート電極
Ｇ７ゲート電極
ＩＬ１層間絶縁膜
ＩＮ入力配線
ＩＮ１入力配線
ＩＮ２入力配線
ＩＰ３次元画像処理プロセッサ
Ｌ１配線
Ｌ１Ａ電源配線
Ｌ１Ｂ電源配線
Ｌ１Ｃ配線
Ｌ２配線
Ｌ２Ａ配線
Ｌ２Ｂ配線
ＭＣＡメモリセルアレイ
ＮＤＲｎ型半導体領域
ＮＤＲ１ｎ型半導体領域
ＮＤＲ２ｎ型半導体領域
ＮＲ１ｎ型給電領域
ＮＲ２深いｎ型不純物拡散領域
ＮＷＬｎ型ウェル
Ｎ１ｎ型ＭＩＳＦＥＴ
Ｎ２ｎ型ＭＩＳＦＥＴ
Ｎ３ｎ型ＭＩＳＦＥＴ
Ｎ４ｎ型ＭＩＳＦＥＴ
Ｎ５ｎ型ＭＩＳＦＥＴ
ＯＵＴ出力配線
ＯＵＴ１出力配線
ＯＵＴ２出力配線
ＰＣ周辺回路
ＰＤＲｐ型半導体領域
ＰＬＧプラグ
ＰＬ１Ａ突出配線
ＰＬ１Ｂ突出配線
ＰＬ１Ｂ（１）突出配線
ＰＬ１Ｂ（２）突出配線
ＰＲ１ｐ型給電領域
ＰＲ２深いｐ型不純物拡散領域
ＰＷＬｐ型ウェル
Ｐ１ｐ型ＭＩＳＦＥＴ
Ｐ２ｐ型ＭＩＳＦＥＴ
Ｐ３ｐ型ＭＩＳＦＥＴ
Ｐ４ｐ型ＭＩＳＦＥＴ
Ｐ５ｐ型ＭＩＳＦＥＴ
ＲＡＭメモリ
ＳＰＵオーディオプロセッサ
ＳＴＩ素子分離領域
ＳＷサイドウォール
ＴＰ通信用プロセッサ
ＶＰＵビデオプロセッシングユニット

Claims

半導体基板の第１方向に沿って隣接して配置された複数の標準セルを備え、
矩形形状をした前記複数の標準セルのそれぞれは、
（ａ）前記第１方向に沿う第１辺上を延在する第１配線層の第１電源配線と、
（ｂ）前記第１辺と所定間隔を隔てて並行する第２辺上を延在し、前記第１電源配線よ
りも低い電圧が印加される前記第１配線層の第２電源配線と、
（ｃ）前記第１電源配線と前記第２電源配線との間の前記半導体基板内に、前記第１方
向と交差する第２方向に並んで配置された第１半導体領域および第２半導体領域であって、前記第１電源配線側に配置された前記第１半導体領域および前記第２電源配線側に配置された前記第２半導体領域と、
（ｄ）前記第２方向に延在し、かつ、前記第１方向に等間隔で前記半導体基板上に形成
された複数のゲート電極とを有する半導体装置であって、
前記複数の標準セルのそれぞれは、さらに、
（ｅ）前記第１辺の両端部において、前記第１電源配線から分岐して前記標準セルの内
部に向う前記第２方向へ突出した２本の第１突出配線と、
（ｆ）前記第２辺の両端部において、前記第２電源配線から分岐して前記標準セルの内
部に向う前記第２方向へ突出した２本の第２突出配線とを有し、
前記第１辺の一端部と前記第２辺の一端部を結ぶ第１境界線と平面的に重なるように前記複数のゲート電極のうち１本の第１ゲート電極が配置され、
前記第１辺の他端部と前記第２辺の他端部を結ぶ第２境界線と平面的に重なるように前記複数のゲート電極のうち１本の第２ゲート電極が配置され、
前記半導体基板の表面を平面視した場合に、前記第１突出配線の一方および前記第２突出配線の一方は、前記第１ゲート電極と重なって配置され、前記第１突出配線の他方および前記第２突出配線の他方は、前記第２ゲート電極と重なって配置されていることを特徴とする半導体装置。
請求項１記載の半導体装置であって、
前記第１ゲート電極および前記第２ゲート電極は、フローティング状態となっているダ
ミーゲート電極であることを特徴とする半導体装置。
請求項１記載の半導体装置であって、
前記第１ゲート電極の線幅は、前記第１突出配線の最小線幅よりも小さく、かつ、前記
第２ゲート電極の線幅は、前記第２突出配線の最小線幅よりも小さいことを特徴とする半
導体装置。
請求項１記載の半導体装置であって、
前記標準セルは、前記第１配線層の配線と、前記第１配線層よりも下層に形成される構
成要素だけで形成されていることを特徴とする半導体装置。
請求項４記載の半導体装置であって、
前記標準セルは、前記第１配線層で形成され、前記標準セルに入力信号を入力する入力
配線と、前記第１配線層で形成され、前記標準セルから出力信号を出力する出力配線とを
有し、前記入力配線および前記出力配線は、前記第１配線層よりも上層の配線と電気的に
接続されることを特徴とする半導体装置。
請求項１記載の半導体装置であって、
前記第１半導体領域および前記第２半導体領域は、４頂点の長方形の形状をしているこ
とを特徴とする半導体装置。
請求項１記載の半導体装置であって、
前記標準セルは、デジタル回路に使用されることを特徴とする半導体装置。