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Abstract
【解決手段】 第1の表示パネルと、第2の表示パネルと、前記第1の表示パネルと前記第2の表示パネルとを接続するフレキシブル配線基板とを備え、前記第1の表示パネルは、駆動電圧を生成する電源回路を有し、前記第2の表示パネルは、前記第2の表示パネルの走査線を駆動する走査線駆動手段と、前記第1の表示パネルの電源配線、および前記フレキシブル配線基板の接続配線を介して、前記電源回路で生成された駆動電圧が供給される電源配線と、前記電源配線に接続される可変抵抗回路とを有し、前記走査線駆動手段は、前記可変抵抗回路から出力される駆動電圧に基づいて前記第2の表示パネルの走査線を駆動する。
【選択図】 図1
Description
さらに、近年、メインの表示部と、サブの表示部とを備える折り畳み型の携帯電話機も使用されている。
このようなメインの表示部と、サブの表示部とを備える携帯電話機用の液晶表示モジュールとして、メインの表示部に対応する第1の液晶表示パネルと、サブの表示部に対応する第2の液晶表示パネルとを備える一体型の液晶表示モジュールが知られている。
本発明者らは、この一体型の液晶表示モジュールとして、第2の液晶表示パネルを駆動するソースドライバ及び電源回路は、第1の液晶表示パネル側に配置される駆動ICを共有する事とし、第2の液晶表示パネル専用にゲートドライバを設けるようにしたものを出願している(下記、特許文献1参照)。
これらの駆動電圧は、第1の液晶表示パネル上の電源配線、および、第1の液晶表示パネルと第2の液晶表示パネルとを接続するフレキシブル配線基板の接続配線を介して、第2の液晶表示パネル側に供給されるので、これらの駆動電圧は、配線抵抗の影響を受ける。
例えば、第2の液晶表示パネルの全走査線を駆動する場合などでは、配線を流れる電流が大電流となるので、配線抵抗による電圧降下により、第2の液晶表示パネルに供給される駆動電圧の電圧値が変動する。
これにより、第2の液晶表示パネル側のゲートドライバ内の薄膜トランジスタがラッチアップを起こし、第2の液晶表示パネル側のゲートドライバが誤動作を起こすという問題点があった。
(a)第1の液晶表示パネル上の電源配線、および、フレキシブル配線基板の接続配線として、低抵抗なものを使用する。
(b)第1の液晶表示パネル上の電源配線、および、フレキシブル配線基板の接続配線の配線幅を拡げる。
(c)第2の液晶表示パネル側に電源安定化用の容量等の部品を設ける。
しかしながら、フレキシブル回路基板の製造上の配線ピッチの制約、第1の液晶表示パネルの額縁幅の制約により、第1の液晶表示パネル上の電源配線、および、フレキシブル配線基板の接続配線の配線幅を拡げることは困難であるばかりか、前述の(a)〜(c)の手法はコストアップの要因となる。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、第1の表示パネルと第2の表示パネルとを備える一体型の液晶表示モジュールにおいて、コストを上昇させることなく、第2の表示パネルに供給する駆動電圧の配線抵抗による電圧降下を低減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
また、本発明では、前記可変抵抗回路は、前記走査線駆動手段内に設けられる。
また、本発明では、前記可変抵抗回路は、前記電源配線に挿入される、直列に接続された複数のトランジスタと、前記電源配線に挿入される、並列に接続された複数のトランジスタとを有し、前記直列に接続された複数のトランジスタを常時オンとなし、前記並列に接続された複数のトランジスタをオフとすることにより、前記可変抵抗回路の抵抗値を高抵抗となし、また、前記並列に接続された複数のトランジスタをオンとすることにより、前記可変抵抗回路の抵抗値を低抵抗となす。
本発明によれば、第1の表示パネルと第2の表示パネルとを備える一体型の液晶表示モジュールにおいて、コストを上昇させることなく、第2の表示パネルに供給する駆動電圧の配線抵抗による電圧変動を低減することが可能となる。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図1は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
本実施例の液晶表示モジュールは、第1の液晶表示パネルと第2の液晶表示パネルとを備える一体型の液晶表示モジュールである。
同図において、MAINは、折り畳み型の携帯電話機を開いた状態で使用するときのメインの表示部となる第1の液晶表示パネルであり、SUBは、折り畳み型の携帯電話機を閉じた状態で使用するときのサブの表示部となる第2の液晶表示パネルである。
本実施例では、第1の液晶表示パネル(MAIN)のサブピクセル数は、240×3(R・G・B)×320であり、第2の液晶表示パネル(SUB)のサブピクセル数は、120×3×160である。
第1の液晶表示パネル(MAIN)、および第2の液晶表示パネル(SUB)は、画素電極、薄膜トランジスタ等が形成されるTFT基板と、対向電極、カラーフィルタ等が形成されるフィルタ基板とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、本発明は、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。
また、第2の液晶表示パネルのガラス基板上には、本発明の走査線駆動手段を構成するサブ走査線駆動回路(SGDRV)が搭載される。
液晶ドライバ(DRV)は、第1の液晶表示パネル(MAIN)の映像線(S1〜S720)および第2の液晶表示パネル(SUB)の映像線(SS1〜SS360)を駆動する映像線駆動回路、第1の液晶表示パネル(MAIN)の走査線(G1〜G320)を駆動するメイン走査線駆動回路、第1の液晶表示パネル(MAIN)の共通線(Vcom)を駆動するメインVcom駆動回路、第2の液晶表示パネル(SUB)の共通線(SVcom)を駆動するサブVcom駆動回路、サブ走査線駆動回路(SGDRV)を制御するサブ走査線駆動回路用コントロール回路、表示データを格納するメモリ、メモリ制御回路および電源回路などを有する。
TFTコントローラ(TCON)には、フレキシブル配線基板(FPC1)を介して、本体側の中央処理装置(Microprocessing Unit;以下、MPUという)から、表示データ(D1〜D18)と表示コントロール信号(CONT)が入力される。
なお、図1では、液晶ドライバ(DRV)とTFTコントローラ(TCON)とは、それぞれ個別の半導体チップで構成した場合を図示しているが、液晶ドライバ(DRV)とTFTコントローラ(TCON)とは、1つの半導体チップで構成してもよい。また、サブ走査線駆動回路(SGDRV)も半導体チップで構成される。
第2の液晶表示パネル(SUB)の映像線(SS1〜SS360)は、フレキシブル配線基板(FPC2)の接続配線、並びに、第1の液晶表示パネル(MAIN)の映像線(S1〜S360)を介して、液晶ドライバ(DRV)に接続される。
また、サブ走査線駆動回路(SGDRV)には、第1の液晶表示パネル(MAIN)の電源配線(PATH1)、フレキシブル配線基板(FPC2)の接続配線、および、第2の液晶表示パネル(SUB)の電源配線を介して、液晶ドライバ(DRV)から、サブ走査線駆動回路コントロール信号が入力される。
また、サブ走査線駆動回路(SGDRV)には、第1の液晶表示パネル(MAIN)の電源配線(PATH4,PATH5)、フレキシブル配線基板(FPC2)の接続配線、および、第2の液晶表示パネル(SUB)の電源配線を介して、液晶ドライバ(DRV)から、第1駆動電圧(VGL)と第2駆動電圧(VGH)とが入力される。
また、サブ走査線駆動回路(SGDRV)には、第1の液晶表示パネル(MAIN)の電源配線(PATH2,PATH3)、フレキシブル配線基板(FPC2)の接続配線、および、第2の液晶表示パネル(SUB)の電源配線を介して、サブ走査線駆動回路(SGDRV)の電源電圧(Vcc,GND)も入力される。
さらに、第2の液晶表示パネル(SUB)の共通線(SVcom)は、フレキシブル配線基板(FPC2)の接続配線、並びに、第1の液晶表示パネル(MAIN)の電源配線(PATH6)を介して、液晶ドライバ(DRV)に接続される。
サブ走査線駆動回路(SGDRV)は、内部に、サブ制御回路10と、走査線制御スイッチ回路11と、第1駆動電圧(VGL)を供給する電源配線および第2駆動電圧(VGH)を供給する電源配線に挿入される可変抵抗回路12を有する。
図2において、期間(T1)は、通常表示期間を示しており、この期間(T1)では、SG1からSG160までの走査線が順次選択される。
また、図2において、期間(T2)は、全走査線選択期間を示しており、この期間では、SG1からSG160まで全ての走査線が同時に選択される。
この期間(T2)は、本実施例の一体型の液晶表示モジュールをオン/オフするときに、第2の液晶表示パネル(SUB)表示部に全黒(または全白)を表示するための期間である。
この期間(T2)では、第2の液晶表示パネル(SUB)の薄膜トランジスタ(STFT)の全てのゲートに電流が流れるため、第1の液晶表示パネル(MAIN)の電源配線(PATH5)およびフレキシブル配線基板(FPC2)の接続配線に大電流が流れ、仮に、サブ走査線駆動回路(SGDRV)の内部に可変抵抗回路12が存在しない場合、第1の液晶表示パネル(MAIN)の電源配線(PATH5)およびフレキシブル配線基板(FPC2)の接続配線の配線抵抗により、第2駆動電圧(VGH)の電圧が降下する。
図2のAに示すように、第2駆動電圧(VGH)の電圧が、サブ走査線駆動回路(SGDRV)の電源電圧(Vcc)よりも降下し、あるいは、図2のBに示すように、第1駆動電圧(VGL)の電圧が、サブ走査線駆動回路(SGDRV)の電源電圧(GND)よりも上昇すると、第2の液晶表示パネル(SUB)のサブ走査線駆動回路(SGDRV)内の薄膜トランジスタがラッチアップを起こし、第2の液晶表示パネル(SUB)のサブ走査線駆動回路(SGDRV)が誤動作を起こすという問題点があった。
本実施例では、サブ走査線駆動回路(SGDRV)の内部に可変抵抗回路12を設け、図2に示す期間(T2)において、可変抵抗回路12の抵抗値を大きくし、第2の液晶表示パネル(SUB)の薄膜トランジスタ(STFT)の全てのゲートに流れる電流値を小さくし、第1の液晶表示パネル(MAIN)の電源配線(PATH4,PATH5)およびフレキシブル配線基板(FPC2)の接続配線に大電流が流れるのを防止する。
そのため、本実施例では、図2のC,Dに示すように、第2駆動電圧(VGH)の電圧降下、あるいは、第1駆動電圧(VGL)の電圧上昇が小さくなるので、第2の液晶表示パネル(SUB)のサブ走査線駆動回路(SGDRV)内の薄膜トランジスタがラッチアップを起こし、第2の液晶表示パネル(SUB)のサブ走査線駆動回路(SGDRV)が誤動作を起こすのを防止することができる。
図3(a)に示す可変抵抗回路12は、第1駆動電圧(VGL)を供給する電源配線、あるいは第2駆動電圧(VGH)を供給する電源配線に直列に接続される4個のトランジスタ(TR1〜TR4)と、第1駆動電圧(VGL)を供給する電源配線、あるいは第2駆動電圧(VGH)を供給する電源配線に並列に接続される2個のトランジスタ(TR5,TR6)とで構成される。
この場合に、第1駆動電圧(VGL)を供給する電源配線に挿入される可変抵抗回路12では、6個のトランジスタはn型のトランジスタで構成され、第2駆動電圧(VGH)を供給する電源配線に挿入される可変抵抗回路12では、6個のトランジスタはp型のトランジスタで構成される。
また、直列に接続される4個のトランジスタ(TR1〜TR4)は常時オンとされ、並列に接続される2個のトランジスタ(TR5,TR6)は、MOS制御信号(MOSCT)によりオン、オフが制御される。
また、高抵抗モードでは、並列に接続される2個のトランジスタ(TR5,TR6)はオフとされ、その時の等価回路を、図3(c)に示す。
各トランジスタのオン抵抗を、Rとするとき、通常モードにおける、可変抵抗回路12の抵抗値(Ron)は、下記(1)式で表される。
さらに、高抵抗モードにおける、可変抵抗回路12の抵抗値(Roff)は、下記(2)式で表される。
[数1]
1/Ron=1/4R+1/R+1/R
Ron=4R/9≒0.45×R ・・・・・・・・・・・・・ (1)
Roff=4R ・・・・・・・・・・・・・・・・・・・・ (2)
このように、図3に示す回路では、可変抵抗回路12の高抵抗モード時の抵抗値(Roff)は、可変抵抗回路12の通常モード時の抵抗値(Ron)の9倍(Roff=9×Ron)となっている。
走査線制御スイッチ回路11は、第1駆動電圧(VGL)を供給する電源配線に接続されるn型のトランジスタ(NMOS11)と、第2駆動電圧(VGH)を供給する電源配線に接続されるp型のトランジスタ(PMOS11)とで構成される。
図4では、例えば、図2に示す期間(T2)において、全ての走査線が一斉に選択されるのではなく、奇数番目の走査線と、偶数番目の走査線とを分割して選択する。
p型のトランジスタ(PMOS11)と、n型のトランジスタ(NMOS11)とは、奇数端子制御信号(COTSTO)、あるいは、偶数端子制御信号(COTSTE)により制御される。
なお、奇数端子制御信号(COTSTO)、および、偶数端子制御信号(COTSTE)は、NAND回路(NAND)と、インバータ(INV)から成る論理回路を介して、p型のトランジスタ(PMOS11)と、n型のトランジスタ(NMOS11)のゲートに印加される。
なお、図4において、可変抵抗回路12が両側に配置されている。このような構成の場合には、サブ走査線駆動回路(SGDRV)を、第2の液晶表示パネル(SUB)の上側に設けた場合に、両側から第1駆動電圧(VGL)と第2駆動電圧(VGH)とを供給することができる。なお、図4において、L/Sは、レベルシフト回路である。
サブ制御回路10は、カウンタデコーダ回路21を備え、このカウンタデコーダ回路21により、通常モード時に、SG1からSG160までの走査線が順次選択される。
また、高抵抗モード時には、図5の20に示す枠内の回路が動作を停止するとともに、一括制御信号(COTALL)が有効になる。
この一括制御信号(COTALL)と、奇数端子信号(COTO)および偶数端子信号(COTE)に基づき、制御回路22が、奇数端子制御信号(COTSTO)、および偶数端子制御信号(COTSTE)を生成し、NAND回路(NAND)と、インバータ(INV)から成る論理回路に出力する。これにより、前述した動作が実行される。
図6は、本実施例の一体型の液晶表示モジュールをオンとするときの動作タイミングを示し、図7は、本実施例の一体型の液晶表示モジュールをオフとするときの動作タイミングを示す。
図6、図7において、RESET*はリセット信号、FLMはフレーム開始信号、CLはシフトクロック、DISPTMGはディスプレイタイミング信号、GONはゲート動作設定用信号である。
この図6、図7において、ディスプレイタイミング信号(DISPTMG)、およびゲート動作設定用信号(GON)が「1」の時に通常動作となる。
図6に示す動作タイミングでは、走査線(SG1〜SG160)の全てを、一度、第2駆動電圧(VGH)となし、その後、第1駆動電圧(VGL)として通常動作を開始する。
この場合に、奇数端子制御信号(COTSTO)、および偶数端子制御信号(COTSTE)が、COTSTO1〜COTSTO3、およびCOTSTE1〜COTSTE3の3個の信号に分割されるとともに、走査線も3つのグループに分割され、走査線の電圧レベルを、第2駆動電圧(VGH)→第1駆動電圧(VGL)となすタイミングを、各グループ毎にタイミングをずらして3回実行される。
この場合にも、走査線の電圧レベルを、第1駆動電圧(VGL)→第2駆動電圧(VGH)となすタイミングを、各グループ毎にタイミングをずらして3回実行される。
図6、図7において、点線枠で囲ったタイミングの時に、電流ピークが最大となるが、図6、図7に示すタイミングでは、走査線を3つのグループに分割し、全走査線を駆動する場合に、各グループ毎にタイミングをずらして駆動するので、配線を流れる電流を、全走査線を同時に駆動する場合に比して、1/3にすることが可能である。
これにより、図6、図7に示すタイミングでは、第2の液晶表示パネル(SUB)のサブ走査線駆動回路(SGDRV)内の薄膜トランジスタがラッチアップを起こし、第2の液晶表示パネル(SUB)のサブ走査線駆動回路(SGDRV)誤動作を起こすという問題点をより解決することができる。
(1)約6.0〜5.0V(映像線に印加する駆動電圧,およびVcom生成電圧)
(2)約16.5V〜9V(薄膜トランジスタ(TFT,STFT)のゲートをオンとする電圧)
(3)約−5.5V〜−4V(薄膜トランジスタ(TFT,STFT)のゲートをオフとする電圧)
図13に、入力電圧(VIN)が3.0Vの場合における、従来の電源回路の構成例を示す。図13において、31はレギュレータ、32,33,34は昇圧回路である。
図13では、入力電圧(VIN)を、レギュレータ31により、V1(3.0V)の電圧へレギュレートし、このV1の電圧を、2倍昇圧回路32で昇圧し、V1を2倍化したV2(6.0V)の電圧を生成して出力する。
このV2の電圧を、2倍、3倍昇圧回路33で昇圧し、V2を2倍化したV3(12V)の電圧を生成する。また、このV2の電圧を、(−1)倍昇圧回路34で昇圧し、V2を(−1)倍化したV4(−6V)の電圧を生成する。
図8は、図1に示す本発明の実施例の液晶表示モジュールの液晶ドライバ(DRV)内の電源回路の構成を示すブロック図である。
図8において、31はレギュレータ、51,32は昇圧回路である。図8に示す電源回路は、図13に示す電源回路に対して、昇圧回路51を追加した構成となっている。
図8に示す電源回路では、1.8Vの入力電圧(VIN)を、1.5倍・2倍昇圧回路51で昇圧し、VINを2倍化したV1’(3.6V)の電圧を生成する。このV1’の電圧を、レギュレータ31でレギュレートし、V1(3V)の電圧を生成する。
次に、このV1の電圧を、2倍昇圧回路32で昇圧し、V1を2倍化したV2(6.0V)の電圧を生成して出力する。
このV2の電圧から、図13に示す2倍、3倍昇圧回路33、あるいは、(−1)倍昇圧回路34により、V3、V4の電圧を生成する。
図8に示す回路構成によれば、MOSプロセスの耐電圧を増加させる必要がなく、ON抵抗の低いMOSスイッチを使用できる。
したがって、図8に示す電源回路によれば、入力電圧(VIN)が低電圧の電圧の場合でも、高耐圧トランジスタを使用することなく、V2の電圧を生成することが可能である。
図9〜図11に、図8に示す1.5倍・2倍昇圧回路51の一例を示し、図13に昇圧動作の状態を示す。
さらに、第1の液晶表示パネル(MAIN)の薄膜トランジスタ(TFT)として、半導体層がポリシリコンから成る薄膜トランジスタを使用する場合には、半導体チップを使用することなく、液晶ドライバ(DRV)、および、TFTコントローラ(TCON)として、半導体層がポリシリコンから成る薄膜トランジスタを使用して、第1の液晶表示パネル(MAIN)上に、アクティブ素子(TFT)と一体に形成するようにしてもよい。
同様に、第2の液晶表示パネル(SUB)の薄膜トランジスタ(STFT)として、半導体層がポリシリコンから成る薄膜トランジスタを使用する場合には、半導体チップを使用することなく、サブ走査線駆動回路(SGDRV)として、半導体層がポリシリコンから成る薄膜トランジスタを使用して、第2の液晶表示パネル(SUB)上に、アクティブ素子(TFT)と一体に形成するようにしてもよい。
さらに、前述の各実施例では、第1の液晶表示パネル(MAIN)と第2の液晶表示パネル(SUB)とを備える一体型の液晶表示モジュールについて説明したが、第1の液晶表示パネル(MAIN)および第2の液晶表示パネル(SUB)の少なくとも一方は、有機EL素子、あるいは無機EL素子を用いるEL表示パネルを使用することも可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
SUB 第2の液晶表示パネル(120×3×160)
SGDRV サブ走査線駆動回路
SS1〜SS360 第2の液晶表示パネルの映像線
SG1〜SG160 第2の液晶表示パネルの走査線
FPC1,FPC2 フレキシブル配線基板
MAIN 第1の液晶表示パネル(240×3×320)
DRV 液晶ドライバ
S1〜S720 第1の液晶表示パネルの映像線
G1〜G320 第1の液晶表示パネルの走査線
Vcom 第1の液晶表示パネルの共通線
SVcom 第2の液晶表示パネルの共通線
ST 端子
PATH1〜PATH6 第1の液晶表示パネルの電源配線
TCON TFTコントローラ
MPU 中央処理装置
TR1〜TR64,PMOS11,NMOS11 トランジスタ
NAND NAND回路
INV インバータ
10 サブ制御回路
11 走査線制御スイッチ回路
12 可変抵抗回路
21 カウンタデコーダ回路
22 制御回路
31 レギュレータ
32,33,34,51 昇圧回路
Claims (15)
- 第1の表示パネルと、
第2の表示パネルと、
前記第1の表示パネルと前記第2の表示パネルとを接続するフレキシブル配線基板とを備え、
前記第1の表示パネルは、駆動電圧を生成する電源回路を有し、
前記第2の表示パネルは、前記第2の表示パネルの走査線を駆動する走査線駆動手段と、
前記第1の表示パネルの電源配線、および前記フレキシブル配線基板の接続配線を介して、前記電源回路で生成された駆動電圧が供給される電源配線と、
前記電源配線に接続される可変抵抗回路とを有し、
前記走査線駆動手段は、前記可変抵抗回路から出力される駆動電圧に基づいて、前記第2の表示パネルの走査線を駆動することを特徴とする表示装置。 - 前記走査線駆動手段が、前記第2の表示パネルの全走査線を駆動する全ゲート選択期間内に、前記可変抵抗回路の抵抗値が、通常動作時の抵抗値よりも大きくされることを特徴とする請求項1に記載の表示装置。
- 全ゲート選択期間内に、前記走査線駆動手段は、前記第2の表示パネルの走査線を複数のグループに分割し、各グループの走査線をタイミングをずらして同時に駆動することを特徴とする請求項2に記載の表示装置。
- 前記可変抵抗回路は、前記表示パネルの互いに相対向する2辺側に設けられていることを特徴とする請求項1ないし請求項3のいずれか1項に記載の表示装置。
- 前記可変抵抗回路は、前記走査線駆動手段内に設けられることを特徴とする請求項1ないし請求項4のいずれか1項に記載の表示装置。
- 前記可変抵抗回路は、複数のトランジスタを有し、
前記複数のトランジスタの中の一部のトランジスタを、オンあるいはオフとすることにより、前記可変抵抗回路の抵抗値を可変することを特徴とする請求項1ないし請求項5のいずれか1項に記載の表示装置。 - 前記可変抵抗回路は、前記電源配線に挿入される、直列に接続された複数のトランジスタと、
前記電源配線に挿入される、並列に接続された複数のトランジスタとを有し、
前記直列に接続された複数のトランジスタを常時オンとなし、前記並列に接続された複数のトランジスタをオフとすることにより、前記可変抵抗回路の抵抗値を高抵抗となし、また、前記並列に接続された複数のトランジスタをオンとすることにより、前記可変抵抗回路の抵抗値を低抵抗とすることを特徴とする請求項1ないし請求項6のいずれか1項に記載の表示装置。 - 前記駆動電圧は、第1駆動電圧と、
前記第1駆動電圧よりも高電位の第2駆動電圧であり、
前記第1駆動電圧および第2駆動電圧毎に、前記可変抵抗回路が設けられることを特徴とする請求項1ないし請求項7のいずれか1項に記載の表示装置。 - 前記第1の表示パネルは、表示駆動手段を有し、
前記第2の表示パネルの映像線は、前記第1のフレキシブル配線基板の接続配線を介して前記表示駆動手段に接続されることを特徴とする請求項1ないし請求項8のいずれか1項に記載の表示装置。 - 前記第2の表示パネルの映像線は、前記第1のフレキシブル配線基板の接続配線、および前記第1の表示パネルの映像線を介して、前記表示駆動手段に接続されることを特徴とする請求項9に記載の表示装置。
- 前記第2の表示パネルの映像線は、前記第1のフレキシブル配線基板の接続配線、および前記第1の表示パネルの配線を介して、前記表示駆動手段に接続されることを特徴とする請求項9に記載の表示装置。
- 前記第1の表示パネルおよび前記第2の表示パネルの少なくとも一方は、半導体層がポリシリコンから成るトランジスタ素子を有することを特徴とする請求項1ないし請求項11のいずれか1項に記載の表示装置。
- 前記第2の表示パネルの走査線駆動手段は、半導体層がポリシリコンから成るトランジスタ素子を有することを特徴とする請求項1ないし請求項11のいずれか1項に記載の表示装置。
- 前記電源回路は、第1の電圧を昇圧して第2の電圧を生成する昇圧回路部を有し、
前記昇圧回路部は、前記第1の電圧を昇圧して、前記第1の電圧と第2の電圧との間の第3の電圧を生成する第1の昇圧回路と、
前記第3の電圧を昇圧して第2の電圧を生成する第2の昇圧回路とを有することを特徴とする請求項1に記載の表示装置。 - 前記第1の昇圧回路は、1.5倍昇圧回路、あるいは2倍昇圧回路であり、
前記第2の昇圧回路は、2倍昇圧回路であることを特徴とする請求項14に記載の表示装置。
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