KR100514415B1 - 낸드 플래시 메모리의 페이지 버퍼 - Google Patents

낸드 플래시 메모리의 페이지 버퍼 Download PDF

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KR100514415B1 KR10-2003-0004201A KR20030004201A KR100514415B1 KR 100514415 B1 KR100514415 B1 KR 100514415B1 KR 20030004201 A KR20030004201 A KR 20030004201A KR 100514415 B1 KR100514415 B1 KR 100514415B1
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Abstract

제1 노드를 통하여 수신되는 제1 또는 제2 프로그램 데이터를 래치하는 제1 래치; 캐쉬 세트 바 신호에 응답하여 제1 노드에 제1 프로그램 데이터를 출력하는 세트 수단; 프로그램 동작시 메인 래치 신호에 응답하여, 제1 또는 제2 프로그램 데이터를 센싱하고, 그 센싱 데이터를 제2 노드에 출력하는 센싱 회로; 프로그램 동작시 제2 노드를 통하여 수신되는 센싱 데이터를 래치하고, 독출 동작시 제3 노드를 통하여 셀로부터 수신되는 독출 데이터를 래치하는 제2 래치; 프로그램 또는 독출 동작시 비트라인 선택 신호에 응답하여, 제3 노드를 셀에 연결된 비트 라인에 연결하거나 또는 분리하는 제1 스위칭 수단; 데이터 라인에 연결되고, 컬럼 어드레스에 응답하여 인에이블되거나 또는 디세이블되는 컬럼 선택기; 독출 동작시 페이지 버퍼 데이터 출력 신호에 응답하여, 제3 노드를 컬럼 선택기에 연결하거나 또는 분리하는 제2 스위칭 수단; 프로그램 동작시 페이지 덤프 신호에 응답하여, 제1 래치로부터 수신되는 제1 또는 제2 프로그램 데이터를 센싱 회로에 출력하는 데이터 전달 수단; 데이터 라인 디스차지 신호에 응답하여, 데이터 라인을 그라운드 전압 레벨로 디스차지하는 디스차지 수단; 및 프로그램 동작시 데이터 입력 신호에 응답하여, 제1 노드를 컬럼 선택기에 연결하거나 또는 분리하는 제3 스위칭 수단을 포함하는 낸드 플래시 메모리의 페이지 버퍼가 개시된다.

Description

낸드 플래시 메모리의 페이지 버퍼{Page buffer for NAND flash memory}
본 발명은 낸드 플래시 메모리의 페이지 버퍼에 관한 것으로, 특히 프로그램 데이터의 내용에 따라 데이터 로딩 속도를 개선할 수 있는 낸드 플래시 메모리의 페이지 버퍼에 관한 것이다.
최근, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 전원(power)이 공급되지 않는 상태에서도 데이터가 소거되지 않고 저장 가능한 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 수의 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서, 메모리 셀(memory cell)의 고집적화 기술이 개발되고 있다. 이를 위해, 복수 개의 메모리 셀들이 직렬로 연결되어 한 개의 스트링(string)으로 구성되고, 복수 개의 스트링들이 하나의 메모리 셀 어레이(memory cell array)를 이루는 낸드(NAND) 타입의 플레시 메모리 장치가 제안되었다.
낸드 플래시 메모리 장치의 플래시 메모리 셀들은 반도체 기판(semiconductor substrate) 위에 소오스-드레인(source-drain) 사이에 형성되는 전류 통로(current pass) 및 상기 반도체 기판 위에 절연막(insulator) 사이에 형성되는 플로팅 게이트(floating gate)와 제어 게이트(control gate)로 구성된다. 플래시 메모리 셀의 프로그램(program)은 일반적으로, 메모리 셀의 소오스/드레인 영역과 반도체 기판 즉, 벌크 영역을 접지시키고, 제어 게이트에 양의 고전압(program voltage; Vpp, 예를 들어, 15V ∼ 20V)을 인가하여 플로팅 게이트와 기판 사이의 파울러 노드하임 터널링(Fowler-Nordheim tunneling; 이하, F-N 터널링)을 발생시킴으로써 수행된다. 상기 F-N 터널링은 제어 게이트에 인가되는 고전압(Vpp)의 전계(electric field)에 의해 벌크 영역의 전자들이 플로팅 게이트에 축적되어 메모리 셀의 드레솔드 전압이 증가하게 되는 것이다.
플래시 메모리 셀의 소거(erase)는 제어 게이트에 음의 고전압(erase voltage; Vera, 예를 들어, -10V)을 인가하고, 벌크영역에 소정의 전압(예를 들어, 5V)을 인가하여 F-N 터널링을 발생시킴으로써, 벌크 영역을 공유하는 섹터(sector)단위로 동시에 수행된다. 상기 F-N 터널링은 플로팅 게이트에 축적된 전자들을 소오스 영역으로 방출시킴으로써, 플래시 메모리셀들이 약 '-2V ∼ -3V'까지의 소거 드레솔드 전압(erase threshold voltage) 분포를 가지게 한다. 프로그램 동작에 의해 드레솔드 전압이 높아진 셀은 독출 동작시 드레인 영역으로부터 소오스 영역으로 전류가 주입되는 것이 방지되어 오프(off)된 것처럼 보인다. 그리고, 소거 동작에 의해 드레솔드 전압이 낮아진 셀은 드레인 영역으로부터 소오스 영역으로 전류가 주입되어 온(on)된 것처럼 보인다.
일반적인 낸드 플래시 메모리 장치는 메모리 셀 어레이(memory cell array), 페이지 버퍼(page buffer) 및 열 디코더(column decoder)로 구성된다. 이외에도, 제어 로직(control logic), 행 디코더(row decoder), 어드레스 버퍼(address buffer) 등을 구비한다. 메모리 셀 어레이는 열의 방향으로 신장하는 복수 개의 비트 라인들(bit lines)에 연결된 복수 개의 메모리 셀 스트링들을 포함한다.
각 메모리 셀 스트링들은 직렬로 연결된 플로팅 게이트 타입의 복수 개의 메모리 셀들을 가지며, 상기 각 메모리 셀의 제어 게이트는 행의 방향으로 신장하는 복수 개의 워드 라인들 중 대응되는 워드 라인에 연결된다. 페이지 버퍼는 비트 라인들과 열 디코더 사이에 연결된 복수 개의 페이지 버퍼들로 구성된다. 열 디코더는 페이지 버퍼와 데이터 라인(data lile) 사이에 연결된다.
도 1 은 종래 기술에 따른 페이지 버퍼 회로도이다.
제 1 래치(10)에 데이터를 로딩하기 위해서는 먼저 도 2a의 데이터 라인 디스차지 신호(DL_DIS)를 하이 상태로 활성화 시킨다. 그러므로, NMOS트랜지스터(N7)가 턴온되어 데이터 라인(Data Line)의 전하가 디스차지 된다. 원하는 컬럼 어드레스(Y-ADDRESS)에 따라 선택되는 페이지 버퍼의 데이터 입력(DI 또는 nDI)을, 입력하고자 하는 데이터(하이 또는 로우)에 따라 인에이블시켜 준다.
예를 들어 데이터 입력(DI)이 하이 상태 이면 NMOS트랜지스터(N1)가 턴온되므로 제 1 래치(10)의 노드(Q1)의 전위는 하이 상태가 된다. 반대로, 데이터 입력(nDI)이 하이 상태이면 NMOS트랜지스터(N8)가 턴온되므로 노드(Q1)의 전위는 로우 상태가 된다.
데이터 전달 과정을 도 2b 를 통해 설명하기로 한다.
메인 리셋 바 신호(MRSTb)가 로우 상태로 떨어지면 PMOS트랜지스터(P3)가 턴온되어 노드(K1)는 하이 상태가 된다. 그러므로 제 2 래치(30)의 출력(Q2)은 로우 상태를 유지하게 된다. 프리차지 바 신호(PRECHb)가 로우 상태로 떨어지면 PMOS트랜지스터(P2)가 턴온되어 NMOS트랜지스터(N10)의 게이트는 하이 상태를 유지하게되는데 페이지 덤프 신호(PDUMP)신호가 하이 상태가 되면 제 1 래치(10)에 저장된 데이터가 NMOS트랜지스터(N9)의 게이트 단자에 전달된다. 메인 래치 신호(N10)가 하이 상태가되면 NMO트랜지스터(N10)의 게이트는 하이 상태를 유지하게 된다. 제 1 래치(10)의 출력이 하이 상태이면 NMOS트랜지스터(N9)가 턴온되고 메인 래치 신호(MLCH)가 하이 상태인 구간에서 NMOS트랜지스터(N10)가 턴온되므로 노드(K1)의 전위는 로우 상태가 된다. 그러므로 제 2 래치(30)는 하이 상태를 저장하게 된다. 즉, 제 1 래치(10)의 데이터가 제 2 래치(30)로 전달된다.
이후, 비트라인 선택 신호(BLSLT)가 하이 상태가 되면 NMOS트랜지스터(N2)가 턴온되어 제 2 래치(30)에 저장된 데이터가 비트라인을 통해 메모리 셀에 전달된다.
독출 동작을 설명하면 다음과 같다.
메모리 셀에 저장된 데이터는 비트라인 선택신호에 따라 NMOS트랜지스터(N2)가 턴온되어 제 2 래치(30)에 저장된다. 페이지 버퍼 데이터 출력 신호(PBDO)가 활성화 되면 NMOS트랜지스터(N1)가 턴온되어 컬럼 선택기(Y-Selector:20)를 통해 제 2 래치(30)에 저장된 데이터가 데이터 라인에 전달된다.
이러한 종래의 페이지 버퍼는 데이터 로딩시 프로그램 데이터의 내용에 관계 없이 처음 어드레스부터 마지막 어드레스 까지 데이터 로딩을 위해 기다려야 하고 데이터 입력(DI, nDI)을 제어 신호로 받아들이는 NMOS트랜지스터가 필수적이므로 칩면적을 많이 차지하는 단점이 있다.
따라서, 본 발명은 데이터 로딩 속도를 증가시키면서도 칩 면적을 줄일 수 있는 낸드 플래시 메모리의 페이지 버퍼를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 낸드 플래시 메모리의 페이지 버퍼는 제1 노드를 통하여 수신되는 제1 또는 제2 프로그램 데이터를 래치하는 제1 래치; 캐쉬 세트 바 신호에 응답하여 제1 노드에 제1 프로그램 데이터를 출력하는 세트 수단; 프로그램 동작시 메인 래치 신호에 응답하여, 제1 또는 제2 프로그램 데이터를 센싱하고, 그 센싱 데이터를 제2 노드에 출력하는 센싱 회로; 프로그램 동작시 제2 노드를 통하여 수신되는 센싱 데이터를 래치하고, 독출 동작시 제3 노드를 통하여 셀로부터 수신되는 독출 데이터를 래치하는 제2 래치; 프로그램 또는 독출 동작시 비트라인 선택 신호에 응답하여, 제3 노드를 셀에 연결된 비트 라인에 연결하거나 또는 분리하는 제1 스위칭 수단; 데이터 라인에 연결되고, 컬럼 어드레스에 응답하여 인에이블되거나 또는 디세이블되는 컬럼 선택기; 독출 동작시 페이지 버퍼 데이터 출력 신호에 응답하여, 제3 노드를 컬럼 선택기에 연결하거나 또는 분리하는 제2 스위칭 수단; 프로그램 동작시 페이지 덤프 신호에 응답하여, 제1 래치로부터 수신되는 제1 또는 제2 프로그램 데이터를 센싱 회로에 출력하는 데이터 전달 수단; 데이터 라인 디스차지 신호에 응답하여, 데이터 라인을 그라운드 전압 레벨로 디스차지하는 디스차지 수단; 및 프로그램 동작시 데이터 입력 신호에 응답하여, 제1 노드를 컬럼 선택기에 연결하거나 또는 분리하는 제3 스위칭 수단을 포함한다.
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이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 3 은 본 발명에 따른 낸드 플래시 메모리의 페이지 버퍼 회로도이다. 도 3을 참고하면, 상기 페이지 버퍼 회로는 제1 래치(10), 제2 래치(30), 세트 수단(P1), 센싱 회로(N9, N10), 제1 스위칭 수단(N2), 컬럼 선택기(Y-Selector)(20), 제2 스위칭 수단(N3), 데이터 전달 수단(N4), 디스차지 수단(N7), 및 제3 스위칭 수단(N8)를 포함한다. 상기 제1 래치(10)는 제1 노드(Q1)를 통하여 수신되는 제1 또는 제2 프로그램 데이터(D1 또는 D2)를 래치한다. 상기 세트 수단(P1)은 상기 제1 노드(Q1)에 상기 제1 프로그램 데이터(D1)를 출력한다. 좀 더 상세하게는, 상기 세트 수단(P1)이 PMOS 트랜지스터로 구현될 수 있다. 이하, 상기 세트 수단(P1)은 PMOS 트랜지스터(P1)로서 참조된다. PMOS 트랜지스터(P1)는 캐쉬 세트 바 신호(CSETB)에 응답하여, 턴 온 또는 오프되고, 턴 온될 때 상기 제1 노드(Q1)에 전원을 공급함으로써, 상기 제1 노드(Q1)에 로직 하이의 상기 제1 프로그램 데이터(D1)를 발생한다. 상기 센싱 회로(N9, N10)는 프로그램 동작시 메인 래치 신호(MLCH)에 응답하여, 상기 제1 또는 제2 프로그램 데이터(D1 또는 D2)를 센싱하고, 그 센싱 데이터(SDB)를 제2 노드(K1)에 출력한다. 좀 더 상세하게는, 상기 센싱 회로(N9, N10)는 두 개의 NMOS 트랜지스터들로 구현될 수 있다. 이하, 상기 센싱 회로(N9, N10)는 NMOS 트랜지스터들(N9, N10)로서 참조된다. 상기 NMOS 트랜지스터(N9)는 상기 제1 또는 제2 프로그램 데이터(D1 또는 D2)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(N10)는 상기 메인 래치 신호(MLCH)에 응답하여, 턴 온 또는 오프된다. 상기 NMOS 트랜지스터들(N9, N10)이 동시에 턴 온될 때, 상기 제2 노드(K1)를 그라운드 전압 레벨로 디스차지하고, 그 결과, 상기 제2 노드(K1)에 로직 로우의 상기 센싱 데이터(SDB)가 발생된다.상기 제2 래치(30)는 상기 프로그램 동작시 상기 제2 노드(K1)를 통하여 수신되는 상기 센싱 데이터(SDB)를 래치하고, 독출 동작시 제3 노드(Q2)를 통하여 셀로부터 수신되는 독출 데이터(RD)를 저장한다. 상기 제1 스위칭 수단(N2)은 상기 프로그램 또는 독출 동작시 비트라인 선택 신호(BLSLT)에 응답하여, 상기 셀에 연결된 비트 라인(BL)을 상기 제3 노드(Q2)에 연결하거나 또는 분리한다. 좀 더 상세하게는, 상기 제1 스위칭 수단(N2)은 NMOS 트랜지스터로서 구현될 수 있다. 이하, 상기 제1 스위칭 수단(N2)은 NMOS 트랜지스터(N2)로서 참조된다. 상기 NMOS 트랜지스터(N2)는 상기 비트라인 선택 신호(BLSLT)에 응답하여 턴 온 또는 오프되고, 턴 온될 때, 상기 비트 라인(BL)을 상기 제3 노드(Q2)에 연결한다. 상기 컬럼 선택기(20)는 데이터 라인(Data Line)에 연결되고, 컬럼 어드레스(Y-ADDRESS)에 응답하여 인에이블되거나 또는 디세이블된다.상기 제2 스위칭 수단(N3)은 상기 독출 동작시 페이지 버퍼 데이터 출력 신호(PBDO)에 응답하여, 상기 제3 노드(Q2)를 상기 컬럼 선택기(20)에 연결하거나 또는 분리한다. 좀 더 상세하게는, 상기 제2 스위칭 수단(N3)은 NMOS 트랜지스터로 구현될 수 있다. 이하, 상기 제2 스위칭 수단(N3)은 NMOS 트랜지스터(N3)로서 참조된다. 상기 NMOS 트랜지스터(N3)는 상기 페이지 버퍼 데이터 출력 신호(PBDO)에 응답하여 턴 온 또는 오프되고, 턴 온될 때, 상기 제3 노드(Q2)를 상기 컬럼 선택기(20)에 연결한다. 결과적으로, 상기 NMOS 트랜지스터(N3)가 턴 온되고, 상기 컬럼 선택기(20)가 인에이블될 때, 상기 제3 노드(Q2)가 상기 NMOS 트랜지스터(N3) 및 상기 컬럼 선택기(20)를 통하여, 상기 데이터 라인(Data Line)에 연결된다.상기 데이터 전달 수단(N4)은 상기 프로그램 동작시 페이지 덤프 신호(PDUMP)에 응답하여, 상기 제1 래치(10)로부터 수신되는 상기 제1 또는 제2 프로그램 데이터(D1 또는 D2)를 상기 NMOS 트랜지스터(N9)의 게이트에 출력한다. 좀 더 상세하게는, 상기 데이터 전달 수단(N4)은 NMOS 트랜지스터로서 구현될 수 있다. 이하, 상기 데이터 전달 수단(N4)은 NMOS 트랜지스터(N4)로서 참조된다. 상기 NMOS 트랜지스터(N4)는 상기 페이지 덤프 신호(PDUMP)에 응답하여, 턴 온 또는 오프되고, 턴 온될 때 상기 제1 또는 제2 프로그램 데이터(D1 또는 D2)를 상기 NMOS 트랜지스터(N9)의 게이트에 출력한다. 상기 디스차지 수단(N7)은 데이터 라인 디스차지 신호(DL_DIS)에 응답하여, 상기 데이터 라인(Data Line)을 그라운드 전압 레벨로 디스차지한다. 좀 더 상세하게는, 상기 디스차지 수단(N7)은 NMOS 트랜지스터로 구현될 수 있다. 이하, 상기 디스차지 수단(N7)은 NMOS 트랜지스터(N7)로서 참조된다. 상기 NMOS 트랜지스터(N7)는 상기 데이터 라인 디스차지 신호(DL_DIS)에 응답하여, 턴 온 또는 오프되고, 턴 온될 때 상기 데이터 라인(Data Line)을 그라운드 전압 레벨로 디스차지한다. 상기 제3 스위칭 수단(N8)은 상기 프로그램 동작시 데이터 입력 신호(nDI)에 응답하여, 상기 제1 노드(Q1)를 상기 컬럼 선택기(20)에 연결하거나 또는 분리한다. 좀 더 상세하게는, 상기 제3 스위칭 수단(N8)이 NMOS 트랜지스터로 구현될 수 있다. 이하, 상기 제3 스위칭 수단(N8)은 NMOS 트랜지스터(N8)로서 참조된다. 상기 NMOS 트랜지스터(N8)는 상기 데이터 입력 신호(nDI)에 응답하여 턴 온 또는 오프되고, 턴 온될 때 상기 제1 노드(Q1)를 상기 컬럼 선택기(20)에 연결한다.다음으로, 도 4a 및 4b 를 참조하여 상기 페이지 버퍼 회로의 동작을 설명하기로 한다.
삭제
먼저, 도 4a를 참고하여, 프로그램될 데이터가 상기 제1 래치(10)에 로딩되는 과정을 설명한다. 상기 제1 래치(10)에 데이터를 로딩하기 위해 먼저 캐쉬 세트 바 신호(CSETB)가 로우 상태로 될 때, 상기 PMOS 트랜지스터(P1)가 턴 온되어 상기 제1 래치(10)의 상기 제1 노드(Q1)에 전원을 공급함으로써, 로직 하이의 상기 제1 프로그램 데이터(D1)를 발생한다. 이 후, 프로그램해야 할 셀에 연결된 페이지 버퍼에 대응하는 해당 컬럼 어드레스(Y-ADDRESS)만 선택하면, 상기 선택된 컬럼 어드레스(Y-ADDRESS)에 응답하여, 해당 페이지 버퍼의 컬럼 선택기(20)가 인에이블된다. 또, 데이터 라인 디스차지 신호(DL_DIS)를 하이 상태로 활성화 시키면 상기 NMOS트랜지스터(N7)가 턴온되어 상기 데이터 라인(Data Line)을 상기 그라운드 전압 레벨로 디스차지한다. 이 후, 상기 데이터 입력 신호(nDI)를 활성화시키면, 상기 데이터 입력 신호(nDI)에 응답하여, 상기 NMOS 트랜지스터(N8)가 턴 온되어, 상기 제1 노드(Q1)를 상기 컬럼 선택기(20)에 연결한다. 이때 상기 컬럼 선택기(20)가 인에이블 상태인 경우, 상기 제1 노드(Q1)가 상기 NMOS 트랜지스터(N8) 및 상기 컬럼 선택기(20)를 통하여 상기 데이터 라인(Data Line)에 연결된다. 그 결과, 상기 제1 노드(Q1)에서 로직 로우의 상기 제2 프로그램 데이터(D2)가 발생되고, 상기 제1 래치(10)가 상기 제2 프로그램 데이터(D2)를 래치한다.
결국, 프로그램해야 할 셀에 연결된 페이지 버퍼(즉, 상기 컬럼 어드레스(Y-ADDRESS)에 의해 선택된 페이지 버퍼)의 제1 래치(10)에는 로직 로우의 상기 제2 프로그램 데이터(D2)가 래치된 상태로 된다. 한편, 프로그램되지 않을 셀에 연결된 페이지 버퍼(즉, 상기 컬럼 어드레스(Y-ADDRESS)에 의해 선택되지 않은 페이지 버퍼)의 제1 래치(10)에는 로직 하이의 상기 제1 프로그램 데이터(D2)가 래치된 상태로 된다.
이 후의 데이터 전달 과정(즉, 프로그램 과정)을 도 4b 를 통해 설명하기로 한다.
상기 메인 리셋 바 신호(MRSTb)가 로우 상태로 떨어지면 상기 PMOS트랜지스터(P3)가 턴온되어 상기 제2 노드(K1)는 하이 상태로 된다. 그 결과, 상기 제2 래치(30)의 출력단인, 상기 제3 노드(Q2)가 로우 상태로 된다. 이 후, 상기 메인 래치 신호(MLCH)와 상기 페이지 덤프 신호(PDUMP)가 하이 상태로 된다. 상기 메인 래치 신호(MLCH)에 응답하여, 상기 NMOS트랜지스터(N10)가 턴 온된다. 또, 상기 페이지 덤프 신호(PDUMP)에 응답하여, 상기 NMOS 트랜지스터(N4)가 턴 온되고, 상기 제1 래치(10)에 저장된 상기 제1 또는 제2 프로그램 데이터(D1 또는 D2)를 상기 NMOS트랜지스터(N9)의 게이트 단자에 전달한다. 이때, 프로그램해야 할 셀에 연결된 페이지 버퍼의 제1 래치(10)에는 로직 로우의 상기 제2 프로그램 데이터(D2)가 래치된 상태이므로, 상기 제2 프로그램 데이터(D2)에 응답하여, 상기 NMOS트랜지스터(N9)가 턴 오프 상태로 유지된다. 그 결과, 상기 제2 노드(K1)가 하이 상태로 유지되고, 상기 제2 래치(30)는 로직 하이의 센싱 데이터(SD)를 출력한다.한편, 프로그램되지 않을 셀에 연결된 페이지 버퍼의 제1 래치(10)에는 로직 하이의 상기 제1 프로그램 데이터(D1)가 래치된 상태이므로, 상기 제1 프로그램 데이터(D1)에 응답하여, 상기 NMOS 트랜지스터(N9)가 턴 온된다. 이때, 상기 NMOS 트랜지스터(N10)도 턴 온된 상태이므로, 상기 NMOS 트랜지스터들(N9, N10)에 의해 상기 제2 노드(K1)가 그라운드 전압 레벨로 디스차지되어, 상기 제2 노드(K1)에 로직 로우의 센싱 데이터(SDB)가 발생된다. 그 결과 상기 제2 래치(30)가 상기 센싱 데이터(SDB)를 래치하고, 로직 로우의 센싱 데이터(SD)를 출력한다.
이후, 비트라인 선택 신호(BLSLT)가 하이 상태가 되면 상기 NMOS트랜지스터(N2)가 턴온되어 제2 래치(30)에 저장된 로직 하이 또는 로우의 센싱 데이터(SD)가 상기 비트 라인(BL)을 통해 메모리 셀에 전달된다
독출 동작을 설명하면 다음과 같다.
먼저, 비트라인 선택신호(BLSLT)에 응답하여 NMOS트랜지스터(N2)가 턴온되어, 상기 제3 노드(Q2)를 상기 비트 라인(BL)에 연결한다. 그 결과, 상기 셀에 저장된 데이터(즉, 독출 데이터)(RD)가 상기 제2 래치(30)에 입력된다. 상기 제2 래치(30)는 상기 독출 데이터(RD)를 래치한다. 이 후, 페이지 버퍼 데이터 출력 신호(PBDO)가 활성화 되면, 상기 NMOS트랜지스터(N3)가 턴 온되어 상기 제3 노드(Q3)를 상기 컬럼 선택기(20)에 연결한다. 이때, 상기 컬럼 어드레스(Y-ADDRESS)에 응답하여, 상기 컬럼 선택기(20)가 인에이블되고, 상기 제2 래치(30)로부터 수신되는 상기 독출 데이터(RD)를 상기 데이터 라인(Data Line)에 출력한다.
본 발명의 실시예에서는 종래의 데이터 입력 신호(DI)를 요구하지 않으므로 데이터 로딩 속도가 증가하게 되고, 또한 이 데이터 입력 신호(DI)를 처리하기 위한 트랜지스터의 구성을 필요로 하지 않게 되므로 구성이 간단해 진다.
상술한 바와 같이, 본 발명에 의하면 페이지 버퍼의 구성이 간단해 질 뿐만 아니라 데이터 로딩 속도를 개선할 수 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.
도 1 은 종래 기술에 따른 낸드 플래시 메모리의 페이지 버퍼 회로도.
도 2a 및 도 2b 는 도 1의 동작을 설명하기 위한 파형도.
도 3 은 본 발명에 따른 낸드 플래시 메모리의 페이지 버퍼 회로도.
도 4a 및 4b 는 도 3의 동작을 설명하기 위한 파형도.
* 도면의 주요 부분에 대한 부호의 설명
10 및 30: 제 1 및 제 2 래치 20: 컬럼 셀렉터

Claims (5)

  1. 제1 노드를 통하여 수신되는 제1 또는 제2 프로그램 데이터를 래치하는 제1 래치;
    캐쉬 세트 바 신호에 응답하여 상기 제1 노드에 상기 제1 프로그램 데이터를 출력하는 세트 수단;
    프로그램 동작시 메인 래치 신호에 응답하여, 상기 제1 또는 제2 프로그램 데이터를 센싱하고, 그 센싱 데이터를 제2 노드에 출력하는 센싱 회로;
    상기 프로그램 동작시 상기 제2 노드를 통하여 수신되는 상기 센싱 데이터를 래치하고, 독출 동작시 제3 노드를 통하여 셀로부터 수신되는 독출 데이터를 래치하는 제2 래치;
    상기 프로그램 또는 독출 동작시 비트라인 선택 신호에 응답하여, 상기 제3 노드를 상기 셀에 연결된 비트 라인에 연결하거나 또는 분리하는 제1 스위칭 수단;
    데이터 라인에 연결되고, 컬럼 어드레스에 응답하여 인에이블되거나 또는 디세이블되는 컬럼 선택기;
    상기 독출 동작시 페이지 버퍼 데이터 출력 신호에 응답하여, 상기 제3 노드를 상기 컬럼 선택기에 연결하거나 또는 분리하는 제2 스위칭 수단;
    상기 프로그램 동작시 페이지 덤프 신호에 응답하여, 상기 제1 래치로부터 수신되는 상기 제1 또는 제2 프로그램 데이터를 상기 센싱 회로에 출력하는 데이터 전달 수단;
    데이터 라인 디스차지 신호에 응답하여, 상기 데이터 라인을 그라운드 전압 레벨로 디스차지하는 디스차지 수단; 및
    상기 프로그램 동작시 데이터 입력 신호에 응답하여, 상기 제1 노드를 상기 컬럼 선택기에 연결하거나 또는 분리하는 제3 스위칭 수단을 포함하는 것을 특징으로 하는 낸드 플래시 메모리의 페이지 버퍼.
  2. 제 1 항에 있어서,
    상기 제 1 스위칭 수단은 상기 비트라인 선택 신호에 응답하여 턴 온 또는 오프되고, 턴 온될 때, 상기 제3 노드를 상기 비트 라인에 연결하는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 낸드 플래시 메모리의 페이지 버퍼.
  3. 제 1 항에 있어서,
    상기 세트 수단은 상기 캐쉬 세트 바 신호에 응답하여, 턴 온 또는 오프되고, 턴 온될 때 상기 제1 노드에 전원을 공급함으로써, 상기 제1 노드에 로직 하이의 상기 제1 프로그램 데이터를 발생하는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 낸드 플래시 메모리의 페이지 버퍼.
  4. 제 1 항에 있어서,
    상기 제3 스위칭 수단은 상기 데이터 입력 신호에 응답하여 턴 온 또는 오프되고, 턴 온될 때 상기 제1 노드를 상기 컬럼 선택기에 연결하는 NMOS트랜지스터를 포함하고,
    상기 NMOS 트랜지스터가 상기 제1 노드를 상기 컬럼 선택기에 연결할 때, 상기 그라운드 전압 레벨로 디스차지된 상기 데이터 라인에 의해, 상기 제1 노드에서 로직 로우의 상기 제2 프로그램 데이터가 발생되는 것을 특징으로 하는 낸드 플래쉬 메모리의 페이지 버퍼.
  5. 제 1 항에 있어서,
    상기 디스차지 수단은 상기 데이터 라인 디스차지 신호에 응답하여, 턴 온 또는 오프되고, 턴 온될 때, 상기 데이터 라인을 상기 그라운드 전압 레벨로 디스차지하는 NMOS트랜지스터를 포함하는 것을 특징으로 하는 낸드 플래시 메모리의 페이지 버퍼.
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