KR102128466B1 - 메모리 시스템, 상기 메모리 시스템의 프로그램 방법 및 상기 메모리 시스템의 테스트 방법 - Google Patents

메모리 시스템, 상기 메모리 시스템의 프로그램 방법 및 상기 메모리 시스템의 테스트 방법 Download PDF

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Abstract

본 발명의 기술적 사상에 따른 메모리 시스템의 프로그램 방법은 각각 프로그램 동작 및 프로그램 검증 동작을 포함하는 N개의 프로그램 루프들이 반복 수행되며, 상기 복수의 프로그램 루프들 중 적어도 하나는, 선택 메모리 셀 및 적어도 하나의 추가 선택 메모리 셀이 연결된 적어도 하나의 워드 라인에 프로그램 전압을 인가함으로써, 상기 선택 메모리 셀 및 상기 적어도 하나의 추가 선택 메모리 셀에 대한 프로그램 동작을 수행하는 단계; 및 상기 선택 메모리 셀이 연결된 선택 워드 라인에 프로그램 검증 전압을 인가함으로써, 상기 선택 메모리 셀에 대한 프로그램 검증 동작을 수행하는 단계를 포함하고, N은 2이상의 자연수이다.

Description

메모리 시스템, 상기 메모리 시스템의 프로그램 방법 및 상기 메모리 시스템의 테스트 방법{Memory System, Method of Programming the Memory System and Method of Testing the Memory System}
본 발명의 기술적 사상은 메모리 시스템에 관한 것으로서, 더욱 상세하게는, 메모리 시스템, 상기 메모리 시스템의 프로그램 방법 및 상기 메모리 시스템의 테스트 방법에 관한 것이다.
반도체 메모리 장치로서 불휘발성 메모리 장치는 데이터를 불휘발성하게 저장하는 다수의 메모리 셀들을 포함한다. 불휘발성 메모리 장치의 일 예로서, 플래시 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는 프로그램 시간을 줄일 수 있는 메모리 시스템의 프로그램 방법을 제공하는 데에 있다.
본 발명의 다른 기술적 사상이 해결하려는 과제는 테스트 프로그램 시간을 줄일 수 있는 메모리 시스템의 테스트 방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 메모리 시스템의 프로그램 방법은, 각각 프로그램 동작 및 프로그램 검증 동작을 포함하는 N개의 프로그램 루프들이 반복 수행되고, 상기 복수의 프로그램 루프들 중 적어도 하나는, 선택 메모리 셀 및 적어도 하나의 추가 선택 메모리 셀이 연결된 적어도 하나의 워드 라인에 프로그램 전압을 인가함으로써, 상기 선택 메모리 셀 및 상기 적어도 하나의 추가 선택 메모리 셀에 대한 프로그램 동작을 수행하는 단계; 및 상기 선택 메모리 셀이 연결된 선택 워드 라인에 프로그램 검증 전압을 인가함으로써, 상기 선택 메모리 셀에 대한 프로그램 검증 동작을 수행하는 단계를 포함하고, N은 2이상의 자연수이다.
일부 실시예에 있어서, 상기 적어도 하나의 워드 라인은, 상기 선택 메모리 셀이 연결된 상기 선택 워드 라인; 및 상기 적어도 하나의 추가 선택 메모리 셀이 연결된 적어도 하나의 추가 선택 워드 라인을 포함할 수 있다. 일부 실시예에 있어서, 상기 선택 워드 라인 및 상기 적어도 하나의 추가 선택 워드 라인은 서로 인접하지 않게 배치될 수 있다. 다른 실시예에 있어서, 상기 선택 워드 라인 및 상기 적어도 하나의 추가 선택 워드 라인은 서로 인접하게 배치될 수 있다.
일부 실시예에 있어서, 상기 선택 메모리 셀 및 상기 적어도 하나의 추가 선택 메모리 셀은 상기 선택 워드 라인에 공통으로 연결되고, 상기 프로그램 동작을 수행하는 단계는, 상기 선택 메모리 셀 및 상기 적어도 하나의 추가 선택 메모리 셀이 연결된 복수의 스트링 선택 라인들에 온(on) 전압을 인가할 수 있다.
일부 실시예에 있어서, 상기 복수의 스트링 선택 라인들은, 상기 선택 메모리 셀이 연결된 선택 스트링 선택 라인; 및 상기 적어도 하나의 추가 선택 메모리 셀이 연결된 적어도 하나의 추가 선택된 스트링 선택 라인을 포함하며, 상기 프로그램 검증 동작을 수행하는 단계는, 상기 선택 스트링 선택 라인에 상기 온 전압을 인가하고, 상기 적어도 하나의 추가 선택된 스트링 선택 라인에 오프(off) 전압을 인가할 수 있다. 일부 실시예에 있어서, 상기 선택 스트링 선택 라인 및 상기 적어도 하나의 추가 선택된 스트링 선택 라인은 서로 인접하지 않게 배치될 수 있다. 다른 실시예에 있어서, 상기 선택 스트링 선택 라인 및 상기 적어도 하나의 추가 선택된 스트링 선택 라인은 서로 인접하게 배치될 수 있다.
일부 실시예에 있어서, 상기 적어도 하나의 추가 선택 메모리 셀은 복수의 추가 선택 메모리 셀들이고, 상기 적어도 하나의 워드 라인은, 상기 선택 메모리 셀 및 상기 복수의 추가 선택 메모리 셀들 중 일부가 연결된 상기 선택 워드 라인; 및 상기 복수의 추가 선택 메모리 셀들 중 나머지가 연결된 적어도 하나의 추가 선택 워드 라인을 포함하고, 상기 프로그램 동작을 수행하는 단계는, 상기 선택 메모리 셀 및 상기 복수의 추가 선택 메모리 셀들이 연결된 복수의 스트링 선택 라인들에 온 전압을 인가할 수 있다.
일부 실시예에 있어서, 상기 복수의 스트링 선택 라인들은, 상기 선택 메모리 셀이 연결된 선택 스트링 선택 라인; 및 상기 복수의 추가 선택 메모리 셀들 중 상기 선택 스트링 선택 라인에 연결되지 않은 적어도 하나의 추가 선택 메모리 셀에 연결된 적어도 하나의 추가 선택된 스트링 선택 라인을 포함하며, 상기 프로그램 검증 동작을 수행하는 단계는, 상기 선택 스트링 선택 라인에 상기 온 전압을 인가하고, 상기 적어도 하나의 추가 선택된 스트링 선택 라인에 오프 전압을 인가할 수 있다.
일부 실시예에 있어서, 상기 N개의 프로그램 루프들 중 나머지는, 상기 선택 워드 라인에 상기 프로그램 전압을 인가함으로써, 상기 선택 메모리 셀에 대한 프로그램 동작을 수행하는 단계; 및 상기 선택 워드 라인에 상기 프로그램 검증 전압을 인가함으로써, 상기 선택 메모리 셀에 대한 프로그램 검증 동작을 수행하는 단계를 포함할 수 있다.
일부 실시예에 있어서, 상기 방법은 상기 선택 메모리 셀에 대한 상기 N개의 프로그램 루프들이 완료되면, 상기 적어도 하나의 추가 선택 메모리 셀에 대한 M개의 프로그램 루프들을 반복 수행하는 단계를 더 포함하고, 상기 선택 메모리 셀 및 상기 적어도 하나의 추가 선택 메모리 셀에 대한 상기 프로그램 동작을 수행하는 단계가 L번 수행된 경우, M은 (N-L)일 수 있다.
일부 실시예에 있어서, 상기 N개의 프로그램 루프들 중 나머지는, 상기 적어도 하나의 추가 선택 메모리 셀이 연결된 적어도 하나의 추가 선택 워드 라인에 상기 프로그램 전압을 인가함으로써, 상기 적어도 하나의 추가 선택 메모리 셀에 대한 프로그램 동작을 수행하는 단계; 상기 추가 선택 워드 라인에 상기 프로그램 검증 전압을 인가함으로써, 상기 추가 선택 메모리 셀에 대한 프로그램 검증 동작을 수행하는 단계; 상기 선택 워드 라인에 상기 프로그램 전압을 인가함으로써, 상기 선택 메모리 셀에 대한 재 프로그램 동작을 수행하는 단계; 및 상기 선택 워드 라인에 상기 프로그램 검증 전압을 인가함으로써, 상기 선택 메모리 셀에 대한 재 프로그램 검증 동작을 수행하는 단계를 포함할 수 있다.
일부 실시예에 있어서, 상기 프로그램 전압은 상기 프로그램 루프의 횟수가 증가함에 따라 스텝 전압만큼 단계적으로 증가할 수 있다.
또한, 본 발명의 다른 기술적 사상에 따른 메모리 시스템의 테스트 방법은 선택 메모리 셀 및 적어도 하나의 추가 선택 메모리 셀이 연결된 적어도 하나의 워드 라인에 테스트 프로그램 전압을 인가함으로써, 상기 선택 메모리 셀 및 상기 적어도 하나의 추가 선택 메모리 셀에 대한 테스트 프로그램 동작을 수행하는 단계; 및 상기 선택 메모리 셀에 연결된 추가 선택 워드 라인에 테스트 프로그램 검증 전압을 인가함으로써, 상기 선택 메모리 셀에 대한 테스트 프로그램 검증 동작을 수행하는 단계를 포함한다.
일부 실시예에 있어서, 상기 적어도 하나의 워드 라인은, 상기 선택 메모리 셀이 연결된 상기 선택 워드 라인; 및 상기 적어도 하나의 추가 선택 메모리 셀이 연결된 적어도 하나의 추가 선택 워드 라인을 포함하고, 상기 선택 워드 라인 및 상기 적어도 하나의 추가 선택 워드 라인은 교번적으로 배치될 수 있다.
일부 실시예에 있어서, 상기 선택 메모리 셀 및 상기 적어도 하나의 추가 선택 메모리 셀이 상기 선택 워드 라인에 공통으로 연결되고, 상기 테스트 프로그램 동작을 수행하는 단계는, 상기 선택 메모리 셀 및 상기 적어도 하나의 추가 선택 메모리 셀이 연결된 복수의 스트링 선택 라인들에 온 전압을 인가하며, 상기 복수의 스트링 선택 라인은, 상기 선택 메모리 셀이 연결된 선택 스트링 선택 라인; 및 상기 적어도 하나의 추가 선택 메모리 셀이 연결되고, 상기 선택 스트링 선택 라인과 교번적으로 배치된 적어도 하나의 추가 선택 스트링 선택 라인을 포함하며, 상기 테스트 프로그램 검증 동작을 수행하는 단계는, 상기 선택 스트링 선택 라인에 상기 온 전압을 인가하고, 상기 적어도 하나의 추가 선택 스트링 선택 라인에 오프 전압을 인가할 수 있다.
본 발명의 기술적 사상에 따르면, 다수의 프로그램 루프들 중 일부 프로그램 루프들에 대해 선택 메모리 셀과 추가 선택 메모리 셀에 대해 동시에 프로그램 동작을 수행함으로써, 전체적으로 프로그램 시간을 줄일 수 있다.
또한, 본 발명의 기술적 사상에 따르면, 선택 메모리 셀과 추가 선택 메모리 셀에 대해 동시에 프로그램 동작을 수행한 후, 선택 메모리 셀에 대해서만 프로그램 검증 동작을 수행함으로써, 선택 메모리 셀에 대한 오버(over) 프로그램을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치를 상세하게 나타내는 블록도이다.
도 3은 도 2의 메모리 장치에 포함된 메모리 셀 어레이의 일 예를 나타낸다.
도 4는 도 3의 메모리 셀 어레이에 포함된 제1 메모리 블록의 일 예를 나타내는 회로도이다.
도 5는 도 4의 메모리 블록의 일 예의 비트 라인 방향에 따른 단면도이다.
도 6은 도 4의 제1 메모리 블록의 일 예의 워드 라인 방향에 따른 단면도이다.
도 7은 도 4의 메모리 블록의 다른 예의 비트 라인 방향에 따른 단면도이다.
도 8은 도 4의 메모리 블록에 포함된 셀 스트링의 다른 예를 나타내는 회로도이다.
도 9는 도 4의 메모리 블록에 포함된 셀 스트링의 또 다른 예를 나타내는 회로도이다.
도 10은 도 4의 메모리 블록의 제1 방향에 따른 회로도이다.
도 11은 도 3의 메모리 셀 어레이에 포함된 제1 메모리 블록의 다른 예를 나타내는 회로도이다.
도 12는 도 10의 메모리 블록 또는 도 11의 메모리 블록의 프로그램 동작의 일 예를 나타낸다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 프로그램 방법을 나타내는 흐름도이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템의 프로그램 방법을 나타내는 흐름도이다.
도 15는 도 13 및 도 14의 프로그램 방법에 따른 도 10의 메모리 장치의 멀티 프로그램 동작의 일 예를 나타낸다.
도 16은 도 15의 멀티 프로그램 동작에 따라, 도 10의 페이지 별 프로그램 동작 여부를 나타낸다.
도 17은 도 15의 멀티 프로그램 동작에 따라, 도 10의 워드 라인들 및 스트링 선택 라인들의 전압 조건을 나타낸다.
도 18은 도 13 및 도 14의 프로그램 방법에 따른 도 10의 메모리 장치의 멀티 프로그램 동작의 다른 예를 나타낸다.
도 19는 도 18의 멀티 프로그램 동작에 따라, 도 10의 페이지 별 프로그램 동작 여부를 나타낸다.
도 20은 도 18의 멀티 프로그램 동작에 따라, 도 10의 워드 라인들 및 스트링 선택 라인들의 전압 조건을 나타낸다.
도 21은 본 발명의 다른 실시예에 따른 메모리 시스템의 프로그램 방법을 나타내는 흐름도이다.
도 22는 도 21의 프로그램 방법에 따른 도 10의 메모리 장치의 멀티 프로그램 동작의 일 예를 나타낸다.
도 23은 도 22의 멀티 프로그램 동작에 따라, 도 10의 페이지 별 프로그램 동작 여부를 나타낸다.
도 24는 도 22의 멀티 프로그램 동작에 따라, 도 10의 워드 라인들 및 스트링 선택 라인들의 전압 조건을 나타낸다.
도 25는 도 21의 프로그램 방법에 따른 도 10의 메모리 장치의 멀티 프로그램 동작의 다른 예를 나타낸다.
도 26은 도 25의 멀티 프로그램 동작에 따라, 도 10의 페이지 별 프로그램 동작 여부를 나타낸다.
도 27은 도 25의 멀티 프로그램 동작에 따라, 도 10의 워드 라인들 및 스트링 선택 라인들의 전압 조건을 나타낸다.
도 28은 본 발명의 일 실시예에 따른 테스트 시스템을 개략적으로 나타내는 블록도이다.
도 29는 본 발명의 일 실시예에 따른 메모리 시스템의 테스트 방법을 나타내는 흐름도이다.
도 30은 본 발명의 일 실시예에 따른 메모리 시스템의 테스트 방법을 나타내는 흐름도이다.
도 31은 도 30의 테스트 방법의 일 실시예에 따라, 도 10의 워드 라인들 및 스트링 선택 라인들의 전압 조건을 나타낸다.
도 32는 도 30의 테스트 방법의 다른 실시예에 따라, 도 10의 워드 라인들 및 스트링 선택 라인들의 전압 조건을 나타낸다.
도 33은 본 발명의 다른 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 34는 본 발명의 또 다른 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 35는 본 발명의 일 실시예에 따른 메모리 모듈을 개략적으로 나타내는 블록도이다.
도 36은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 37은 본 발명의 일 실시예에 따른 메모리 카드를 나타낸다.
도 38은 본 발명의 일 실시예에 따른 메모리 시스템이 장착된 이동 단말기의 일 예를 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템(1)을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 메모리 장치(10) 및 메모리 컨트롤러(20)를 포함할 수 있다. 메모리 장치(10)는 메모리 셀 어레이(11)를 포함할 수 있고, 메모리 컨트롤러(20)는 기록/독출 제어부(21) 및 전압 제어부(22)를 포함할 수 있다. 이하에서는, 메모리 장치(10) 및 메모리 컨트롤러(20)에 포함된 구성 요소들에 대하여 상술하기로 한다.
메모리 셀 어레이(11)는 복수의 워드 라인들(도 2의 WL)과 복수의 비트 라인들(도 2의 BL)이 교차하는 영역들에 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있고, 메모리 셀 어레이(11)는 낸드(NAND) 플래쉬 메모리 셀 어레이 또는 노아(NOR) 플래쉬 메모리 셀 어레이일 수 있다.
이하에서는, 복수의 메모리 셀들이 낸드 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 일 예에서, 복수의 메모리 셀들은 3차원 수직 구조의 낸드(vertical NAND, VNAND) 플래쉬 메모리 셀들일 수 있다(도 4 내지 도 10 참조). 다른 예에서, 복수의 메모리 셀들은 2차원 수평 구조의 낸드 플래쉬 메모리 셀들일 수 있다(도 11 참조). 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
메모리 컨트롤러(20)는 메모리 장치(10)에 대한 제어 동작을 수행할 수 있다. 구체적으로, 메모리 컨트롤러(20)는 메모리 장치(10)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(10)에 대한 프로그램(또는 기록), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(20)와 메모리 장치(10) 사이에서 송수신될 수 있다.
기록/독출 제어부(21)는 메모리 셀 어레이(11)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 어드레스(ADD) 및 커맨드(CMD)를 생성할 수 있다. 본 실시예에서, 기록/독출 제어부(21)는 메모리 장치(10)에 대한 멀티 프로그램 동작을 수행하기 위한 어드레스(ADD) 및 커맨드(CMD)를 생성할 수 있다.
구체적으로, 프로그램 동작 시, 기록/독출 제어부(21)는 N(N은 2 이상의 자연수)개의 프로그램 루프들 중 적어도 하나의 프로그램 루프에서, 프로그램하고자 하는 선택 메모리 셀의 어드레스, 선택 메모리 셀과 동시에 프로그램하고자 하는 추가 선택 메모리 셀의 어드레스 및 프로그램 커맨드를 생성할 수 있다. 이와 같이, 메모리 시스템(1)은 메모리 셀 어레이(11)에 포함된 메모리 셀들 중, 선택 메모리 셀 및 추가 선택 메모리 셀에 대한 멀티 프로그램 동작을 수행할 수 있다. 이로써, 선택 메모리 셀과 추가 선택 메모리 셀에 대해 동시에 프로그램 동작을 수행함으로써, 전체 프로그램 시간을 줄일 수 있다.
또한, 프로그램 검증 동작 시, 기록/독출 제어부(21)는 N개의 프로그램 루프들 중 적어도 하나의 프로그램 루프에서, 프로그램하고자 하는 선택 메모리 셀의 어드레스 및 프로그램 검증 커맨드를 생성할 수 있다. 이와 같이, 기록/독출 제어부(22)는 선택 메모리 셀 및 추가 선택 메모리 셀에 대해 동시에 프로그램 동작을 수행하더라도, 선택 메모리 셀에 대해서만 프로그램 검증 동작을 수행할 수 있다. 이로써, 선택 메모리 셀에 대한 프로그램 동작이 완료되고, 추가 선택 메모리 셀에 대한 프로그램 동작이 완료되지 않은 경우, 추가 선택 메모리 셀에 의해 선택 메모리 셀에 대한 프로그램 검증이 제대로 이루어 지지 않고, 실패(fail)로 판정되는 경우를 방지할 수 있다.
전압 제어부(22)는 메모리 장치(10) 내에서 이용되는 적어도 하나의 전압 레벨을 제어하는 제어 신호(CTRL)를 생성할 수 있다. 일 예로서, 전압 제어부(22)는 메모리 셀 어레이(11)로부터 데이터(DATA)를 독출하거나, 메모리 셀 어레이(11)에 데이터(DATA)를 프로그램하기 위하여, 워드 라인(WL)의 전압 레벨을 제어하기 위한 제어 신호(CTRL)를 생성할 수 있다. 구체적으로, N개의 프로그램 루프들이 수행되는 경우, 전압 제어부(22)는 프로그램 루프의 횟수가 증가함에 따라 스텝 전압만큼 단계적으로 증가하는 프로그램 전압을 생성할 수 있다.
도 2는 도 1의 메모리 시스템(1)에 포함된 메모리 장치(10)를 상세하게 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(10)는 메모리 셀 어레이(11), 제어 로직(control logic)(12), 전압 생성부(13), 로우 디코더(14) 및 페이지 버퍼(15)를 포함할 수 있다. 이하에서는, 메모리 장치(10)에 포함된 구성 요소들에 대하여 상술하기로 한다.
메모리 셀 어레이(11)는 하나 이상의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 하나 이상의 접지 선택 라인(GSL)에 연결될 수 있으며, 또한 복수의 비트 라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(11)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)이 교차하는 영역들에 배치되는 복수의 메모리 셀들(도 4의 MC, 도 11의 MC)을 포함할 수 있다.
메모리 셀 어레이(11)에 소거 전압(Vera)이 인가되면 복수의 메모리 셀들(MC)은 소거 상태가 되며, 메모리 셀 어레이(11)에 프로그램 전압(Vpgm)이 인가되면 복수의 메모리 셀들(MC)은 프로그램 상태가 된다. 이때, 각 메모리 셀(MC)은 문턱 전압(threshold voltage, Vth)에 따라 구분되는 소거 상태(E) 및 제1 내지 제n 프로그램 상태들(P1 내지 Pn) 중 하나를 가질 수 있다.
여기서, n은 3 이상의 자연수일 수 있다. 예를 들어, 메모리 셀(MC)이 2 비트 레벨 셀인 경우 n은 3일 수 있다. 다른 예에서, 메모리 셀(MC)이 3 비트 레벨 셀인 경우 n은 7일 수 있다. 또 다른 예에서, 메모리 셀(MC)이 4 비트 레벨 셀인 경우 n은 15일 수 있다. 이와 같이, 복수의 메모리 셀들(MC)은 멀티 레벨 셀들을 포함할 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않고, 복수의 메모리 셀들(MC)은 싱글 레벨 셀들을 포함할 수도 있다.
제어 로직(12)은 메모리 컨트롤러(20)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(11)에 데이터를 기입하거나 메모리 셀 어레이(11)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(12)은 메모리 장치(10) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(12)에서 출력된 각종 제어 신호는 전압 생성부(13), 로우 디코더(14) 및 페이지 버퍼(15)에 제공될 수 있다. 구체적으로, 제어 로직(12)은 전압 생성부(13)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(14)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 페이지 버퍼(15)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다.
전압 생성부(13)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(11)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(13)는 복수의 워드 라인들(WL)을 구동하기 위한 제1 구동 전압(VWL), 복수의 스트링 선택 라인들(SSL)을 구동하기 위한 제2 구동 전압(VSSL) 및 복수의 라운드 선택 라인들(GSL)을 구동하기 위한 제3 구동 전압(VGSL)을 생성할 수 있다.
이때, 제1 구동 전압(VWL)은 프로그램 전압(또는 기입 전압)(Vpgm), 독출 전압(Vread), 소거 전압(Vera), 패스 전압(Vpass) 또는 프로그램 검증(verify) 전압(Vver)일 수 있다. 또한, 제2 구동 전압(VSSL)은 스트링 선택 전압, 즉, 온 전압(Von) 또는 오프 전압(Voff)일 수 있다. 나아가, 제3 구동 전압(VGSL)은 그라운드 선택 전압, 즉, 온 전압(Von) 또는 오프 전압(Voff)일 수 있다.
본 실시예에서, 전압 생성부(13)는 전압 제어 신호(CTRL_vol)를 기초로 하여, 프로그램 루프가 시작될 때, 즉, 프로그램 루프의 횟수가 1인 경우, 프로그램 시작 전압(Vstart)을 프로그램 전압(Vpgm)으로 생성할 수 있다. 또한, 전압 생성부(13)는 프로그램 루프의 횟수(k)가 증가할수록 프로그램 시작 전압(Vstart)에서 스텝 전압(Vstep)만큼 단계적으로 증가하는 전압(즉, Vstart + (k-1)*Vstep)을 프로그램 전압(Vpgm)으로 생성할 수 있다.
로우 디코더(14)는 복수의 워드 라인들(WL)을 통해 메모리 셀 어레이(11)에 연결되고, 제어 로직(12)으로부터 수신한 로우 어드레스(X_ADDR)에 응답하여 복수의 워드 라인들(WL) 중 일부 워드 라인을 활성화할 수 있다. 구체적으로, 독출 동작 시에 로우 디코더(14)는 선택된 워드 라인에 독출 전압(Vread)을 인가하고, 비 선택된 워드 라인에 패스 전압(Vpass)을 인가할 수 있다.
한편, 프로그램 동작 시에 로우 디코더(14)는 선택된 워드 라인에 프로그램 전압(Vpgm)을 인가하고, 비 선택된 워드 라인에 패스 전압(Vpass)을 인가할 수 있다. 본 실시예에서, N개의 프로그램 루프들 중 적어도 하나에서, 로우 디코더(14)는 선택된 워드 라인 및 추가 선택된 워드 라인에 프로그램 전압(Vpgm)을 인가할 수 있다.
페이지 버퍼(15)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(11)에 연결될 수 있다. 구체적으로, 독출 동작 시에 페이지 버퍼(15)는 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(11)에 저장된 데이터(DATA)를 출력할 수 있다. 한편, 프로그램 동작 시에 페이지 버퍼(15)는 기입 드라이버(write driver)로 동작하여 메모리 셀 어레이(11)에 저장하고자 하는 데이터(DATA)를 입력시킬 수 있다.
도 3은 도 2의 메모리 장치(10)에 포함된 메모리 셀 어레이(11)의 일 예를 나타낸다.
도 3을 참조하면, 메모리 셀 어레이(11)는 플래시 메모리 셀 어레이일 수 있다. 이때, 메모리 셀 어레이(11)는 a(a는 2 이상의 정수)개의 메모리 블록들(BLK1 내지 BLKa)을 포함하고, 각 메모리 블록(BLK1 내지 BLKa)은 b(b는 2 이상의 정수)개의 페이지들(PAGE1 내지 PAGEb)을 포함하며, 각 페이지들(PAGE1 내지 PAGEb)은 c(c는 2 이상의 정수)개의 섹터들(SEC1 내지 SECc)을 포함할 수 있다. 도 3에서는 도시의 편의를 위해, 메모리 블록 BLK1에 대하여만 페이지들(PAGE0 내지 PAGEb) 및 섹터들(SEC1 내지 SECc)을 도시하였으나, 다른 메모리 블록들(BLK2 내지 BLKa)도 블록 BLK1와 동일한 구조를 가질 수 있다.
도 4은 도 3의 메모리 셀 어레이(11)에 포함된 제1 메모리 블록의 일 예(BLK1a)를 나타내는 회로도이다.
도 4를 참조하면, 제1 메모리 블록(BLK1a)는 수직 구조의 낸드 플래시 메모리일 수 있다. 이때, 도 3에 도시된 각 블록들(BLK1 내지 BLKa)은 도 4와 같이 구현될 수 있다. 도 4에서, 제1 방향은 x 방향으로, 제2 방향은 y 방향으로, 제3 방향은 z 방향으로 지칭하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 제1 내지 제3 방향은 변경될 수도 있다.
제1 메모리 블록(BLK1a)은 복수의 셀 스트링들(CST), 복수의 워드 라인들(WL), 복수의 비트 라인들(BL), 복수의 그라운드 선택 라인들(GSL1, GSL2), 복수의 스트링 선택 라인들(SSL1, SSL2) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 셀 스트링들(CST)의 개수, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수, 그라운드 선택 라인들(GSL1, GSL2)의 개수 및 스트링 선택 라인들(SSL1, SSL2)의 개수는 실시예에 따라 다양하게 변경될 수 있다.
셀 스트링(CST)은 대응되는 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 셀 스트링(CST)은 적어도 하나의 더미 셀을 더 포함할 수 있다. 또 다른 실시예에서, 셀 스트링(CST)은 적어도 두 개의 스트링 선택 트랜지스터들 또는 적어도 두 개의 그라운드 선택 트랜지스터들을 포함할 수도 있다.
또한, 셀 스트링(CST)은 제3 방향(z 방향)으로 신장될 수 있는데, 구체적으로, 기판(도 5의 110) 상에 수직 방향(z 방향)으로 신장될 수 있다. 따라서, 셀 스트링(CST)을 포함하는 메모리 블록(BLK1a)을 수직 방향의 낸드 플래쉬 메모리라고 지칭할 수 있다. 이와 같이, 셀 스트링(CST)을 기판 상에 수직 방향(z)으로 신장시킴으로써, 메모리 셀 어레이(11)의 집적도를 향상시킬 수 있다.
복수의 워드 라인들(WL)은 제1 방향(x) 및 제2 방향(y)으로 연장되고, 각 워드 라인(WL)은 대응되는 메모리 셀들(MC)과 연결될 수 있다. 이에 따라, 동일 층에서 제1 방향(x) 및 제2 방향(y)을 따라 이웃하게 배열된 복수의 메모리 셀들(MC)은 동일한 워드 라인(WL)에 연결될 수 있다. 구체적으로, 각 워드 라인(WL)은 메모리 셀(MC)의 게이트에 연결되어 메모리 셀(MC)을 제어할 수 있다. 이때, 복수의 메모리 셀들(MC)은 데이터를 저장할 수 있으며, 연결된 워드 라인(WL)의 제어에 따라 프로그램, 독출 또는 소거될 수 있다.
복수의 비트 라인들(BL)은 제1 방향(x)으로 연장되고, 스트링 선택 트랜지스터(SST)와 연결될 수 있다. 이에 따라, 제1 방향(x)을 따라 이웃하게 배열된 복수의 스트링 선택 트랜지스터들(SST)은 동일한 비트 라인(BL)에 연결될 수 있다. 구체적으로, 각 비트 라인(BL)은 스트링 선택 트랜지스터(SST)의 드레인에 연결될 수 있다.
복수의 스트링 선택 라인들(SSL1, SSL2)은 제2 방향(y)으로 연장되고, 스트링 선택 트랜지스터(SST)와 연결될 수 있다. 이에 따라, 제2 방향(y)을 따라 이웃하게 배열된 복수의 스트링 선택 트랜지스터들(SST)은 동일한 스트링 선택 라인(SSL1 또는 SSL2)에 연결될 수 있다. 구체적으로, 각 스트링 선택 라인(SSL1 또는 SSL2)은 스트링 선택 트랜지스터(SST)의 게이트에 연결되어 스트링 선택 트랜지스터(SST)를 제어할 수 있다.
복수의 그라운드 선택 라인들(GSL1, GSL2)은 제2 방향(y)으로 연장되고, 그라운드 선택 트랜지스터(GST)와 연결될 수 있다. 이에 따라, 제2 방향(y)을 따라 이웃하게 배열된 복수의 그라운드 선택 트랜지스터들(GST)은 동일한 그라운드 선택 라인(GSL1 또는 GSL2)에 연결될 수 있다. 구체적으로, 각 그라운드 선택 라인(GSL1 또는 GSL2)은 그라운드 선택 트랜지스터(GST)의 게이트에 연결되어 그라운드 선택 트랜지스터(GST)를 제어할 수 있다.
또한, 각 셀 스트링(CST)에 포함된 그라운드 선택 트랜지스터들(GST)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 구체적으로, 공통 소스 라인(CSL)은 그라운드 선택 트랜지스터(GST)의 소스에 연결될 수 있다.
여기서, 동일한 워드 라인(WL) 및 동일한 스트링 선택 라인(SSL1 또는 SSL2)에 공통으로 연결되고, 제2 방향(y)을 따라 이웃하게 배치되는 복수의 메모리 셀들(MC)은 페이지(PAGE)라고 지칭할 수 있다. 예를 들어, 제1 워드 라인(WL1)에 공통으로 연결되고, 제1 스트링 선택 라인(SSL1)에 공통으로 연결되며, 제2 방향(y)을 따라 이웃하게 배치되는 복수의 메모리 셀들(MC)은 제1 페이지(PAGE1)라고 지칭할 수 있다. 또한, 제1 워드 라인(WL1)에 공통으로 연결되고, 제2 스트링 선택 라인(SSL2)에 공통으로 연결되며, 제2 방향(y)을 따라 이웃하게 배치되는 복수의 메모리 셀들(MC)은 제2 페이지(PAGE2)라고 지칭할 수 있다.
메모리 셀(MC)에 대한 프로그램 동작을 수행하기 위해서는, 비트 라인(BL)에 0V를 인가하고, 스트링 선택 라인(SSL)에 온(on) 전압(Von)을 인가하고, 그라운드 선택 라인(GSL)에 오프(off) 전압(Voff)을 인가할 수 있다. 온 전압(Von)은 스트링 선택 트랜지스터(SST)를 턴-온(turn-on) 시키도록 그 문턱 전압보다 크거나 같을 수 있고, 오프 전압은 그라운드 선택 트랜지스터들(GST)을 턴-오프(turn-off) 시키도록 그 문턱 전압보다 작을 수 있다. 또한, 메모리 셀들(MC) 중 선택 메모리 셀에는 프로그램 전압(Vpgm)을 인가하고, 나머지 메모리 셀들에는 패스 전압(Vpass)을 인가할 수 있다. 프로그램 전압(Vpgm)이 인가되면, F-N 터널링에 의해 메모리 셀들(MC) 내로 전하가 주입될 수 있다. 패스 전압(Vpass)은 메모리 셀들(MC)의 문턱 전압보다 클 수 있다.
메모리 셀(MC)에 대한 소거 동작을 수행하기 위해서는, 메모리 셀들(MC)의 바디(body)에 소거 전압(Verase)을 인가하고, 워드 라인들(WL)에 0V를 인가할 수 있다. 이에 따라, 메모리 셀들(MC)의 데이터가 일시에 소거될 수 있다.
도 5는 도 4의 제1 메모리 블록의 일 예(BLK1a')의 비트 라인 방향에 따른 단면도이다. 도 6은 도 4의 제1 메모리 블록의 일 예(BLK1a')의 워드 라인 방향에 따른 단면도이다.
도 5 및 도 6을 참조하면, 제1 메모리 블록(BLK1a')은 제1 방향(x)으로 연장되는 주면(main surface)을 가지는 기판(110)을 가질 수 있다. 기판(110)은 반도체 물질, 예를 들어, IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 이때, 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
반도체 기둥들(120a, 120b)은 기판(110) 상으로 수직 신장하도록 기판(110) 상에 배열될 수 있다. 반도체 기둥들(120a, 120b)은 폴리실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않거나, p-형 또는 n-형 불순물을 포함할 수 있다.
기판(110)은 반도체 기둥들(120a, 120b) 아래에 불순물 영역(115)을 포함할 수 있다. 불순물 영역(115)은 소스 영역이 될 수 있고, 기판(110)의 다른 영역과 PN 접합을 형성할 수 있다. 도 4의 공통 소스 라인(CSL)은 불순물 영역(115)과 연결될 수 있다. 다른 실시예에서, 불순물 영역(115)은 반도체 기둥들(120a, 120b)의 하단에 한정될 수 있다.
메모리 셀들(MC)의 각각은 반도체 기둥(120a, 120b)의 측벽 상의 스토리지 매체(130) 및 스토리지 매체(130) 상의 제어 게이트 전극(160)을 포함할 수 있다. 각 스토리지 매체(130)는 반도체 기둥(120a, 120b)의 측벽 상의 터널링 절연층(132), 터널링 절연층(132) 상의 전하 저장층(134) 및 전하 저장층(134) 상의 블로킹 절연층(136)을 포함할 수 있다.
전하 저장층(132)은 전하 저장 능력을 가질 수 있다. 예를 들어, 전하 저장층(132)은 트랩 타입일 수 있고, 예컨대 실리콘 질화층, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 양자 도트 또는 나노 크리스탈은 도전체, 예컨대 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 터널링 절연층(135) 및 블로킹 절연층(136)은 산화막, 질화막 또는 고유전율막을 포함할 수 있다. 고유전율막은 산화막 및 질화막보다 높은 유전 상수를 갖는 유전막을 지칭할 수 있다.
스트링 선택 트랜지스터(SST)는 반도체 기둥(120a, 120b)의 측벽 상의 스트링 선택 게이트 전극(155)을 포함할 수 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(180)에 연결될 수 있다. 비트 라인(180)은 제1 방향(x)을 따라 연장되는 라인 형상의 패턴으로 이루어질 수 있다. 그라운드 선택 트랜지스터(GST)는 반도체 기둥(120a, 120b)의 측벽 상의 그라운드 선택 게이트 전극(150)을 포함할 수 있다.
스트링 선택 트랜지스터(SST)와 반도체 기둥(120a, 120b) 사이, 그리고, 그라운드 선택 트랜지스터(GST)와 반도체 기둥(120a, 120b) 사이의 스토리지 매체들(130)은 게이트 절연층의 기능을 할 수 있고, 따라서 하나의 절연층으로 대체될 수도 있다. 그라운드 선택 게이트 전극(150), 제어 게이트 전극들(160) 및 스트링 선택 게이트 전극들(155) 사이에는 층간 절연층들(140)이 개재될 수 있다. 스토리지 매체들(130)은 층간 절연층들(140)의 표면을 따라서 신장될 수 있다.
제1 및 제2 셀 스트링들(CST1, CST2)은 반도체 기둥(120a)을 사이에 두고 인접하게 배치되고, 제3 및 제4 셀 스트링들(CST3, CST4)은 반도체 기둥(120b)을 사이에 두고 인접하게 배치될 수 있다. 한편, 제2 셀 스트링(CST2) 및 제3 셀 스트링(CST3) 사이에는 절연층(170)이 배치될 수 있다.
스트링 선택 게이트 전극(155)은 콘택 플러그(185)를 통해서 스트링 선택 라인(SSL)에 연결될 수 있다. 제어 게이트 전극들(160은 콘택 플러그들(190)을 통해서 대응되는 워드 라인들(WL1 내지 WLn)에 연결될 수 있다. 그라운드 선택 게이트 전극(150)은 콘택 플러그들(195)을 통해서 그라운드 선택 라인(GSL)에 연결될 수 있다.
도 7은 도 4의 제1 메모리 블록의 다른 예(BLK1a")의 비트 라인 방향에 따른 단면도이다.
도 7을 참조하면, 제1 메모리 블록(BLK1a")은 제1 방향(x)으로 연장되는 주면을 가지는 기판(210)을 가질 수 있다. 기판(210)은 반도체 물질, 예를 들어, IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 이때, 기판(210)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
반도체 기둥(220)은 기판(210) 상으로 수직 신장하도록 기판(210) 상에 배열될 수 있다. 반도체 기둥(220)은 폴리실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않거나, p-형 또는 n-형 불순물을 포함할 수 있다.
스토리지 매체(330)는 반도체 기둥(220)의 길이 방향을 따라 연장되도록 형성될 수 있다. 각 스토리지 매체(330)는 반도체 기둥(220)의 측벽 상의 터널링 절연층(332), 터널링 절연층(332) 상의 전하 저장층(334) 및 전하 저장층(334) 상의 블로킹 절연층(336)을 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 반도체 기둥(220)의 측벽 상의 스트링 선택 게이트 전극(255)을 포함할 수 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(280)에 연결될 수 있다. 비트 라인(280)은 제1 방향(x)을 따라 연장되는 라인 형상의 패턴으로 이루어질 수 있다. 그라운드 선택 트랜지스터(GST)는 반도체 기둥(220)의 측벽 상의 그라운드 선택 게이트 전극(250)을 포함할 수 있다.
스트링 선택 트랜지스터(SST)와 반도체 기둥(220) 사이, 그리고, 그라운드 선택 트랜지스터(GST)와 반도체 기둥(220) 사이의 스토리지 매체들(230)은 게이트 절연층의 기능을 할 수 있고, 따라서 하나의 절연층으로 대체될 수도 있다. 그라운드 선택 게이트 전극(250), 제어 게이트 전극들(260) 및 스트링 선택 게이트 전극들(255) 사이에는 층간 절연층들(240)이 개재될 수 있다.
도 8은 도 4의 메모리 블록에 포함된 셀 스트링의 다른 예(CST')를 나타내는 회로도이다.
도 8을 참조하면, 셀 스트링(CST')은 적어도 한 쌍의 스트링 선택 트랜지스터들(SST1, SST2), 복수의 메모리 셀들(MC) 및 적어도 한 쌍의 그라운드 선택 트랜지스터들(GST1, GST2)을 포함할 수 있다. 비트 라인(BL)은 셀 스트링(CST')의 일단에 연결되고, 공통 소스 라인(CSL)은 셀 스트링(CST')의 타단에 연결될 수 있다.
본 실시예에 따른 셀 스트링(CST')에 포함된 구성 요소들 중 일부는, 도 4의 셀 스트링(CST)에 포함된 구성 요소들과 실질적으로 동일하다. 동일한 구성 요소는 동일한 참조 부호로 표시되며, 도 4의 셀 스트링(CST)과 동일한 구성 요소들에 대해서는 반복하여 설명하지 않는다. 이하에서는, 도 4의 셀 스트링(CST)와 본 실시예에 따른 셀 스트링(CST')의 차이점을 중심으로 상술하기로 한다.
복수의 메모리 셀들(MC)은 수직으로 직렬 배치될 수 있다. 메모리 셀들(MC)은 데이터를 저장할 수 있다. 복수의 워드 라인들(WL)은 메모리 셀들(MC)과 연결되어 메모리 셀들(MC)을 제어할 수 있다. 메모리 셀들(MC)의 수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
적어도 한 쌍의 스트링 선택 트랜지스터들(SS1, SST2)은 메모리 셀들(MC)의 일측에 서로 인접하게 배열될 수 있다. 예를 들어, 스트링 선택 트랜지스터들(SST1, SST2)은 비트 라인(BL) 및 제n 메모리 셀(MCn) 사이에 배치되고 제n 메모리 셀(MCn)과 직렬 연결될 수 있다. 스트링 선택 트랜지스터들(SST1, SST2)은 비트 라인(BL)과 메모리 셀들(MC) 사이의 신호 전달을 제어할 수 있다. 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터들(SST1, SST2)에 공통으로 결합될 수 있다. 따라서 스트링 선택 트랜지스터들(SST1, SST2)은 하나의 트랜지스터처럼 서로 연동되어 동작할 수 있다.
적어도 한 쌍의 그라운드 선택 트랜지스터들(GST1, GST2)은 스트링 선택 트랜지스터들(SST1, SSS2)의 반대편, 메모리 셀들(MC)의 타측에 서로 인접하게 배열될 수 있다. 예를 들어, 그라운드 선택 트랜지스터들(GST1, GST2)은 공통 소스 라인(CSL) 및 제1 메모리 셀(MC1) 사이에 배치되고 제1 메모리 셀(MC1)과 직렬 연결될 수 있다. 접지 선택 트랜지스터들(GST1, GST2)은 공통 소스 라인(CSL)과 메모리 셀들(MC) 사이의 신호 전달을 제어할 수 있다. 그라운드 선택 라인(GSL)은 접지 선택 트랜지스터들(GST1, GST2)에 공통으로 결합될 수 있다. 따라서 그라운드 선택 트랜지스터들(GST1, GST2)은 하나의 트랜지스터처럼 서로 연동되어 동작할 수 있다.
본 실시예에 따르면, 스트링 선택 트랜지스터들(SST1, SST2)의 개수를 적어도 두 개 이상으로 함으로써, 스트링 선택 게이트 전극들(도 5의 155) 각각의 길이를 한 개인 경우보다 크게 줄일 수 있어서 보이드(void) 없이 층간 절연층들(도 5의 140) 사이를 채울 수 있다. 나아가, 그라운드 선택 트랜지스터들(GST1, GST2)의 개수를 적어도 두 개 이상으로 함으로써, 그라운드 선택 게이트 전극들(도 5의 150) 각각의 길이를 한 개인 경우보다 크게 줄일 수 있어서 보이드 없이 층간 절연층들(도 5의 140) 사이를 채울 수 있다.
도 9는 도 4의 메모리 블록에 포함된 셀 스트링의 또 다른 예(CST")를 나타내는 회로도이다.
도 9를 참조하면, 셀 스트링(CST")은 적어도 한 쌍의 스트링 선택 트랜지스터들(SST1, SST2), 복수의 메모리 셀들(MC) 및 적어도 한 쌍의 그라운드 선택 트랜지스터들(GST1, GST2)을 포함할 수 있다. 비트 라인(BL)은 셀 스트링(CST")의 일단에 연결되고, 공통 소스 라인(CSL)은 셀 스트링(CST")의 타단에 연결될 수 있다.
본 실시예에 따른 셀 스트링(CST")에 포함된 구성 요소들 중 일부는, 도 8의 셀 스트링(CST')에 포함된 구성 요소들과 실질적으로 동일하다. 동일한 구성 요소는 동일한 참조 부호로 표시되며, 도 8의 셀 스트링(CST')과 동일한 구성 요소들에 대해서는 반복하여 설명하지 않는다. 이하에서는, 도 8의 셀 스트링(CST')와 본 실시예에 따른 셀 스트링(CST")의 차이점을 중심으로 상술하기로 한다.
적어도 한 쌍의 스트링 선택 트랜지스터들(SS1, SST2)은 메모리 셀들(MC)의 일측에 서로 인접하게 배열될 수 있다. 예를 들어, 스트링 선택 트랜지스터들(SST1, SST2)은 비트 라인(BL) 및 제n 메모리 셀(MCn) 사이에 배치되고 제n 메모리 셀(MCn)과 직렬 연결될 수 있다. 스트링 선택 트랜지스터들(SST1, SST2)은 비트 라인(BL)과 메모리 셀들(MC) 사이의 신호 전달을 제어할 수 있다. 이때, 제1 스트링 선택 라인(SSLa)은 제1 스트링 선택 트랜지스터(SST1)에 연결되고, 제2 스트링 선택 라인(SSLb)은 제2 스트링 선택 트랜지스터(SST2)에 연결될 수 있다.
적어도 한 쌍의 그라운드 선택 트랜지스터들(GST1, GST2)은 스트링 선택 트랜지스터들(SST1, SSS2)의 반대편, 메모리 셀들(MC)의 타측에 서로 인접하게 배열될 수 있다. 예를 들어, 그라운드 선택 트랜지스터들(GST1, GST2)은 공통 소스 라인(CSL) 및 제1 메모리 셀(MC1) 사이에 배치되고 제1 메모리 셀(MC1)과 직렬 연결될 수 있다. 접지 선택 트랜지스터들(GST1, GST2)은 공통 소스 라인(CSL)과 메모리 셀들(MC) 사이의 신호 전달을 제어할 수 있다. 이때, 제1 그라운드 선택 라인(GSLa)은 제1 그라운드 선택 트랜지스터(GST1)에 연결되고, 제2 그라운드 선택 라인(GSLb)은 제2 그라운드 선택 트랜지스터(GST2)에 연결될 수 있다.
도 10은 도 4의 메모리 블록의 제1 방향에 따른 회로도이다.
도 10을 참조하면, 제1 방향(x)으로 인접한 메모리 셀들(MC)은 동일한 워드 라인(WL)에 연결될 수 있다. 제2 방향(y)으로 인접한 메모리 셀들(MC)은 하나의 페이지(PAGE)를 구성할 수 있다. 제3 방향(z)으로 인접한 메모리 셀들(MC)은 동일한 스트링 선택 라인(SSL1 내지 SSL8 중 하나)에 연결되어 하나의 셀 스트링(CST)을 구성할 수 있다.
도 11은 도 3의 메모리 셀 어레이에 포함된 제1 메모리 블록의 다른 예(BLK1b)를 나타내는 회로도이다.
도 11을 참조하면, 제1 메모리 블록(BLK1b)은 수평 구조의 낸드 플래시 메모리일 수 있다. 이때, 도 3에 도시된 각 블록들(BLK1 내지 BLKa)은 도 11과 같이 구현될 수 있다. 도 11에서, 제1 방향은 x 방향으로, 제2 방향은 y 방향으로 지칭하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 제1 및 제2 방향은 변경될 수도 있다.
제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CST), 복수의 워드 라인들(WL), 복수의 비트 라인들(BL), 그라운드 선택 라인(GSL), 스트링 선택 라인(SSL) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 셀 스트링들(CST)의 개수, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수는 실시예에 따라 다양하게 변경될 수 있다.
셀 스트링(CST)은 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 셀 스트링(CST)은 적어도 하나의 더미 셀을 더 포함할 수 있다.
도 11과 같은 구조를 갖는 낸드 플래시 메모리 장치는 블록 단위로 소거가 수행되고, 각 워드 라인(WL1 내지 WLn)에 대응되는 페이지(PAGE) 단위로 프로그램을 수행할 수 있다.
도 12은 도 10의 메모리 블록(BLK1a) 또는 도 11의 메모리 블록(BLK1b)의 프로그램 동작의 일 예를 나타낸다.
도 10 및 도 12를 참조하면, 프로그램 동작(PGE Exe.)과 프로그램 검증 동작(Verify)는 하나의 프로그램 루프(Loop)를 구성할 수 있다. 프로그램 검증 동작의 결과, 프로그램이 완료된 경우, 즉, 패스(pass)되면, 프로그램 동작은 종료한다. 따라서, 각 페이지 별 프로그램 루프의 횟수(N)는 프로그램 검증 동작의 결과에 따라 결정될 수 있다. 각 페이지 별 프로그램 루프의 횟수(N)는 1 이상일4일 수 있다.
예를 들어, 제1 페이지(PAGE1)에 대해 4회의 프로그램 루프가 수행되고, 제2 페이지(PAGE2)에 대해 4회의 프로그램 루프가 수행될 수 있다. 즉, 제1 페이지(PAGE1)에 대해 4회의 프로그램 동작 및 4회의 프로그램 검증 동작이 수행될 수 있고, 제2 페이지(PAGE2)에 대해 4회의 프로그램 동작 및 4회의 프로그램 검증 동작이 수행될 수 있다. 이에 따라, 제1 및 제2 페이지(PAGE1, PAGE2)에 대한 프로그램 동작을 수행하기 위해서는 총 8회의 프로그램 루프가 수행될 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 프로그램 방법을 나타내는 흐름도이다.
도 13를 참조하면, 본 실시예에 따른 메모리 시스템의 프로그램 방법은 메모리 장치에 포함된 메모리 셀 어레이에 데이터를 기록하기 위한 프로그램 전압을 제어하는 방법으로서, 도 1 내지 도 12에 상술된 내용은 본 실시예에 따른 메모리 장치의 프로그램 방법에도 적용된다. 이하에서는, 도 10 및 도 13를 참조하여, 본 실시예에 따른 메모리 시스템의 프로그램 방법을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 도 11의 메모리 블록(BLK1b)을 포함하는 메모리 장치에도 동일하게 적용될 수 있다.
본 실시예에 따른 메모리 시스템의 프로그램 방법은 N개의 프로그램 루프들이 반복 수행되고, N개의 프로그램 루프들의 각각은 프로그램 동작 및 프로그램 검증 동작을 포함할 수 있다. 여기서, N은 2 이상의 자연수이다.
S110 단계에서, 프로그램 명령을 수신한다. 예를 들어, 메모리 장치(10)는 메모리 컨트롤러(20)로부터 프로그램 명령(CMD)을 수신할 수 있다. 또한, 메모리 장치(10)는 메모리 컨트롤러(20)로부터 선택(selected) 메모리 셀 및 적어도 하나의 추가 선택(additionally selected) 메모리 셀의 어드레스(ADDR)를 수신할 수 있다.
S120 단계에서, 선택 메모리 셀 및 적어도 하나의 추가 선택 메모리 셀에 대한 프로그램 동작을 수행한다. 구체적으로, 선택 메모리 셀 및 적어도 하나의 추가 선택 메모리 셀이 연결된 적어도 하나의 워드 라인에 프로그램 전압을 인가함으로써, 선택 메모리 셀 및 적어도 하나의 추가 선택 메모리 셀에 대한 프로그램 동작을 수행할 수 있다. 이로써, 선택 메모리 셀 및 적어도 하나의 추가 선택 메모리 셀을 포함하는 전체 메모리 셀 어레이에 대한 프로그램 시간을 줄일 수 있다.
더욱 상세하게는, 선택 메모리 셀은 선택된 페이지에 포함된 메모리 셀일 수 있고, 적어도 하나의 추가 선택 메모리 셀은 적어도 하나의 추가 선택 페이지에 포함된 메모리 셀일 수 있다. 일반적으로, 선택 메모리 셀에 대한 프로그램 동작은 페이지 단위로 수행될 수 있으므로, 선택 메모리 셀에 대한 프로그램 동작은 선택 메모리 셀을 포함하는 페이지에 대한 프로그램 동작으로 볼 수 있다.
일 실시예에서, 선택 메모리 셀과 적어도 하나의 추가 선택 메모리 셀은 서로 다른 워드 라인들에 각각 연결될 수 있다. 구체적으로, 서로 다른 워드 라인들은 서로 인접하지 않게 배치될 수 있다. 일 실시예에서, 서로 다른 워드 라인들은 교번적으로 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 선택 메모리 셀과 적어도 하나의 추가 선택 메모리 셀이 각각 연결된 서로 다른 워드 라인들은 서로 인접하게 배치될 수도 있다.
예를 들면, 선택 메모리 셀은 제1 워드 라인(WL1)에 연결되고, 추가 선택 메모리 셀은 제3 워드 라인(WL3)에 연결될 수 있으며, 제1 워드 라인(WL1)과 제3 워드 라인(WL3)은 서로 인접하지 않게 배치될 수 있다. 이때, 선택 메모리 셀는 도 10의 PAGE1에 포함된 메모리 셀일 수 있다. 또한, 적어도 하나의 추가 선택 메모리 셀은 도 10의 PAGE 17에 포함된 메모리 셀일 수 있다.
다른 예를 들면, 선택 메모리 셀은 제1 워드 라인(WL1)에 연결되고, 복수의 추가 선택 메모리 셀들은 제3 워드 라인(WL3), 제5 워드 라인(WL5) 및 제7 워드 라인(WL7)에 각각 연결될 수 있다. 실시예에 따라, 추가 선택 메모리 셀의 개수는 다양하게 변경될 수 있다.
다른 실시예에서, 선택 메모리 셀과 적어도 하나의 추가 선택 메모리 셀은 선택 워드 라인에 공통으로 연결될 수 있다. 이때, 선택 메모리 셀과 적어도 하나의 추가 메모리 셀은 서로 다른 스트링 선택 라인들에 각각 연결될 수 있다. 일 실시예에서, 서로 다른 스트링 선택 라인들은 교번적으로 배치될 수 있다.
예를 들어, 선택 메모리 셀 및 복수의 추가 선택 메모리 셀들은 제1 워드 라인(WL1)에 공통으로 연결되고, 제 선택 메모리 셀은 제1 스트링 선택 라인(SSL1)에 연결되고, 복수의 추가 선택 메모리 셀들은 제3 스트링 선택 라인(SSL3), 제5 스트링 선택 라인(SSL5) 및 제7 스트링 선택 라인(SSL7)에 각각 연결될 수 있다. 실시예에 따라, 추가 선택 메모리 셀의 개수는 다양하게 변경될 수 있다.
또 다른 실시예에서, 선택 메모리 셀과 복수의 추가 선택 메모리 셀들 중 일부는 선택 워드 라인에 공통으로 연결될 수 있고, 복수의 추가 메모리 셀들 중 나머지는 다른 워드 라인에 연결될 수 있다. 이때, 선택 메모리 셀과 복수의 추가 선택 메모리 셀들 중 일부는 서로 다른 스트링 선택 라인들에 각각 연결될 수 있다. 일 실시예에서, 서로 다른 워드 라인들 교번적으로 배치될 수 있고, 서로 다른 스트링 선택 라인들은 교번적으로 배치될 수 있다.
예를 들어, 선택 메모리 셀 및 복수의 추가 선택 메모리 셀들 중 일부는 제1 워드 라인(WL1)에 공통으로 연결되고, 복수의 추가 선택 메모리 셀들 중 나머지는 제3 워드 라인(WL3)에 연결될 수 있다. 또한, 선택 메모리 셀은 제1 스트링 선택 라인(SSL1)에 연결되고, 복수의 추가 선택 메모리 셀들 중 일부는 제3 스트링 선택 라인(SSL3), 제5 스트링 선택 라인(SSL5) 및 제7 스트링 선택 라인(SSL7)에 각각 연결될 수 있다. 실시예에 따라, 추가 선택 메모리 셀의 개수는 다양하게 변경될 수 있다.
S130 단계에서, 선택 메모리 셀에 대한 프로그램 검증 동작을 수행한다. 구체적으로, 선택 메모리 셀이 연결된 선택 워드 라인에 프로그램 검증 전압을 인가함으로써, 선택 메모리 셀에 대한 프로그램 검증 동작을 수행할 수 있다. 이와 같이, 본 실시예에 따르면, 프로그램 동작은 선택 메모리 셀과 추가 선택 메모리 셀에 대해 동시에 수행하는 반면, 프로그램 검증 동작은 선택 메모리 셀에 대해서만 수행할 수 있다. 이로써, 선택 메모리 셀에 대한 프로그램 동작이 완료되고, 추가 선택 메모리 셀에 대한 프로그램 동작이 완료되지 않은 경우, 추가 선택 메모리 셀의 검증 결과에 따라 다시 프로그램 동작이 수행되어 선택 메모리 셀이 오버 프로그램되는 것을 방지할 수 있다.
S140 단계에서, 프로그램 루프의 횟수가 L인지 판단한다. 여기서, L은 1 이상의 자연수이다. 판단 결과, 프로그램 루프의 횟수가 L이면, S150 단계를 수행한다. 한편, 판단 결과, 프로그램 루프의 횟수가 L이 아니면, S120 단계 및 S130 단계를 반복하여 수행한다. 이와 같이, 본 실시예에 따르면, 전체 프로그램 횟수 N 중에서 L개의 프로그램 루프에 대해서만, 선택 메모리 셀과 추가 선택 메모리 셀에 대해 동시에 프로그램 동작을 수행할 수 있다.
S150 단계에서, 선택 메모리 셀에 대한 프로그램 동작을 수행한다. 구체적으로, 선택 메모리 셀이 연결된 선택 워드 라인에 프로그램 전압을 인가함으로써, 선택 메모리 셀에 대한 프로그램 동작을 수행한다.
S160 단계에서, 선택 메모리 셀에 대한 프로그램 검증 동작을 수행한다. 구체적으로, 선택 메모리 셀이 연결된 선택 워드 라인에 프로그램 검증 전압을 인가함으로써, 선택 메모리 셀에 대한 프로그램 검증 동작을 수행할 수 있다.
S170 단계에서, 프로그램 검증 동작의 결과, 프로그램이 완료되었는지, 즉, 프로그램 패스인지 판단한다. 판단 결과, 프로그램 패스인 경우, 종료한다. 한편, 판단 결과, 프로그램 패스가 아닌 경우, S150 단계 및 S160 단계를 반복하여 수행한다. 이와 같이, 본 실시예에 따르면, 선택 메모리 셀에 대한 N개의 프로그램 루프들 중에서 (N-L)개의 프로그램 루프에서는, 선택 메모리 셀에 대해만 프로그램 동작 및 프로그램 검증 동작을 수행할 수 있다.
도 14를 본 발명의 일 실시예에 따른 메모리 시스템의 프로그램 방법을 나타내는 흐름도이다.
도 14를 참조하면, 본 실시예에 따른 메모리 시스템의 프로그램 방법은 도 13의 S170에서 이어지는 단계들을 포함하며, 구체적으로, 적어도 하나의 추가 선택 메모리 셀에 대한 프로그램 방법을 나타낸다.
S210 단계에서, 추가 선택 메모리 셀에 대한 프로그램 동작을 수행한다. 구체적으로, 추가 선택 메모리 셀이 연결된 추가 선택 워드 라인에 프로그램 전압을 인가함으로써, 추가 선택 메모리 셀에 대한 프로그램 동작을 수행한다.
S220 단계에서, 추가 선택 메모리 셀에 대한 프로그램 검증 동작을 수행한다. 구체적으로, 추가 선택 메모리 셀이 연결된 추가 선택 워드 라인에 프로그램 검증 전압을 인가함으로써, 추가 선택 메모리 셀에 대한 프로그램 검증 동작을 수행할 수 있다.
S230 단계에서, 프로그램 검증 동작의 결과, 프로그램이 완료되었는지, 즉, 프로그램 패스인지 판단한다. 여기서, M은 1 이상의 자연수이고, M은 N-L에 대응된다. 판단 결과, 프로그램 패스인 경우, 종료한다. 한편, 판단 결과, 프로그램 패스가 아닌 경우, S210 단계 및 S220 단계를 반복하여 수행한다. 이와 같이, 본 실시예에 따르면, 선택 메모리 셀이 N번째 프로그램 루프에서 패스되고, 추가 선택 메모리 셀이 M번째 프로그램 루프에서 패스되는 경우, 전체 프로그램 횟수는 (N+M)이 아니라, (M+N-L)이다. 따라서, 전체 프로그램 시간을 줄일 수 있다.
도 15는 도 13 및 도 14의 프로그램 방법에 따른 도 10의 메모리 장치의 멀티 프로그램 동작의 일 예를 나타낸다. 도 16은 도 15의 멀티 프로그램 동작에 따라, 도 10의 페이지 별 프로그램 동작 여부를 나타낸다. 도 17은 도 15의 멀티 프로그램 동작에 따라, 도 10의 워드 라인들 및 스트링 선택 라인들의 전압 조건을 나타낸다.
도 15 내지 도 17을 참조하면, 본 실시예에서, 선택 페이지는 제1 페이지(PAGE1)이고, 추가 선택 페이지는 제17 페이지(PAGE17)일 수 있다. 이에 따라, 선택 메모리 셀은 제1 페이지(PAGE1)에 포함된 메모리 셀들이고, 추가 선택 메모리 셀은 제17 페이지(PAGE17)에 포함된 메모리 셀들일 수 있다. 또한, N은 4이고, L은 2이고, M은 2일 수 있다. 이하에서는, 메모리 셀을 포함하는 페이지 별로 프로그램 동작을 설명하기로 한다.
더욱 상세하게는, 첫 번째 프로그램 동작인 제1 내지 제4 프로그램 루프들(LOOP1 내지 LOOP4)에서 선택된 페이지는 제1 페이지(PAGE1)일 수 있고, 두 번째 프로그램 동작인 제1 프로그램 루프 및 제2 프로그램 루프(LOOP1, LOOP2)에서 선택된 페이지는 제17 페이지(PAGE17)일 수 있다. 이때, 제1 내지 제4 프로그램 루프들(LOOP1 내지 LOOP4) 중 제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서 제1 및 제17 페이지들(PAGE1, PAGE17)에 대해 프로그램 동작이 동시에 수행될 수 있는바, 본 실시예에 따른 프로그램 동작을 멀티 프로그램 동작이라고 할 수 있다.
먼저, 선택된 페이지가 제1 페이지(PAGE1)인 첫 번째 프로그램 동작에 대해서 상술하기로 한다. 이때, 제1 페이지(PAGE1)는 제1 워드 라인(WL1) 및 제1 스트링 선택 라인(SSL1)에 연결될 수 있다. 제2 페이지(PAGE2)는 선택되지 않은 페이지로서, 제1 페이지(PAGE1)에 대해 제1 방향(x)으로 인접하며, 제1 워드 라인(WL1) 및 제2 스트링 선택 라인(SSL2)에 연결될 수 있다. 제9 페이지(PAGE9)는 선택되지 않은 페이지로서, 제1 페이지(PAGE1)에 대해 제3 방향(z)으로 인접하며, 제2 워드 라인(WL2) 및 제1 스트링 선택 라인(SSL1)에 연결될 수 있다. 제17 페이지(PAGE17)은 추가 선택된 페이지로서, 제1 페이지(PAGE1)에 대해 제3 방향(z)으로 교번적으로 배치되며, 제3 워드 라인(WL3) 및 제1 스트링 선택 라인(SSL1)에 연결될 수 있다.
제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 프로그램 동작은 선택된 제1 페이지(PAGE1) 및 추가 선택된 제17 페이지(PAGE17)에 대해 동시에 수행될 수 있다. 구체적으로, 제1 및 제3 워드 라인들(WL1, WL3)에 제1 프로그램 루프(LOOP1)에서 제1 프로그램 전압(Vpgm1)이 인가될 수 있고, 제2 프로그램 루프(LOOP2)에서 제2 프로그램 전압(Vpgm2)이 인가될 수 있으며, 제2 워드 라인(WL2)에는 패스 전압(Vpass)이 인가될 수 있다. 이때, 제2 프로그램 전압(Vpgm2)은 제1 프로그램 전압(Vpgm1)보다 스텝 전압만큼 증가한 전압 레벨을 가질 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에는 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에는 오프 전압(Voff)이 인가될 수 있다.
또한, 제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 프로그램 검증 동작은 선택된 제1 페이지(PAGE1)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 프로그램 검증 전압(Vver)이 인가될 수 있고, 제2 및 제3 워드 라인들(WL2, WL3)에는 독출 전압(Vread)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에는 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에는 오프 전압(Voff)이 인가될 수 있다.
제3 및 제4 프로그램 루프들(LOOP3, LOOP4)에서, 프로그램 동작은 선택된 제1 페이지(PAGE1)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 제3 프로그램 루프(LOOP3)에서 제3 프로그램 전압(Vpgm3)이 인가될 수 있고, 제4 프로그램 루프(LOOP4)에서 제4 프로그램 전압(Vpgm4)이 인가될 수 있으며, 제2 및 제3 워드 라인들(WL2, WL3)에는 패스 전압(Vpass)이 인가될 수 있다. 이때, 제3 프로그램 전압(Vpgm3)은 제2 프로그램 전압(Vpgm2)보다 스텝 전압만큼 증가한 전압 레벨을 가질 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에는 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에는 오프 전압(Voff)이 인가될 수 있다.
또한, 제3 및 제4 프로그램 루프들(LOOP3, LOOP4)에서, 프로그램 검증 동작은 선택된 제1 페이지(PAGE1)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 프로그램 검증 전압(Vver)이 인가될 수 있고, 제2 및 제3 워드 라인들(WL2, WL3)에는 독출 전압(Vread)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에는 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에는 오프 전압(Voff)이 인가될 수 있다.
다음으로, 선택된 페이지가 제17 페이지(PAGE17)인 두 번째 프로그램 동작에 대해 상술하기로 한다.
제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 프로그램 동작은 선택된 제17 페이지(PAGE17)에 대해서만 수행될 수 있다. 구체적으로, 제3 워드 라인(WL3)에 제1 프로그램 루프(LOOP1)에서 제3 프로그램 전압(Vpgm3)이 인가될 수 있고, 제2 프로그램 루프(LOOP2)에서 제4 프로그램 전압(Vpgm4)이 인가될 수 있으며, 제1 및 제2 워드 라인들(WL1, WL2)에는 패스 전압(Vpass)이 인가될 수 있다. 구체적으로, 제3 프로그램 전압(Vpgm3)은 제2 프로그램 전압(Vpgm2)보다 스텝 전압만큼 증가한 전압 레벨을 가질 수 있고, 제4 프로그램 전압(Vpgm4)은 제3 프로그램 전압(Vpgm3)보다 스텝 전압만큼 증가한 전압 레벨을 가질 수 있다. 제17 페이지(PAGE17)에 대해서는 이전 단계의 제1 및 제2 프로그램 루프(LOOP1, LOOP2)에서 제1 및 제2 프로그램 전압들(Vpgm1, Vpgm2)로 각각 프로그램된 상태이므로, 제3 프로그램 전압(Vpgm3)을 이용하여 프로그램할 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에는 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에는 오프 전압(Voff)이 인가될 수 있다.
또한, 제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 프로그램 검증 동작은 선택된 제17 페이지(PAGE17)에 대해만 수행될 수 있다. 구체적으로, 제3 워드 라인(WL3)에 프로그램 검증 전압(Vver)이 인가될 수 있고, 제1 및 제2 워드 라인들(WL1, WL2)에는 독출 전압(Vread)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에는 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에는 오프 전압(Voff)이 인가될 수 있다.
도 18은 도 13 및 도 14의 프로그램 방법에 따른 도 10의 메모리 장치의 멀티 프로그램 동작의 다른 예를 나타낸다. 도 19는 도 18의 멀티 프로그램 동작에 따라, 도 10의 페이지 별 프로그램 동작 여부를 나타낸다. 도 20은 도 18의 멀티 프로그램 동작에 따라, 도 10의 워드 라인들 및 스트링 선택 라인들의 전압 조건을 나타낸다.
도 18 내지 도 20을 참조하면, 본 실시예에서, 선택 페이지는 제1 페이지(PAGE1)이고, 추가 선택 페이지는 제3 페이지(PAGE3)일 수 있다. 이에 따라, 선택 메모리 셀은 제1 페이지(PAGE1)에 포함된 메모리 셀들이고, 추가 선택 메모리 셀은 제3 페이지(PAGE3)에 포함된 메모리 셀들일 수 있다. 또한, N은 4이고, L은 2이고, M은 2일 수 있다. 이하에서는, 메모리 셀을 포함하는 페이지 별로 프로그램 동작을 설명하기로 한다.
더욱 상세하게는, 첫 번째 프로그램 동작인 제1 내지 제4 프로그램 루프들(LOOP1 내지 LOOP4)에서 선택된 페이지는 제1 페이지(PAGE1)일 수 있고, 두 번째 프로그램 동작인 제1 프로그램 루프 및 제2 프로그램 루프(LOOP1, LOOP2)에서 선택된 페이지는 제3 페이지(PAGE3)일 수 있다. 이때, 제1 내지 제4 프로그램 루프들(LOOP1 내지 LOOP4) 중 제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서 제1 및 제3 페이지들(PAGE1, PAGE3)에 대해 프로그램 동작이 동시에 수행될 수 있는바, 본 실시예에 따른 프로그램 동작을 멀티 프로그램 동작이라고 할 수 있다.
먼저, 선택된 페이지가 제1 페이지(PAGE1)인 첫 번째 프로그램 동작에 대해서 상술하기로 한다. 이때, 제1 페이지(PAGE1)는 제1 워드 라인(WL1) 및 제1 스트링 선택 라인(SSL1)에 연결될 수 있다. 제2 페이지(PAGE2)는 선택되지 않은 페이지로서, 제1 페이지(PAGE1)에 대해 제1 방향(x)으로 인접하며, 제1 워드 라인(WL1) 및 제2 스트링 선택 라인(SSL2)에 연결될 수 있다. 제3 페이지(PAGE3)는 추가 선택된 페이지로서, 제1 페이지(PAGE1)에 대해 제1 방향(x)으로 교번적으로 배치되며, 제1 워드 라인(WL1) 및 제3 스트링 선택 라인(SSL3)에 연결될 수 있다. 제9 페이지(PAGE9)는 선택되지 않은 페이지로서, 제1 페이지(PAGE1)에 대해 제3 방향(z)으로 인접하며, 제2 워드 라인(WL2) 및 제1 스트링 선택 라인(SSL1)에 연결될 수 있다.
제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 프로그램 동작은 선택된 제1 페이지(PAGE1) 및 추가 선택된 제3 페이지(PAGE3)에 대해 동시에 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 제1 프로그램 루프(LOOP1)에서 제1 프로그램 전압(Vpgm1)이 인가될 수 있고, 제2 프로그램 루프(LOOP2)에서 제2 프로그램 전압(Vpgm2)이 인가될 수 있다. 이때, 제2 프로그램 전압(Vpgm2)은 제1 프로그램 전압(Vpgm1)보다 스텝 전압만큼 증가한 전압 레벨을 가질 수 있다. 한편, 제2 워드 라인(WL2)에 패스 전압(Vpass)이 인가될 수 있다. 또한, 제1 및 제3 스트링 선택 라인(SSL1, SSL3)에 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에 오프 전압(Voff)이 인가될 수 있다.
또한, 제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 프로그램 검증 동작은 선택된 제1 페이지(PAGE1)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 프로그램 검증 전압(Vver)이 인가될 수 있고, 제2 워드 라인 (WL2)에는 독출 전압(Vread)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에 온 전압(Von)이 인가될 수 있고, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에는 오프 전압(Voff)이 인가될 수 있다.
제3 및 제4 프로그램 루프들(LOOP3, LOOP4)에서, 프로그램 동작은 선택된 제1 페이지(PAGE1)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 제3 프로그램 루프(LOOP3)에서 제3 프로그램 전압(Vpgm3)이 인가될 수 있고, 제4 프로그램 루프(LOOP4)에서 제4 프로그램 전압(Vpgm4)이 인가될 수 있다. 이때, 제3 프로그램 전압(Vpgm3)은 제2 프로그램 전압(Vpgm2)보다 스텝 전압만큼 증가한 전압 레벨을 가질 수 있고, 제4 프로그램 전압(Vpgm4)은 제3 프로그램 전압(Vpgm3)보다 스텝 전압만큼 증가한 전압 레벨을 가질 수 있다. 한편, 제2 워드 라인(WL2)에 패스 전압(Vpass)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에 온 전압(Von)이 인가될 수 있고, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에 오프 전압(Voff)이 인가될 수 있다.
또한, 제3 및 제4 프로그램 루프들(LOOP3, LOOP4)에서, 프로그램 검증 동작은 선택된 제1 페이지(PAGE1)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 프로그램 검증 전압(Vver)이 인가될 수 있고, 제2 워드 라인 (WL2)에는 독출 전압(Vread)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에 온 전압(Von)이 인가될 수 있고, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에는 오프 전압(Voff)이 인가될 수 있다.
다음으로, 선택된 페이지가 제3 페이지(PAGE3)인 두 번째 프로그램 동작에 대해 상술하기로 한다.
제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 프로그램 동작은 선택된 제3 페이지(PAGE3)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 제1 프로그램 루프(LOOP1)에서 제3 프로그램 전압(Vpgm3)이 인가될 수 있고, 제2 프로그램 루프(LOOP2)에서 제4 프로그램 전압(Vpgm4)이 인가될 수 있다. 이때, 제3 프로그램 전압(Vpgm3)은 제2 프로그램 전압(Vpgm2)보다 스텝 전압만큼 증가한 전압 레벨을 가질 수 있고, 제4 프로그램 전압(Vpgm4)은 제3 프로그램 전압(Vpgm3)보다 스텝 전압만큼 증가한 전압 레벨을 가질 수 있다. 한편, 제2 워드 라인(WL2)에 패스 전압(Vpass)이 인가될 수 있다. 또한, 제3 스트링 선택 라인(SSL3)에 온 전압(Von)이 인가될 수 있고, 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)에 오프 전압(Voff)이 인가될 수 있다.
또한, 제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 프로그램 검증 동작은 선택된 제3 페이지(PAGE3)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 프로그램 검증 전압(Vver)이 인가될 수 있고, 제2 워드 라인 (WL2)에는 독출 전압(Vread)이 인가될 수 있다. 또한, 제3 스트링 선택 라인(SSL3)에 온 전압(Von)이 인가될 수 있고, 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)에는 오프 전압(Voff)이 인가될 수 있다.
도 21은 본 발명의 다른 실시예에 따른 메모리 시스템의 프로그램 방법을 나타내는 흐름도이다.
도 21을 참조하면, 본 실시예에 따른 메모리 시스템의 프로그램 방법은 메모리 장치에 포함된 메모리 셀 어레이에 데이터를 기록하기 위한 프로그램 전압을 제어하는 방법으로서, 도 1 내지 도 11에 상술된 내용은 본 실시예에 따른 메모리 시스템의 프로그램 방법에도 적용된다. 이하에서는, 도 10 및 도 20를 참조하여, 본 실시예에 따른 메모리 시스템의 프로그램 방법을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 도 11의 메모리 블록(BLK1b)을 포함하는 메모리 장치에도 동일하게 적용될 수 있다.
본 실시예에 따른 메모리 시스템의 프로그램 방법은 N개의 프로그램 루프들이 반복 수행되고, N개의 프로그램 루프들의 각각은 프로그램 동작 및 프로그램 검증 동작을 포함할 수 있다. 여기서, N은 2 이상의 자연수이다.
S310 단계에서, 프로그램 명령을 수신한다. 예를 들어, 메모리 장치(10)는 메모리 컨트롤러(20)로부터 프로그램 명령(CMD)을 수신할 수 있다. 또한, 메모리 장치(10)는 메모리 컨트롤러(20)로부터 선택 메모리 셀 및 적어도 하나의 추가 선택 메모리 셀의 어드레스(ADDR)를 수신할 수 있다.
S320 단계에서, 선택 메모리 셀 및 적어도 하나의 추가 선택 메모리 셀에 대한 프로그램 동작을 수행한다. 구체적으로, 선택 메모리 셀 및 적어도 하나의 추가 선택 메모리 셀이 연결된 적어도 하나의 워드 라인에 프로그램 전압을 인가함으로써, 선택 메모리 셀 및 적어도 하나의 추가 선택 메모리 셀에 대한 프로그램 동작을 수행할 수 있다. 이로써, 선택 메모리 셀 및 적어도 하나의 추가 선택 메모리 셀을 포함하는 전체 메모리 셀 어레이에 대한 프로그램 시간을 줄일 수 있다.
더욱 상세하게는, 선택 메모리 셀은 선택된 페이지에 포함된 메모리 셀일 수 있고, 적어도 하나의 추가 선택 메모리 셀은 적어도 하나의 추가 선택 페이지에 포함된 메모리 셀일 수 있다. 일반적으로, 선택 메모리 셀에 대한 프로그램 동작은 페이지 단위로 수행될 수 있으므로, 선택 메모리 셀에 대한 프로그램 동작은 선택 메모리 셀을 포함하는 페이지에 대한 프로그램 동작으로 볼 수 있다.
일 실시예에서, 선택 메모리 셀과 적어도 하나의 추가 선택 메모리 셀은 서로 다른 워드 라인들에 각각 연결될 수 있다. 구체적으로, 서로 다른 워드 라인들은 서로 인접하지 않게 배치될 수 있다. 일 실시예에서, 서로 다른 워드 라인들은 교번적으로 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 선택 메모리 셀과 적어도 하나의 추가 선택 메모리 셀이 각각 연결된 서로 다른 워드 라인들은 서로 인접하게 배치될 수도 있다.
예를 들면, 선택 메모리 셀은 제1 워드 라인(WL1)에 연결되고, 추가 선택 메모리 셀은 제3 워드 라인(WL3)에 연결될 수 있으며, 제1 워드 라인(WL1)과 제3 워드 라인(WL3)은 서로 인접하지 않게 배치될 수 있다. 이때, 선택 메모리 셀는 도 10의 PAGE1에 포함된 메모리 셀일 수 있다. 또한, 적어도 하나의 추가 선택 메모리 셀은 도 10의 PAGE 17에 포함된 메모리 셀일 수 있다.
다른 예를 들면, 선택 메모리 셀은 제1 워드 라인(WL1)에 연결되고, 복수의 추가 선택 메모리 셀들은 제3 워드 라인(WL3), 제5 워드 라인(WL5) 및 제7 워드 라인(WL7)에 각각 연결될 수 있다. 실시예에 따라, 추가 선택 메모리 셀의 개수는 다양하게 변경될 수 있다.
다른 실시예에서, 선택 메모리 셀과 적어도 하나의 추가 선택 메모리 셀은 선택 워드 라인에 공통으로 연결될 수 있다. 이때, 선택 메모리 셀과 적어도 하나의 추가 메모리 셀은 서로 다른 스트링 선택 라인들에 각각 연결될 수 있다. 일 실시예에서, 서로 다른 스트링 선택 라인들은 교번적으로 배치될 수 있다.
예를 들어, 선택 메모리 셀 및 복수의 추가 선택 메모리 셀들은 제1 워드 라인(WL1)에 공통으로 연결되고, 제 선택 메모리 셀은 제1 스트링 선택 라인(SSL1)에 연결되고, 복수의 추가 선택 메모리 셀들은 제3 스트링 선택 라인(SSL3), 제5 스트링 선택 라인(SSL5) 및 제7 스트링 선택 라인(SSL7)에 각각 연결될 수 있다. 실시예에 따라, 추가 선택 메모리 셀의 개수는 다양하게 변경될 수 있다.
또 다른 실시예에서, 선택 메모리 셀과 복수의 추가 선택 메모리 셀들 중 일부는 선택 워드 라인에 공통으로 연결될 수 있고, 복수의 추가 메모리 셀들 중 나머지는 다른 워드 라인에 연결될 수 있다. 이때, 선택 메모리 셀과 복수의 추가 선택 메모리 셀들 중 일부는 서로 다른 스트링 선택 라인들에 각각 연결될 수 있다. 일 실시예에서, 서로 다른 워드 라인들 교번적으로 배치될 수 있고, 서로 다른 스트링 선택 라인들은 교번적으로 배치될 수 있다.
예를 들어, 선택 메모리 셀 및 복수의 추가 선택 메모리 셀들 중 일부는 제1 워드 라인(WL1)에 공통으로 연결되고, 복수의 추가 선택 메모리 셀들 중 나머지는 제3 워드 라인(WL3)에 연결될 수 있다. 또한, 선택 메모리 셀은 제1 스트링 선택 라인(SSL1)에 연결되고, 복수의 추가 선택 메모리 셀들 중 일부는 제3 스트링 선택 라인(SSL3), 제5 스트링 선택 라인(SSL5) 및 제7 스트링 선택 라인(SSL7)에 각각 연결될 수 있다. 실시예에 따라, 추가 선택 메모리 셀의 개수는 다양하게 변경될 수 있다.
S330 단계에서, 선택 메모리 셀에 대한 프로그램 검증 동작을 수행한다. 구체적으로, 선택 메모리 셀 셀이 연결된 선택 워드 라인에 프로그램 검증 전압을 인가함으로써, 선택 메모리 셀에 대한 프로그램 검증 동작을 수행할 수 있다. 이와 같이, 본 실시예에 따르면, 선택 메모리 셀과 추가 선택 메모리 셀에 대해 프로그램 동작을 동시에 수행하는 반면, 선택 메모리 셀에 대해서만 프로그램 검증 동작을 수행할 수 있다. 이로써, 선택 메모리 셀에 대한 프로그램 동작이 완료되고, 추가 선택 메모리 셀에 대한 프로그램 동작이 완료되지 않은 경우, 추가 선택 메모리 셀의 검증 결과에 따라 다시 프로그램 동작이 수행되어 선택 메모리 셀이 오버 프로그램되는 것을 방지할 수 있다.
S340 단계에서, 프로그램 루프의 횟수가 L인지 판단한다. 여기서, L은 1 이상의 자연수이다. 판단 결과, 프로그램 루프의 횟수가 L이면, S350 단계를 수행한다. 한편, 판단 결과, 프로그램 루프의 횟수가 L이 아니면, S320 단계 및 S330 단계를 반복하여 수행한다. 이와 같이, 본 실시예에 따르면, 전체 프로그램 횟수 N 중에서 L개의 프로그램 루프에 대해서만, 선택 메모리 셀과 추가 선택 메모리 셀에 대해 동시에 프로그램 동작을 수행할 수 있다.
S350 단계에서, 적어도 하나의 추가 선택 메모리 셀에 대한 프로그램 동작을 수행한다. 구체적으로, 적어도 하나의 추가 선택 메모리 셀이 연결된 적어도 하나의 추가 선택 워드 라인에 프로그램 전압을 인가함으로써, 추가 선택 메모리 셀에 대한 프로그램 동작을 수행할 수 있다.
S360 단계에서, 적어도 하나의 추가 선택 메모리 셀에 대한 프로그램 검증 동작을 수행한다. 구체적으로, 적어도 하나의 추가 선택 메모리 셀이 연결된 적어도 하나의 추가 선택 워드 라인에 프로그램 검증 전압을 인가함으로써, 적어도 하나의 추가 선택 메모리 셀에 대한 프로그램 검증 동작을 수행할 수 있다.
S370 단계에서, 프로그램 루프의 횟수가 K인지 판단한다. 여기서, K는 2 이상의 자연수이다. 판단 결과, 프로그램 루프의 횟수가 K이면, S380 단계를 수행한다. 한편, 판단 결과, 프로그램 루프의 횟수가 K가 아니면, S350 단계 및 S360 단계를 반복하여 수행한다. 이와 같이, 본 실시예에 따르면, 전체 프로그램 횟수 N 중에서 (K-L)개의 프로그램 루프에 대해서는, 추가 선택 메모리 셀에 대해 프로그램 동작 및 프로그램 검증 동작을 수행할 수 있다.
S380 단계에서, 선택 메모리 셀에 대한 재 프로그램(re-program) 동작을 수행한다. 구체적으로, 선택 메모리 셀에 연결된 선택 워드 라인에 프로그램 전압을 인가함으로써, 선택 메모리 셀에 대한 재 프로그램 동작을 수행할 수 있다.
S390 단계에서, 선택 메모리 셀에 대한 프로그램 검증 동작을 수행한다. 구체적으로, 선택 메모리 셀이 연결된 선택 워드 라인에 프로그램 검증 전압을 인가함으로써, 적어도 하나의 추가 선택 메모리 셀에 대한 프로그램 검증 동작을 수행할 수 있다.
S395 단계에서, 프로그램 검증 동작의 결과, 프로그램이 완료되었는지, 즉, 프로그램 패스인지 판단한다. 판단 결과, 프로그램 패스인 경우, 종료한다. 한편, 판단 결과, 프로그램 패스가 아닌 경우, S380 단계 및 S390 단계를 반복하여 수행한다.
도 22는 도 21의 프로그램 방법에 따른 도 10의 메모리 장치의 멀티 프로그램 동작의 일 예를 나타낸다. 도 23은 도 22의 멀티 프로그램 동작에 따라, 도 10의 페이지 별 프로그램 동작 여부를 나타낸다. 도 24는 도 22의 멀티 프로그램 동작에 따라, 도 10의 워드 라인들 및 스트링 선택 라인들의 전압 조건을 나타낸다.
도 22 내지 도 24를 참조하면, 본 실시예에서, 선택 페이지는 제1 페이지(PAGE1)이고, 추가 선택 페이지는 제17 페이지(PAGE17)일 수 있다. 이에 따라, 선택 메모리 셀은 제1 페이지(PAGE1)에 포함된 메모리 셀들이고, 적어도 하나의 추가 선택 메모리 셀은 제17 페이지(PAGE17)에 포함된 메모리 셀들일 수 있다. 또한, N은 6이고, L은 2이고, K는 4일 수 있다. 이하에서는, 메모리 셀을 포함하는 페이지 별로 프로그램 동작을 설명하기로 한다.
제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서 선택된 페이지는 제1 페이지(PAGE1)일 수 있고, 제3 및 제4 프로그램 루프들(LOOP3, LOOP4)에서 선택된 페이지는 제17 페이지(PAGE17)일 수 있으며, 제5 및 제6 프로그램 루프들(LOOP5, LOOP6)에서 선택된 페이지는 제1 페이지(PAGE1)일 수 있다. 이때, 제1 내지 제6 프로그램 루프들(LOOP1 내지 LOOP6) 중 제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서 제1 및 제17 페이지들(PAGE1, PAGE17)에 대해 프로그램 동작이 동시에 수행될 수 있는바, 본 실시예에 따른 프로그램 동작을 멀티 프로그램 동작이라고 할 수 있다.
제1 페이지(PAGE1)는 제1, 제2, 제5 및 제6 루프들(LOOP1, LOOP2, LOOP5, LOOP6)에서 선택된 페이지로서, 제1 워드 라인(WL1) 및 제1 스트링 선택 라인(SSL1)에 연결될 수 있다. 제2 페이지(PAGE2)는 선택되지 않은 페이지로서, 제1 페이지(PAGE1)에 대해 제1 방향(x)으로 인접하며, 제1 워드 라인(WL1) 및 제2 스트링 선택 라인(SSL2)에 연결될 수 있다. 제9 페이지(PAGE9)는 선택되지 않은 페이지로서, 제1 페이지(PAGE1)에 대해 제3 방향(z)으로 인접하며, 제2 워드 라인(WL2) 및 제1 스트링 선택 라인(SSL1)에 연결될 수 있다. 제17 페이지(PAGE17)은 제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서 추가 선택된 페이지이고, 제3 및 제4 프로그램 루프들(LOOP3, LOOP4)에서 선택된 페이지로서, 제3 워드 라인(WL3) 및 제1 스트링 선택 라인(SSL1)에 연결될 수 있다.
제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 프로그램 동작은 선택된 제1 페이지(PAGE1) 및 추가 선택된 제17 페이지(PAGE17)에 대해 동시에 수행될 수 있다. 구체적으로, 제1 및 제3 워드 라인들(WL1, WL3)에 제1 프로그램 루프(LOOP1)에서 제1 프로그램 전압(Vpgm1)이 인가될 수 있고, 제2 프로그램 루프(LOOP2)에서 제2 프로그램 전압(Vpgm2)이 인가될 수 있다. 이때, 제2 프로그램 전압(Vpgm2)은 제1 프로그램 전압(Vpgm1)보다 스텝 전압만큼 증가한 전압 레벨을 가질 수 있다. 한편, 제2 워드 라인(WL2)에 패스 전압(Vpass)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에 오프 전압(Voff)이 인가될 수 있다.
또한, 제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 프로그램 검증 동작은 선택된 제1 페이지(PAGE1)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 프로그램 검증 전압(Vver)이 인가될 수 있고, 제2 및 제3 워드 라인들(WL2, WL3)에는 독출 전압(Vread)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에는 오프 전압(Voff)이 인가될 수 있다.
제3 및 제4 프로그램 루프들(LOOP3, LOOP4)에서, 프로그램 동작은 선택된 제17 페이지(PAGE17)에 대해서만 수행될 수 있다. 구체적으로, 제3 워드 라인(WL3)에 제3 프로그램 루프(LOOP3)에서 제3 프로그램 전압(Vpgm3)이 인가될 수 있고, 제4 프로그램 루프(LOOP4)에서 제4 프로그램 전압(Vpgm4)이 인가될 수 있다. 이때, 제3 프로그램 전압(Vpgm3)은 제2 프로그램 전압(Vpgm2)보다 스텝 전압만큼 증가한 전압 레벨을 가질 수 있고, 제4 프로그램 전압(Vpgm4)은 제3 프로그램 전압(Vpgm3)보다 스텝 전압만큼 증가한 전압 레벨을 가질 수 있다. 한편, 제2 워드 라인(WL2)에 패스 전압(Vpass)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에 오프 전압(Voff)이 인가될 수 있다.
또한, 제3 및 제4 프로그램 루프들(LOOP3, LOOP4)에서, 프로그램 검증 동작은 선택된 제17 페이지(PAGE17)에 대해서만 수행될 수 있다. 구체적으로, 제3 워드 라인(WL3)에 프로그램 검증 전압(Vver)이 인가될 수 있고, 제1 및 제2 워드 라인들(WL1, WL2)에는 독출 전압(Vread)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에는 오프 전압(Voff)이 인가될 수 있다.
제5 및 제6 루프들(LOOP5, LOOP6)에서, 프로그램 동작은 선택된 제1 페이지(PAGE1)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 제5 루프(LOOP5)에서 제3 프로그램 전압(Vpgm3)이 인가될 수 있고, 제6 루프(LOOP6)에서 제4 프로그램 전압(Vpgm4)이 인가될 수 있다. 이때, 제3 프로그램 전압(Vpgm3)은 제2 프로그램 전압(Vpgm2)보다 스텝 전압만큼 증가한 전압 레벨을 가질 수 있고, 제4 프로그램 전압(Vpgm4)은 제3 프로그램 전압(Vpgm3)보다 스텝 전압만큼 증가한 전압 레벨을 가질 수 있다. 한편, 제2 워드 라인(WL2)에 패스 전압(Vpass)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에 오프 전압(Voff)이 인가될 수 있다.
또한, 제5 및 제6 루프들(LOOP5, LOOP6)에서, 프로그램 검증 동작은 선택된 제1 페이지(PAGE1)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 프로그램 검증 전압(Vver)이 인가될 수 있고, 제2 및 제3 워드 라인들(WL2, WL3)에는 독출 전압(Vread)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에는 오프 전압(Voff)이 인가될 수 있다.
도 25는 도 21의 프로그램 방법에 따른 도 10의 메모리 장치의 멀티 프로그램 동작의 다른 예를 나타낸다. 도 26은 도 25의 멀티 프로그램 동작에 따라, 도 10의 페이지 별 프로그램 동작 여부를 나타낸다. 도 27은 도 25의 멀티 프로그램 동작에 따라, 도 10의 워드 라인들 및 스트링 선택 라인들의 전압 조건을 나타낸다.
도 25 내지 도 27을 참조하면, 본 실시예에서, 선택 페이지는 제1 페이지(PAGE1)이고, 추가 선택 페이지는 제3 페이지(PAGE3)일 수 있다. 선택 메모리 셀은 제1 페이지(PAGE1)에 포함된 메모리 셀들이고, 적어도 하나의 추가 선택 메모리 셀은 제3 페이지(PAGE3)에 포함된 메모리 셀들일 수 있다. 또한, N은 6이고, L은 2이고, K는 4일 수 있다. 이하에서는, 메모리 셀을 포함하는 페이지 별로 프로그램 동작을 설명하기로 한다.
제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서 선택된 페이지는 제1 페이지(PAGE1)일 수 있고, 제3 및 제4 프로그램 루프들(LOOP3, LOOP4)에서 선택된 페이지는 제3 페이지(PAGE3)일 수 있으며, 제5 및 제6 프로그램 루프들(LOOP5, LOOP6)에서 선택된 페이지는 제1 페이지(PAGE1)일 수 있다. 이때, 제1 내지 제6 프로그램 루프들(LOOP1 내지 LOOP6) 중 제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서 제1 및 제3 페이지들(PAGE1, PAGE3)에 대해 프로그램 동작이 동시에 수행될 수 있는바, 본 실시예에 따른 프로그램 동작을 멀티 프로그램 동작이라고 할 수 있다.
제1 페이지(PAGE1)는 제1, 제2, 제5 및 제6 루프들(LOOP1, LOOP2, LOOP5, LOOP6)에서 선택된 페이지로서, 제1 워드 라인(WL1) 및 제1 스트링 선택 라인(SSL1)에 연결될 수 있다. 제2 페이지(PAGE2)는 선택되지 않은 페이지로서, 제1 페이지(PAGE1)에 대해 제1 방향(x)으로 인접하며, 제1 워드 라인(WL1) 및 제2 스트링 선택 라인(SSL2)에 연결될 수 있다. 제3 페이지(PAGE3)는 제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서 추가 선택된 페이지이고, 제3 및 제4 프로그램 루프들(LOOP3, LOOP4)에서 선택된 페이지로서, 제1 워드 라인(WL1) 및 제3 스트링 선택 라인(SSL3)에 연결될 수 있다.
제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 프로그램 동작은 선택된 제1 페이지(PAGE1) 및 추가 선택된 제3 페이지(PAGE3)에 대해 동시에 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 제1 프로그램 루프(LOOP1)에서 제1 프로그램 전압(Vpgm1)이 인가될 수 있고, 제2 프로그램 루프(LOOP2)에서 제2 프로그램 전압(Vpgm2)이 인가될 수 있다. 이때, 제2 프로그램 전압(Vpgm2)은 제1 프로그램 전압(Vpgm1)보다 스텝 전압만큼 증가한 전압 레벨을 가질 수 있다. 한편, 제2 워드 라인(WL2)에 패스 전압(Vpass)이 인가될 수 있다. 또한, 제1 및 제3 스트링 선택 라인들(SSL1, SSL3)에 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에 오프 전압(Voff)이 인가될 수 있다.
또한, 제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 프로그램 검증 동작은 선택된 제1 페이지(PAGE1)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 프로그램 검증 전압(Vver)이 인가될 수 있고, 제2 워드 라인(WL2)에는 독출 전압(Vread)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에 온 전압(Von)이 인가될 수 있고, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에는 오프 전압(Voff)이 인가될 수 있다.
제3 및 제4 프로그램 루프들(LOOP3, LOOP4)에서, 프로그램 동작은 선택된 제3 페이지(PAGE3)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 제3 프로그램 루프(LOOP3)에서 제3 프로그램 전압(Vpgm3)이 인가될 수 있고, 제4 프로그램 루프(LOOP4)에서 제4 프로그램 전압(Vpgm4)이 인가될 수 있다. 이때, 제3 프로그램 전압(Vpgm3)은 제2 프로그램 전압(Vpgm2)보다 스텝 전압만큼 증가한 전압 레벨을 가질 수 있고, 제4 프로그램 전압(Vpgm4)은 제3 프로그램 전압(Vpgm3)보다 스텝 전압만큼 증가한 전압 레벨을 가질 수 있다. 한편, 제2 워드 라인(WL2)에 패스 전압(Vpass)이 인가될 수 있다. 또한, 제3 스트링 선택 라인(SSL3)에 온 전압(Von)이 인가될 수 있고, 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)에 오프 전압(Voff)이 인가될 수 있다.
또한, 제3 및 제4 프로그램 루프들(LOOP3, LOOP4)에서, 프로그램 검증 동작은 선택된 제3 페이지(PAGE3)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 프로그램 검증 전압(Vver)이 인가될 수 있고, 제2 워드 라인(WL2)에는 독출 전압(Vread)이 인가될 수 있다. 또한, 제3 스트링 선택 라인(SSL3)에 온 전압(Von)이 인가될 수 있고, 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)에는 오프 전압(Voff)이 인가될 수 있다.
제5 및 제6 루프들(LOOP5, LOOP6)에서, 프로그램 동작은 선택된 제1 페이지(PAGE1)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 제5 루프(LOOP5)에서 제3 프로그램 전압(Vpgm3)이 인가될 수 있고, 제6 루프(LOOP6)에서 제4 프로그램 전압(Vpgm4)이 인가될 수 있다. 이때, 제3 프로그램 전압(Vpgm3)은 제2 프로그램 전압(Vpgm2)보다 스텝 전압만큼 증가한 전압 레벨을 가질 수 있고, 제4 프로그램 전압(Vpgm4)은 제3 프로그램 전압(Vpgm3)보다 스텝 전압만큼 증가한 전압 레벨을 가질 수 있다. 한편, 제2 워드 라인(WL2)에 패스 전압(Vpass)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에 온 전압(Von)이 인가될 수 있고, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에 오프 전압(Voff)이 인가될 수 있다.
또한, 제5 및 제6 루프들(LOOP5, LOOP6)에서, 프로그램 검증 동작은 선택된 제1 페이지(PAGE1)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 프로그램 검증 전압(Vver)이 인가될 수 있고, 제2 워드 라인(WL2)에는 독출 전압(Vread)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에 온 전압(Von)이 인가될 수 있고, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에는 오프 전압(Voff)이 인가될 수 있다.
도 28은 본 발명의 일 실시예에 따른 테스트 시스템(2)을 개략적으로 나타내는 블록도이다.
도 28을 참조하면, 테스트 시스템(2)은 메모리 장치(10) 및 테스트 장치(30)를 포함할 수 있다. 메모리 장치(10)는 메모리 셀 어레이(11)를 포함할 수 있고, 테스트 장치(30)는 테스트 패턴 생성부(31), 테스트 신호 생성부(32) 및 비교 판단부(33)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(10)는 도 1의 메모리 장치(10)와 실질적으로 동일하다. 따라서, 도 1 내지 도 27을 참조하여 상술된 내용은 본 실시예에 따른 메모리 장치(10)에도 적용될 수 있다. 이하에서는, 테스트 장치(30)의 구성 요소들에 대해 상술하기로 한다.
테스트 패턴 생성부(31)는 호스트(미도시)로부터 입력되는 테스트 동작 수행 요청에 응답하여, 메모리 셀 어레이(11)에 대한 테스트 패턴을 생성할 수 있다. 구체적으로, 테스트 패턴 생성부(31)는 체크보드(check board) 방식으로 테스트 패턴을 생성할 수 있다. 따라서, 테스트 패턴은 교번적으로 배치된 워드 라인들 및 교번적으로 배치된 스트링 선택 라인들을 선택할 수 있다. 이때, 체크보다 방식은 격자 방식이라고 지칭할 수도 있다.
테스트 신호 생성부(32)는 생성된 테스트 패턴을 기초로 하여 메모리 셀 어레이(11)에 대한 어드레스(ADDR), 데이터(DATA), 테스트 명령(TCMD) 및 각종 제어 신호(CTRL)를 생성할 수 있다. 비교 판단부(330)은 메모리 장치(10)로부터 독출된 데이터(DATA)와 기준 데이터와 비교하고, 비교 결과를 기초로 하여 테스트 종료 여부를 판단할 수 있다.
도 29는 본 발명의 일 실시예에 따른 메모리 시스템의 테스트 방법을 나타내는 흐름도이다.
도 29를 참조하면, 본 실시예에 따른 메모리 시스템의 테스트 방법은 메모리 장치에 포함된 메모리 셀 어레이에 데이터가 정상적으로 프로그램 되었는지 테스트하기 위한 테스트 프로그램 전압을 제어하는 방법으로서, 도 1 내지 도 28에 상술된 내용은 본 실시예에 따른 메모리 시스템의 테스트 방법에도 적용된다. 이하에서는, 도 10 및 도 29를 참조하여, 본 실시예에 따른 메모리 시스템의 테스트 방법을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 도 11의 메모리 블록(BLK1b)을 포함하는 메모리 장치에도 동일하게 적용될 수 있다.
본 실시예에 따른 메모리 시스템의 테스트 방법은 N개의 테스트 프로그램 루프들이 반복 수행되고, N개의 프로그램 루프들의 각각은 테스트 프로그램 동작 및 테스트 프로그램 검증 동작을 포함할 수 있다. 여기서, N은 2 이상의 자연수이다.
S410 단계에서, 테스트 프로그램 명령을 수신한다. 예를 들어, 메모리 장치(10)는 테스트 장치(30)로부터 테스트 프로그램 명령(TCMD)을 수신할 수 있다.
S420 단계에서, 선택 메모리 셀 및 적어도 하나의 추가 선택 메모리 셀에 대한 테스트 프로그램 동작을 수행한다. 구체적으로, 선택 메모리 셀 및 적어도 하나의 추가 선택 메모리 셀이 연결된 적어도 하나의 워드 라인에 테스트 프로그램 전압을 인가함으로써, 선택 메모리 셀 및 적어도 하나의 추가 선택 메모리 셀에 대한 테스트 프로그램 동작을 수행할 수 있다.
더욱 상세하게는, 선택 메모리 셀은 선택된 페이지에 포함된 메모리 셀일 수 있다. 또한, 적어도 하나의 추가 선택 메모리 셀은 적어도 하나의 추가 선택 페이지에 포함된 메모리 셀일 수 있다. 일반적으로, 선택 메모리 셀에 대한 테스트 프로그램 동작은 페이지 단위로 수행될 수 있으므로, 선택 메모리 셀에 대한 테스트 프로그램 동작은 선택 메모리 셀을 포함하는 페이지에 대한 테스트 프로그램 동작으로 볼 수 있다.
일 실시예에서, 선택 메모리 셀과 적어도 하나의 추가 선택 메모리 셀은 서로 다른 워드 라인들에 각각 연결될 수 있다. 구체적으로, 서로 다른 워드 라인들은 서로 인접하지 않게 배치될 수 있다. 일 실시예에서, 서로 다른 워드 라인들은 교번적으로 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 선택 메모리 셀과 적어도 하나의 추가 선택 메모리 셀이 각각 연결된 서로 다른 워드 라인들은 서로 인접하게 배치될 수도 있다.
예를 들면, 선택 메모리 셀은 제1 워드 라인(WL1)에 연결되고, 복수의 추가 선택 메모리 셀들은 제3 워드 라인(WL3), 제5 워드 라인(WL5) 및 제7 워드 라인(WL7)에 각각 연결될 수 있다. 실시예에 따라, 추가 선택 메모리 셀의 개수는 다양하게 변경될 수 있다.
다른 실시예에서, 선택 메모리 셀과 적어도 하나의 추가 선택 메모리 셀은 선택 워드 라인에 공통으로 연결될 수 있다. 이때, 선택 메모리 셀과 적어도 하나의 추가 메모리 셀은 서로 다른 스트링 선택 라인들에 각각 연결될 수 있다. 일 실시예에서, 서로 다른 스트링 선택 라인들은 교번적으로 배치될 수 있다.
예를 들어, 선택 메모리 셀 및 복수의 추가 선택 메모리 셀들은 제1 워드 라인(WL1)에 공통으로 연결되고, 제 선택 메모리 셀은 제1 스트링 선택 라인(SSL1)에 연결되고, 복수의 추가 선택 메모리 셀들은 제3 스트링 선택 라인(SSL3), 제5 스트링 선택 라인(SSL5) 및 제7 스트링 선택 라인(SSL7)에 각각 연결될 수 있다. 실시예에 따라, 추가 선택 메모리 셀의 개수는 다양하게 변경될 수 있다.
또 다른 실시예에서, 선택 메모리 셀과 복수의 추가 선택 메모리 셀들 중 일부는 선택 워드 라인에 공통으로 연결될 수 있고, 복수의 추가 메모리 셀들 중 나머지는 다른 워드 라인에 연결될 수 있다. 이때, 선택 메모리 셀과 복수의 추가 선택 메모리 셀들 중 일부는 서로 다른 스트링 선택 라인들에 각각 연결될 수 있다. 일 실시예에서, 서로 다른 워드 라인들 교번적으로 배치될 수 있고, 서로 다른 스트링 선택 라인들은 교번적으로 배치될 수 있다.
예를 들어, 선택 메모리 셀 및 복수의 추가 선택 메모리 셀들 중 일부는 제1 워드 라인(WL1)에 공통으로 연결되고, 복수의 추가 선택 메모리 셀들 중 나머지는 제3 워드 라인(WL3)에 연결될 수 있다. 또한, 선택 메모리 셀은 제1 스트링 선택 라인(SSL1)에 연결되고, 복수의 추가 선택 메모리 셀들 중 일부는 제3 스트링 선택 라인(SSL3), 제5 스트링 선택 라인(SSL5) 및 제7 스트링 선택 라인(SSL7)에 각각 연결될 수 있다. 실시예에 따라, 추가 선택 메모리 셀의 개수는 다양하게 변경될 수 있다.
S430 단계에서, 선택 메모리 셀에 대한 테스트 프로그램 검증 동작을 수행한다. 구체적으로, 선택 메모리 셀 셀이 연결된 선택 워드 라인에 테스트 프로그램 검증 전압을 인가함으로써, 선택 메모리 셀에 대한 테스트 프로그램 검증 동작을 수행할 수 있다. 이와 같이, 본 실시예에 따르면, 선택 메모리 셀과 추가 선택 메모리 셀에 대해 테스트 프로그램 동작을 동시에 수행하는 반면, 선택 메모리 셀에 대해서만 테스트 프로그램 검증 동작을 수행할 수 있다.
S440 단계에서, 테스트 프로그램 루프의 횟수가 L인지 판단한다. 판단 결과, 테스트 프로그램 루프의 횟수가 L이면, S450 단계를 수행한다. 한편, 판단 결과, 테스트 프로그램 루프의 횟수가 L이 아니면, S420 단계 및 S430 단계를 반복하여 수행한다. 이와 같이, 본 실시예에 따르면, 전체 프로그램 횟수 N 중에서 L개의 테스트 프로그램 루프에 대해서만, 선택 메모리 셀과 추가 선택 메모리 셀에 대해 동시에 테스트 프로그램 동작을 수행할 수 있다.
S450 단계에서, 선택 메모리 셀에 대한 테스트 프로그램 동작을 수행한다. 구체적으로, 선택 메모리 셀이 연결된 선택 워드 라인에 테스트 프로그램 전압을 인가함으로써, 선택 메모리 셀에 대한 테스트 프로그램 동작을 수행할 수 있다.
S460 단계에서, 선택 메모리 셀에 대한 테스트 프로그램 검증 동작을 수행한다. 구체적으로, 선택 메모리 셀이 연결된 선택 워드 라인에 테스트 프로그램 검증 전압을 인가함으로써, 선택 메모리 셀에 대한 테스트 프로그램 검증 동작을 수행할 수 있다.
S470 단계에서, 테스트 프로그램 검증 동작의 결과, 테스트 프로그램이 완료되었는지, 즉, 테스트 프로그램 패스인지 판단한다. 판단 결과, 테스트 프로그램 패스인 경우, 종료한다. 한편, 판단 결과, 테스트 프로그램 패스가 아닌 경우, S450 단계 및 S460 단계를 반복하여 수행한다. 이와 같이, 본 실시예에 따르면, 전체 테스트 프로그램 루프 횟수 N 중에서 (N-L)개의 테스트 프로그램 루프에 대해서는, 선택 메모리 셀에 대해 테스트 프로그램 동작 및 테스트 프로그램 검증 동작을 수행할 수 있다.
도 30은 본 발명의 일 실시예에 따른 메모리 시스템의 테스트 방법을 나타내는 흐름도이다.
도 30을 참조하면, 본 실시예에 따른 메모리 시스템의 프로그램 방법은 도 29의 S470에 이어지는 단계들을 포함하며, 구체적으로, 적어도 하나의 추가 선택 메모리 셀에 대한 테스트 방법을 나타낸다.
S510 단계에서, 추가 선택 메모리 셀에 대한 테스트 프로그램 동작을 수행한다. 구체적으로, 추가 선택 메모리 셀에 연결된 추가 선택 워드 라인에 테스트 프로그램 전압을 인가함으로써, 추가 선택 메모리 셀에 대한 테스트 프로그램 동작을 수행할 수 있다.
S520 단계에서, 추가 선택 메모리 셀에 대한 테스트 프로그램 검증 동작을 수행한다. 구체적으로, 추가 선택 메모리 셀에 연결된 추가 선택 워드 라인에 테스트 프로그램 검증 전압을 인가함으로써, 추가 선택 메모리 셀에 대한 테스트 프로그램 검증 동작을 수행할 수 있다.
S530 단계에서, 테스트 프로그램 검증 동작의 결과, 테스트 프로그램이 완료되었는지, 즉, 테스트 프로그램 패스인지 판단한다. 이때, M은 1 이상의 자연수이고, N-L에 대응된다. 판단 결과, 테스트 프로그램 패스인 경우, 종료한다. 한편, 판단 결과, 테스트 프로그램 패스가 아닌 경우, S510 단계 및 S520 단계를 반복하여 수행한다. 이와 같이, 본 실시예에 따르면, 선택 메모리 셀이 N번째 프로그램 루프에서 패스되고, 추가 선택 메모리 셀이 M번째 프로그램 루프에서 패스되는 경우, 전체 프로그램 횟수는 (N+M)이 아니라, (M+N-L)이다. 따라서, 전체 프로그램 시간을 줄일 수 있다..
도 31은 도 30의 테스트 방법의 일 실시예에 따라, 도 10의 워드 라인들 및 스트링 선택 라인들의 전압 조건을 나타낸다.
도 10 및 도 31를 참조하면, 선택된 페이지는 제1 페이지(PAGE1)이고, 추가 선택 페이지는 제17 페이지(PAGE17)일 수 있다. 이에 따라, 선택 메모리 셀은 제1 페이지(PAGE1)에 포함된 메모리 셀들이고, 추가 선택 메모리 셀은 제17 페이지(PAGE17)에 포함된 메모리 셀들일 수 있다. 또한, N은 4이고, L은 2이고, M은 2일 수 있다. 이하에서는, 메모리 셀을 포함하는 페이지 별로 테스트 프로그램 동작을 설명하기로 한다.
더욱 상세하게는, 첫 번째 테스트 프로그램 동작인 제1 내지 제4 프로그램 루프들(LOOP1 내지 LOOP4)에서 선택된 페이지는 제1 페이지(PAGE1)일 수 있고, 두 번째 테스트 프로그램 동작인 제1 프로그램 루프 및 제2 프로그램 루프(LOOP1, LOOP2)에서 선택된 페이지는 제17 페이지(PAGE17)일 수 있다. 이때, 제1 내지 제4 프로그램 루프들(LOOP1 내지 LOOP4) 중 제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서 제1 및 제17 페이지들(PAGE1, PAGE17)에 대해 테스트 프로그램 동작이 동시에 수행될 수 있는바, 본 실시예에 따른 테스트 프로그램 동작을 멀티 테스트 프로그램 동작이라고 할 수 있다.
먼저, 선택된 페이지가 제1 페이지(PAGE1)인 첫 번째 테스트 프로그램 동작에 대해서 상술하기로 한다.
제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 테스트 프로그램 동작은 선택된 제1 페이지(PAGE1) 및 추가 선택된 제17 페이지(PAGE17)에 대해 동시에 수행될 수 있다. 구체적으로, 제1 및 제3 워드 라인들(WL1, WL3)에 테스트 프로그램 전압(Vpgm)이 인가될 수 있고, 제2 워드 라인(WL2)에는 소거 전압(Vera)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에는 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에는 오프 전압(Voff)이 인가될 수 있다.
또한, 제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 테스트 프로그램 검증 동작은 선택된 제1 페이지(PAGE1)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 테스트 프로그램 검증 전압(Vver)이 인가될 수 있고, 제2 및 제3 워드 라인들(WL2, WL3)에는 독출 전압(Vread)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에는 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에는 오프 전압(Voff)이 인가될 수 있다.
제3 및 제4 프로그램 루프들(LOOP3, LOOP4)에서, 테스트 프로그램 동작은 선택된 제1 페이지(PAGE1)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 테스트 프로그램 전압(Vpgm)이 인가될 수 있고, 제2 워드 라인(WL2)에는 소거 전압(Vera)이 인가될 수 있으며, 제3 워드 라인(WL3)에는 패스 전압(Vpass)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에는 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에는 오프 전압(Voff)이 인가될 수 있다.
또한, 제3 및 제4 프로그램 루프들(LOOP3, LOOP4)에서, 테스트 프로그램 검증 동작은 선택된 제1 페이지(PAGE1)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 테스트 프로그램 검증 전압(Vver)이 인가될 수 있고, 제2 및 제3 워드 라인들(WL2, WL3)에는 독출 전압(Vread)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에는 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에는 오프 전압(Voff)이 인가될 수 있다.
다음으로, 선택된 페이지가 제17 페이지(PAGE17)인 두 번째 테스트 프로그램 동작에 대해 상술하기로 한다.
제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 테스트 프로그램 동작은 선택된 제17 페이지(PAGE17)에 대해서만 수행될 수 있다. 구체적으로, 제3 워드 라인(WL3)에 테스트 프로그램 전압(Vpgm)이 인가될 수 있고, 제1 및 제2 워드 라인들(WL1, WL2)에는 패스 전압(Vpass)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에는 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에는 오프 전압(Voff)이 인가될 수 있다.
또한, 제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 테스트 프로그램 검증 동작은 선택된 제17 페이지(PAGE17)에 대해만 수행될 수 있다. 구체적으로, 제3 워드 라인(WL3)에 테스트 프로그램 검증 전압(Vver)이 인가될 수 있고, 제1 및 제2 워드 라인들(WL1, WL2)에는 독출 전압(Vread)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에는 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에는 오프 전압(Voff)이 인가될 수 있다.
도 32는 도 30의 테스트 방법의 다른 실시예에 따라, 도 10의 워드 라인들 및 스트링 선택 라인들의 전압 조건을 나타낸다.
도 10 및 도 32를 참조하면, 본 실시예에서, 선택 페이지는 제1 페이지(PAGE1)이고, 추가 선택 페이지는 제3 페이지(PAGE3)일 수 있다. 이에 따라, 선택 메모리 셀은 제1 페이지(PAGE1)에 포함된 메모리 셀들이고, 추가 선택 메모리 셀은 제3 페이지(PAGE3)에 포함된 메모리 셀들일 수 있다. 또한, N은 4이고, L은 2이고, M은 2일 수 있다. 이하에서는, 메모리 셀을 포함하는 페이지 별로 테스트 프로그램 동작을 설명하기로 한다.
더욱 상세하게는, 첫 번째 테스트 프로그램 동작인 제1 내지 제4 프로그램 루프들(LOOP1 내지 LOOP4)에서 선택된 페이지는 제1 페이지(PAGE1)일 수 있고, 두 번째 테스트 프로그램 동작인 제1 프로그램 루프 및 제2 프로그램 루프(LOOP1, LOOP2)에서 선택된 페이지는 제3 페이지(PAGE3)일 수 있다. 이때, 제1 내지 제4 프로그램 루프들(LOOP1 내지 LOOP4) 중 제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서 제1 및 제3 페이지들(PAGE1, PAGE3)에 대해 테스트 프로그램 동작이 동시에 수행될 수 있는바, 본 실시예에 따른 테스트 프로그램 동작을 멀티 테스트 프로그램 동작이라고 할 수 있다.
먼저, 선택된 페이지가 제1 페이지(PAGE1)인 첫 번째 프로그램 동작에 대해서 상술하기로 한다.
제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 테스트 프로그램 동작은 선택된 제1 페이지(PAGE1) 및 추가 선택된 제3 페이지(PAGE3)에 대해 동시에 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 테스트 프로그램 전압(Vpgm)이 인가될 수 있고, 제2 워드 라인(WL2)에 소거 전압(Vera)이 인가될 수 있다. 또한, 제1 및 제3 스트링 선택 라인(SSL1, SSL3)에 온 전압(Von)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에 오프 전압(Voff)이 인가될 수 있다.
또한, 제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 테스트 프로그램 검증 동작은 선택된 제1 페이지(PAGE1)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 테스트 프로그램 검증 전압(Vver)이 인가될 수 있고, 제2 워드 라인 (WL2)에는 독출 전압(Vread)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에 온 전압(Von)이 인가될 수 있고, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에는 오프 전압(Voff)이 인가될 수 있다.
제3 및 제4 프로그램 루프들(LOOP3, LOOP4)에서, 테스트 프로그램 동작은 선택된 제1 페이지(PAGE1)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 테스트 프로그램 전압(Vpgm)이 인가될 수 있고, 제2 워드 라인(WL2)에 소거 전압(Vera)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에 온 전압(Von)이 인가될 수 있고, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에 오프 전압(Voff)이 인가될 수 있다.
또한, 제3 및 제4 프로그램 루프들(LOOP3, LOOP4)에서, 테스트 프로그램 검증 동작은 선택된 제1 페이지(PAGE1)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 테스트 프로그램 검증 전압(Vver)이 인가될 수 있고, 제2 워드 라인 (WL2)에는 독출 전압(Vread)이 인가될 수 있다. 또한, 제1 스트링 선택 라인(SSL1)에 온 전압(Von)이 인가될 수 있고, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에는 오프 전압(Voff)이 인가될 수 있다.
다음으로, 선택된 페이지가 제3 페이지(PAGE3)인 두 번째 테스트 프로그램 동작에 대해 상술하기로 한다.
제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 테스트 프로그램 동작은 선택된 제3 페이지(PAGE3)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 테스트 프로그램 전압(Vpgm)이 인가될 수 있고, 제2 워드 라인(WL2)에 소거 전압(Vera)이 인가될 수 있다. 또한, 제3 스트링 선택 라인(SSL3)에 온 전압(Von)이 인가될 수 있고, 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)에 오프 전압(Voff)이 인가될 수 있다.
또한, 제1 및 제2 프로그램 루프들(LOOP1, LOOP2)에서, 테스트 프로그램 검증 동작은 선택된 제3 페이지(PAGE3)에 대해서만 수행될 수 있다. 구체적으로, 제1 워드 라인(WL1)에 테스트 프로그램 검증 전압(Vver)이 인가될 수 있고, 제2 워드 라인 (WL2)에는 소거 전압(Vera)이 인가될 수 있다. 또한, 제3 스트링 선택 라인(SSL3)에 온 전압(Von)이 인가될 수 있고, 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)에는 오프 전압(Voff)이 인가될 수 있다.
도 33은 본 발명의 다른 실시예에 따른 메모리 시스템(3)을 개략적으로 나타내는 블록도이다.
도 33을 참조하면, 메모리 시스템(3)은 메모리 장치(10), 메모리 컨트롤러(20) 및 테스트 장치(30)를 포함할 수 있다. 메모리 장치(10)는 도 1의 메모리 장치(10)와 실질적으로 동일하고, 메모리 컨트롤러(20)는 도 1의 메모리 컨트롤러(20)와 실질적으로 동일하며, 테스트 장치(30)는 도 28의 테스트 장치(30)와 실질적으로 동일하다. 따라서, 각 구성 요소에 대한 상세한 설명은 생략하기로 한다.
본 실시예에 따르면, 메모리 컨트롤러(20) 및 테스트 장치(30)를 메모리 시스템(3)에 포함시킴으로써, 메모리 장치(10)에 대한 프로그램 동작 및 테스트 프로그램 동작의 효율성을 향상시킬 수 있다.
도 34는 본 발명의 또 다른 실시예에 따른 메모리 시스템(4)을 개략적으로 나타내는 블록도이다.
도 34를 참조하면, 메모리 시스템(4)은 메모리 장치(10), 메모리 컨트롤러(20), 테스트 장치(30) 및 선택부(40)를 포함할 수 있다. 메모리 장치(10)는 도 1의 메모리 장치(10)와 실질적으로 동일하고, 메모리 컨트롤러(20)는 도 1의 메모리 컨트롤러(20)와 실질적으로 동일하며, 테스트 장치(30)는 도 28의 테스트 장치(30)와 실질적으로 동일하다. 따라서, 각 구성 요소에 대한 상세한 설명은 생략하기로 한다.
선택부(40)는 호스트(미도시)로부터 제공되는 선택 신호에 응답하여 메모리 컨트롤러(20) 또는 테스트 장치(30)를 선택적으로 메모리 장치(10)에 연결시킬 수 있다. 본 실시예에 따르면, 메모리 컨트롤러(20), 테스트 장치(30) 및 선택부(40)를 메모리 시스템(4)에 포함시킴으로써, 메모리 장치(10)에 대한 프로그램 동작 및 테스트 프로그램 동작의 효율성을 향상시킬 수 있다.
도 35는 본 발명의 일 실시예에 따른 메모리 모듈(1000)을 개략적으로 나타내는 블록도이다.
도 35를 참조하면, 메모리 모듈(1000)은 메모리 칩들(1210 내지 1240) 및 제어 칩(1100)을 포함할 수 있다. 메모리 칩들(1210 내지 1240)은 데이터를 저장할 수 있다. 예를 들어, 메모리 칩들(1210 내지 1240)은 각각, 도 1의 메모리 장치(10)일 수 있다. 제어 칩(1100)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 칩들(1210 내지 1240)을 제어할 수 있다. 예를 들어, 제어 칩(1100)은 외부로부터 전송되는 칩 선택 신호에 대응되는 메모리 칩(1210 내지 1240)을 활성화할 수 있고, 각 메모리 칩(1210 내지 1240)에서 독출되는 데이터에 대한 에러 체크 및 정정 동작을 수행할 수 있다.
본 발명의 실시예에 따라, 각 메모리 칩(1210 내지 1240)에 대하여 멀티 프로그램 동작이 수행될 수 있다. 따라서, 도 1 내지 도 34를 참조하여 상술된 내용은 본 실시예에 따른 메모리 모듈(1000)에 적용될 수 있다.
도 36은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템(2000)을 나타내는 블록도이다.
도 36을 참조하면, 컴퓨팅 시스템(2000)은 모바일 기기나 데스크 탑 컴퓨터 등일 수 있고, CPU 등을 포함하는 호스트(2100), 램(2200), 유저 인터페이스(2300) 및 장치 드라이버(2400)를 포함할 수 있으며, 이들 구성요소는 각각 버스(2600)에 전기적으로 연결되어 있다. 불휘발성 저장 시스템(2500)은 장치 드라이버(2400)와 연결될 수 있다.
호스트(2100)는 컴퓨팅 시스템(2000) 전체를 제어하고, 유저 인터페이스(2300)를 통해서 입력된 유저의 명령에 대응하는 연산을 수행할 수 있다. 램(2200)은 호스트(2100)의 데이터 메모리 역할을 할 수 있고, 호스트(2100)는 장치 드라이버(2400)를 통해서 불휘발성 저장 시스템(2500)에 유저 데이터를 기록하거나 독출할 수 있다.
또한, 도 36에서는 불휘발성 저장 시스템(2500)의 동작 및 관리를 제어하기 위한 장치 드라이버(2400)가 호스트(2100)의 외부에 구비되는 것으로 도시되었으나, 장치 드라이버(2400)는 호스트(2100)의 내부에 구비될 수도 있다. 불휘발성 저장 시스템(2500)은 도 1의 메모리 장치(10)를 포함할 수 있다. 따라서, 도 1 내지 도 24를 참조하여 상술된 내용은 본 실시예에 따른 컴퓨팅 시스템(2000)에 적용될 수 있다.
도 37은 본 발명의 일 실시예에 따른 메모리 카드를 나타낸다.
도 37을 참조하면, 메모리 카드(3000)는 모바일 기기나 데스크 탑 컴퓨터와 같은 전자기기에 연결하여 사용할 수 있는 휴대용 저장장치일 수 있다. 도 37에 도시된 바와 같이, 메모리 카드(3000)는 메모리 컨트롤러(3100), 메모리 장치(3200) 및 포트 영역(3300)을 포함할 수 있다.
메모리 카드(3000)는 포트 영역(3300)을 통해서 외부의 호스트(미도시)와 통신할 수 있고, 메모리 컨트롤러(3100)는 메모리 장치(3200)를 제어할 수 있다. 메모리 컨트롤러(3100)는 프로그램을 저장하는 ROM(미도시)으로부터 프로그램을 읽어서 수행할 수 있다.
도 38은 본 발명의 일 실시예에 따른 메모리 시스템이 장착된 이동 단말기의 일 예를 나타내는 도면이다.
도 38을 참조하면, 이동 단말기(4000)에는 본 발명의 실시예들에 따른 메모리 시스템(1, 3, 4)이 장착될 수 있다. 이동 단말기(4000)는 기능이 제한되어 있지 않고 응용 프로그램을 통해 상당 부분의 기능을 변경하거나 확장할 수 있는 스마트폰일 수 있다. 이동 단말기(4000)는, 무선 기지국과 RF 신호를 교환하기 위한 내장 안테나(4100)을 포함하고, 카메라(4300)에 의해 촬영된 영상들 또는 안테나(4100)에 의해 수신되어 복호화된 영상들을 디스플레이하기 위한 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diodes) 화면과 같은 디스플레이 화면(4200)를 포함한다.
이동 단말기(4000)는 제어 버튼, 터치 패널을 포함하는 동작 패널(4400)를 포함할 수 있다. 또한 디스플레이 화면(4200)이 터치스크린인 경우, 동작 패널(4400)은 디스플레이 화면(4200)의 터치감지패널을 더 포함할 수 있다. 이동 단말기(4000)은 음성, 음향을 출력하기 위한 스피커(4800) 또는 다른 형태의 음향 출력부, 음성/음향이 입력되는 마이크로폰(4500) 또는 다른 형태의 음향 입력부를 포함할 수 있다.
이동 단말기(4000)는 비디오 및 정지영상을 촬영하기 위한 CCD 카메라와 같은 카메라(4300)를 더 포함한다. 또한, 이동 단말기(4000)는 카메라(4300)에 의해 촬영되거나 이메일(E-mail)로 수신되거나 다른 형태로 획득된 비디오나 정지 영상들과 같이, 부호화되거나 복호화된 데이터를 저장하기 위한 저장 매체(4700), 그리고 저장 매체(4700)를 이동 단말기(4000)에 장착하기 위한 슬롯(4600)을 포함할 수 있다. 저장 매체(4700)는 도 1의 메모리 장치(10)를 포함하여 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1, 3, 4: 메모리 시스템, 2: 테스트 시스템
10: 메모리 장치, 20: 메모리 컨트롤러, 30: 테스트 장치

Claims (10)

  1. 각각 프로그램 동작 및 프로그램 검증 동작을 포함하는 N개의 프로그램 루프들이 반복 수행되는 메모리 시스템의 프로그램 방법으로서,
    상기 N개의 프로그램 루프들 중 제1 프로그램 루프는,
    선택 메모리 셀 및 적어도 하나의 추가 선택 메모리 셀이 연결된 적어도 하나의 워드 라인에 프로그램 전압을 인가함으로써, 상기 선택 메모리 셀 및 상기 적어도 하나의 추가 선택 메모리 셀에 대한 프로그램 동작을 수행하는 단계; 및
    상기 선택 메모리 셀이 연결된 선택 워드 라인에 프로그램 검증 전압을 인가함으로써, 상기 선택 메모리 셀에 대한 프로그램 검증 동작을 수행하는 단계를 포함하고,
    상기 N개의 프로그램 루프들 중 제2 프로그램 루프는,
    상기 선택 워드 라인에 상기 프로그램 전압을 인가함으로써, 상기 선택 메모리 셀에 대한 프로그램 동작을 수행하는 단계; 및
    상기 선택 워드 라인에 상기 프로그램 검증 전압을 인가함으로써, 상기 선택 메모리 셀에 대한 프로그램 검증 동작을 수행하는 단계를 포함하며,
    N은 2이상의 자연수인 것을 특징으로 하는 메모리 시스템의 프로그램 방법.
  2. 제1항에 있어서,
    상기 적어도 하나의 워드 라인은,
    상기 선택 메모리 셀이 연결된 상기 선택 워드 라인; 및
    상기 적어도 하나의 추가 선택 메모리 셀이 연결된 적어도 하나의 추가 선택 워드 라인을 포함하는 것을 특징으로 하는 메모리 시스템의 프로그램 방법.
  3. 제1항에 있어서,
    상기 선택 메모리 셀 및 상기 적어도 하나의 추가 선택 메모리 셀은 상기 선택 워드 라인에 공통으로 연결되고,
    상기 프로그램 동작을 수행하는 단계는,
    상기 선택 메모리 셀 및 상기 적어도 하나의 추가 선택 메모리 셀이 연결된 복수의 스트링 선택 라인들에 온(on) 전압을 인가하는 것을 특징으로 하는 메모리 시스템의 프로그램 방법.
  4. 제3항에 있어서,
    상기 복수의 스트링 선택 라인들은,
    상기 선택 메모리 셀이 연결된 선택 스트링 선택 라인; 및
    상기 적어도 하나의 추가 선택 메모리 셀이 연결된 적어도 하나의 추가 선택 스트링 선택 라인을 포함하며,
    상기 프로그램 검증 동작을 수행하는 단계는,
    상기 선택 스트링 선택 라인에 상기 온 전압을 인가하고, 상기 적어도 하나의 추가 선택 스트링 선택 라인에 오프(off) 전압을 인가하는 것을 특징으로 하는 메모리 시스템의 프로그램 방법.
  5. 제1항에 있어서,
    상기 적어도 하나의 추가 선택 메모리 셀은 복수의 추가 선택 메모리 셀들이고,
    상기 적어도 하나의 워드 라인은,
    상기 선택 메모리 셀 및 상기 복수의 추가 선택 메모리 셀들 중 일부가 연결된 상기 선택 워드 라인; 및
    상기 복수의 추가 선택 메모리 셀들 중 나머지가 연결된 적어도 하나의 추가 선택 워드 라인을 포함하고,
    상기 프로그램 동작을 수행하는 단계는,
    상기 선택 메모리 셀 및 상기 복수의 추가 선택 메모리 셀들이 연결된 복수의 스트링 선택 라인들에 온 전압을 인가하는 것을 특징으로 하는 메모리 시스템의 프로그램 방법.
  6. 제5항에 있어서,
    상기 복수의 스트링 선택 라인들은,
    상기 선택 메모리 셀이 연결된 선택 스트링 선택 라인; 및
    상기 복수의 추가 선택 메모리 셀들 중 상기 선택 스트링 선택 라인에 연결되지 않은 적어도 하나의 추가 선택 메모리 셀에 연결된 적어도 하나의 추가 선택 스트링 선택 라인을 포함하며,
    상기 프로그램 검증 동작을 수행하는 단계는,
    상기 선택 스트링 선택 라인에 상기 온 전압을 인가하고, 상기 적어도 하나의 추가 선택 스트링 선택 라인에 오프 전압을 인가하는 것을 특징으로 하는 메모리 시스템의 프로그램 방법.
  7. 삭제
  8. 제1항에 있어서,
    상기 선택 메모리 셀에 대한 상기 N개의 프로그램 루프들이 완료되면, 상기 적어도 하나의 추가 선택 메모리 셀에 대한 M개의 프로그램 루프들을 반복 수행하는 단계를 더 포함하고,
    상기 선택 메모리 셀 및 상기 적어도 하나의 추가 선택 메모리 셀에 대한 상기 프로그램 동작을 수행하는 단계가 L번 수행된 경우, M은 (N-L)인 것을 특징으로 하는 메모리 시스템의 프로그램 방법.
  9. 제1항에 있어서,
    상기 N개의 프로그램 루프들 중 제3 프로그램 루프는,
    상기 적어도 하나의 추가 선택 메모리 셀이 연결된 적어도 하나의 추가 선택 워드 라인에 상기 프로그램 전압을 인가함으로써, 상기 적어도 하나의 추가 선택 메모리 셀에 대한 프로그램 동작을 수행하는 단계;
    상기 추가 선택 워드 라인에 상기 프로그램 검증 전압을 인가함으로써, 상기 추가 선택 메모리 셀에 대한 프로그램 검증 동작을 수행하는 단계;
    상기 선택 워드 라인에 상기 프로그램 전압을 인가함으로써, 상기 선택 메모리 셀에 대한 재 프로그램 동작을 수행하는 단계; 및
    상기 선택 워드 라인에 상기 프로그램 검증 전압을 인가함으로써, 상기 선택 메모리 셀에 대한 재 프로그램 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 프로그램 방법.
  10. 선택 메모리 셀 및 적어도 하나의 추가 선택 메모리 셀이 연결된 적어도 하나의 워드 라인에 테스트 프로그램 전압을 인가함으로써, 상기 선택 메모리 셀 및 상기 적어도 하나의 추가 선택 메모리 셀에 대한 테스트 프로그램 동작을 수행하는 단계;
    상기 선택 메모리 셀에 연결된 선택 워드 라인에 테스트 프로그램 검증 전압을 인가함으로써, 상기 선택 메모리 셀에 대한 테스트 프로그램 검증 동작을 수행하는 단계;
    상기 선택 워드 라인에 상기 테스트 프로그램 전압을 인가함으로써, 상기 선택 메모리 셀에 대한 테스트 프로그램 동작을 수행하는 단계; 및
    상기 선택 워드 라인에 상기 테스트 프로그램 검증 전압을 인가함으로써, 상기 선택 메모리 셀에 대한 테스트 프로그램 검증 동작을 수행하는 단계를 포함하는 메모리 시스템의 테스트 방법.
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