JP2005327919A - Method for manufacturing device and device, electrooptic element and printer - Google Patents
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Description
本発明は、基体上に強誘電体層又は圧電体層を有した強誘電体素子または圧電体素子としてのデバイスの製造方法と、これによって得られるデバイス、電気光学素子、プリンタに関する。 The present invention relates to a method of manufacturing a device as a ferroelectric element or a piezoelectric element having a ferroelectric layer or a piezoelectric layer on a substrate, and a device, an electro-optical element, and a printer obtained thereby.
下部電極と上部電極との間に、強誘電体層や圧電体層を挟持してなるデバイスとして、強誘電体素子や圧電体素子が知られている。
強誘電体素子としては、例えばキャパシタ部分に強誘電体層（強誘電体膜）を有し、その自発分極によりデータを保持する強誘電体メモリ（ＦｅＲＡＭ）が知られている。
また、圧電体素子としては、例えば液滴吐出式記録ヘッドに適用されるものなどが知られている。この圧電体素子は、圧電体層として膜厚が０．５μｍ〜２０μｍ程度のチタン酸ジルコン酸鉛（ＰＺＴ）等からなる薄膜を用いたもので、圧電体層が、例えば、スパッタ法、ゾルゲル法、レーザーアブレーション法、ＣＶＤ法等によって形成されたものである。
Ferroelectric elements and piezoelectric elements are known as devices in which a ferroelectric layer or a piezoelectric layer is sandwiched between a lower electrode and an upper electrode.
As a ferroelectric element, for example, a ferroelectric memory (FeRAM) having a ferroelectric layer (ferroelectric film) in a capacitor portion and retaining data by its spontaneous polarization is known.
In addition, as a piezoelectric element, for example, one applied to a droplet discharge type recording head is known. This piezoelectric element uses a thin film made of lead zirconate titanate (PZT) or the like having a film thickness of about 0.5 μm to 20 μm as the piezoelectric layer, and the piezoelectric layer is formed by, for example, sputtering or sol-gel method. , Formed by laser ablation method, CVD method or the like.
ところで、前記の液滴吐出式記録ヘッドに採用されるような圧電体素子を製造する場合、従来では、基板全面に形成した下部電極上に圧電体薄膜を成膜し、さらにその上に白金などの上部電極用の金属膜をスパッタ法などによって成膜し、その後、フォトリソグラフィ法により、前記金属膜及び圧電体薄膜の不要部分をエッチング除去し、上部電極及び圧電体層をそれぞれ形成することで行う。あるいは、スクリーン印刷などの印刷法により行うものとしている。（例えば、特許文献１参照。）
しかしながら、フォトリソグラフィ法では、特に圧電体薄膜をエッチングする必要上、得られる圧電体層に対して、例えばプラズマ等のエッチングによるダメージが与えられてしまい、結果として圧電体層が本来の特性を発揮できなくなってしまうといった課題がある。また、一般にフォトリソグラフィ法は、材料の使用効率が悪く、工程が煩雑となるため、高コストとなりタクトタイムも大きくなるといった課題もある。また、印刷法では、微細パターンの形成が困難であり、さらにパターンごとにマスクを作製しなくてはならないという課題がある。 However, in the photolithographic method, the piezoelectric thin film is particularly required to be etched, so that the obtained piezoelectric layer is damaged by etching such as plasma, and as a result, the piezoelectric layer exhibits its original characteristics. There is a problem that it becomes impossible. Further, in general, the photolithography method has a problem that the use efficiency of the material is poor and the process becomes complicated, so that the cost is increased and the tact time is increased. In addition, in the printing method, it is difficult to form a fine pattern, and there is a problem that a mask must be prepared for each pattern.
本発明は前記事情に鑑みてなされたもので、その目的とするところは、任意の平面形状を有する強誘電体層や圧電体層を有するデバイスについて、特にその強誘電体層や圧電体層が本来の特性を発揮するよう、エッチングによるダメージをなくすようにした製造方法と、これによって得られる、強誘電体素子や圧電体素子等のデバイス、さらには電気光学素子、プリンタを提供することにある。 The present invention has been made in view of the above circumstances, and its object is to provide a device having a ferroelectric layer or a piezoelectric layer having an arbitrary planar shape, in particular, the ferroelectric layer or the piezoelectric layer. To provide a manufacturing method in which damage caused by etching is eliminated so as to exhibit the original characteristics, and a device such as a ferroelectric element and a piezoelectric element, and an electro-optical element and a printer obtained thereby. .
本発明のデバイスの製造方法は、前記目的を達成するため、基体上に、下部電極を形成する工程と、前記基体上に、前記下部電極に隣接する凸部を形成する工程と、前記下部電極上に、強誘電体材料又は圧電体材料を供給し、強誘電体層又は圧電体層を形成する工程と、を含むことを特徴としている。
また、この製造方法では、前記凸部形成工程において、前記基体上に前記凸部を絶縁材料で形成後、前記下部電極形成工程において、前記凸部に隣接させて前記下部電極を形成するようにしてもよい。
また、前記下部電極形成工程において、複数の前記下部電極を形成後、前記凸部形成工程において、前記下部電極同士の間に、絶縁材料からなる前記凸部を形成するようにしてもよい。
また、前記凸部形成工程において、前記下部電極上を埋めるように絶縁層を形成し、その後、前記下部電極上の前記絶縁層を除去することで前記凸部を形成するようにしてもよい。
また、前記下部電極形成工程において、前記下部電極を形成後、前記凸部形成工程において、前記下部電極上に絶縁材料からなる凸部を形成するようにしてもよい。
In order to achieve the object, the device manufacturing method of the present invention includes a step of forming a lower electrode on a substrate, a step of forming a convex portion adjacent to the lower electrode on the substrate, and the lower electrode. And a step of supplying a ferroelectric material or a piezoelectric material to form a ferroelectric layer or a piezoelectric layer.
Further, in this manufacturing method, in the convex portion forming step, the convex portion is formed of an insulating material on the base, and then in the lower electrode forming step, the lower electrode is formed adjacent to the convex portion. May be.
In the lower electrode forming step, after forming the plurality of lower electrodes, the convex portion made of an insulating material may be formed between the lower electrodes in the convex portion forming step.
Moreover, in the said convex part formation process, an insulating layer may be formed so that the said lower electrode may be filled, and the said convex part may be formed by removing the said insulating layer on the said lower electrode after that.
Further, after forming the lower electrode in the lower electrode forming step, a convex portion made of an insulating material may be formed on the lower electrode in the convex portion forming step.
このデバイスの製造方法によれば、例えば凸部間において露出する面を、予め強誘電体材料又は圧電体材料に対して親和性が高くしておくことにより、この凸部間に強誘電体層又は圧電体層を選択的に形成することが可能となる。したがって、得られる強誘電体層又は圧電体層をエッチングなしに形成することが可能となることから、これら強誘電体層又は圧電体層に対するエッチングによるダメージをなくすことができ、よって、これら強誘電体層又は圧電体層に本来の特性を発揮させることができる。また、強誘電体材料又は圧電体材料として液状の材料を用いた場合に、この材料は毛細管現象によって凸部間に引き込まれやすくなり、したがって強誘電体材料又は圧電体材料は、凸部間に選択的に配されるようになる。また、所定平面形状の強誘電体層又は圧電体層を、エッチングを行うことなく極めて簡便に形成することが可能となり、したがってデバイスを、高効率、低コストにて形成することが可能となる。 According to this device manufacturing method, for example, the surface exposed between the convex portions has a high affinity for the ferroelectric material or the piezoelectric material in advance, so that the ferroelectric layer is interposed between the convex portions. Alternatively, the piezoelectric layer can be selectively formed. Therefore, since the obtained ferroelectric layer or piezoelectric layer can be formed without etching, damage to the ferroelectric layer or piezoelectric layer due to etching can be eliminated. The body layer or the piezoelectric layer can exhibit original characteristics. In addition, when a liquid material is used as the ferroelectric material or the piezoelectric material, this material is likely to be drawn between the convex portions due to capillary action, so that the ferroelectric material or the piezoelectric material is It will be arranged selectively. In addition, it is possible to form a ferroelectric layer or a piezoelectric layer having a predetermined planar shape very simply without performing etching, and thus it is possible to form a device with high efficiency and low cost.
また、前記デバイスの製造方法においては、前記凸部の先端部を、先端方向に向けて徐々に細くなるように形成するのが好ましい。
このようにすれば、凸部上に前記強誘電体材料又は圧電体材料が配されても、この凸部の先端部が徐々に細くなっているので、凸部上に配された強誘電体材料又は圧電体材料が凸部上から落下する。
In the device manufacturing method, it is preferable that the tip of the convex portion is formed so as to be gradually narrowed toward the tip.
In this way, even if the ferroelectric material or the piezoelectric material is disposed on the convex portion, the tip portion of the convex portion is gradually narrowed, so the ferroelectric disposed on the convex portion. The material or the piezoelectric material falls from the convex portion.
また、前記デバイスの製造方法においては、前記強誘電体層又は圧電体層形成後、前記凸部上の前記強誘電体材料又は圧電体材料を除去するための研磨処理工程が含まれているのが好ましい。
このようにすれば、凸部上に前記強誘電体材料又は圧電体材料が配されてそのまま残ってしまっても、研磨処理がなされることでこれが除去される。
Further, the device manufacturing method includes a polishing process step for removing the ferroelectric material or piezoelectric material on the convex portion after the ferroelectric layer or piezoelectric layer is formed. Is preferred.
In this way, even if the ferroelectric material or the piezoelectric material is disposed on the convex portion and remains as it is, it is removed by the polishing process.
また、前記デバイスの製造方法においては、前記下部電極は、白金、イリジウム、酸化イリジウム、ルテニウム酸ストロンチウムのいずれかを用いて形成されているのが好ましい。
このようにすれば、これの上に形成する強誘電体層又は圧電体層の配向性が良好になり、強誘電体層又は圧電体層の特性がより良好になる。
In the device manufacturing method, the lower electrode is preferably formed using any one of platinum, iridium, iridium oxide, and strontium ruthenate.
In this way, the orientation of the ferroelectric layer or piezoelectric layer formed thereon is improved, and the characteristics of the ferroelectric layer or piezoelectric layer are improved.
また、前記デバイスの製造方法においては、前記強誘電体層又は圧電体層形成工程では、前記下部電極上にミスト状の前記強誘電体材料又は圧電体材料を供給するのが好ましい。
このようにすれば、強誘電体材料又は圧電体材料がサブミクロンオーダーの液滴であるミストとして供給されるので、強誘電体層又は圧電体層が微細なものであっても、極めて高精度、かつ容易に形成することが可能になる。
In the device manufacturing method, it is preferable that in the ferroelectric layer or piezoelectric layer forming step, the mist-like ferroelectric material or piezoelectric material is supplied onto the lower electrode.
In this way, since the ferroelectric material or the piezoelectric material is supplied as a mist that is a submicron-order droplet, even if the ferroelectric layer or the piezoelectric layer is fine, it has extremely high accuracy. And can be formed easily.
なお、このデバイスの製造方法においては、前記凸部と前記下部電極の表面との間の段差を、前記ミストの径より大きくするのが好ましい。
このようにすれば、前記ミストの粒子が凸部間に入り込み易くなるとともに、一旦入り込んだミストはこの凸部間から出ることがない。
In this device manufacturing method, it is preferable that the step between the convex portion and the surface of the lower electrode is larger than the diameter of the mist.
If it does in this way, while it becomes easy for the particle | grains of the said mist to enter between convex parts, the mist once entered does not come out between these convex parts.
また、前記デバイスの製造方法においては、前記強誘電体層又は前記圧電体層形成工程では、前記下部電極上にＣＶＤ法を用いて前記強誘電体材料又は圧電体材料を供給するのが好ましい。
このようにすれば、強誘電体層又は前記圧電体層が特に微小である場合にも、極めて高精度に選択的に形成することが可能となる。
In the device manufacturing method, it is preferable that in the ferroelectric layer or piezoelectric layer forming step, the ferroelectric material or piezoelectric material is supplied onto the lower electrode by a CVD method.
In this way, even when the ferroelectric layer or the piezoelectric layer is particularly small, it can be selectively formed with extremely high accuracy.
また、前記デバイスの製造方法においては、前記凸部表面に、前記強誘電体材料又は圧電体材料に対する親和性が低い表面特性を有する表面修飾膜を形成する工程を備え、前記表面修飾膜形成後、前記強誘電体層又は前記圧電体層を形成するのが好ましい。
このようにすれば、極めて容易に凸部上面の特性を制御することが可能になり、高精度かつ低コストで強誘電体層又は圧電体層を形成することが可能になる。
Further, the device manufacturing method includes a step of forming a surface modification film having surface characteristics with low affinity for the ferroelectric material or the piezoelectric material on the surface of the convex portion, and after the surface modification film is formed. Preferably, the ferroelectric layer or the piezoelectric layer is formed.
In this way, it is possible to control the characteristics of the upper surface of the convex portion very easily, and it is possible to form a ferroelectric layer or a piezoelectric layer with high accuracy and low cost.
また、前記デバイスの製造方法においては、前記下部電極表面に、前記強誘電体材料又は圧電体材料に対する親和性が高い表面特性を有する表面修飾膜を形成する工程を備え、前記表面修飾膜形成後、前記強誘電体層又は前記圧電体層を形成するのが好ましい。
このようにすれば、極めて容易に下部電極表面の特性を制御することが可能になり、高精度かつ低コストで強誘電体層又は圧電体層を形成することが可能になる。
Further, the device manufacturing method includes a step of forming a surface modification film having surface characteristics having high affinity for the ferroelectric material or the piezoelectric material on the surface of the lower electrode, and after the surface modification film is formed. Preferably, the ferroelectric layer or the piezoelectric layer is formed.
In this way, the characteristics of the lower electrode surface can be controlled very easily, and the ferroelectric layer or the piezoelectric layer can be formed with high accuracy and low cost.
なお、これらデバイスの製造方法においては、前記表面修飾膜として、自己組織化単分子膜を用いるのが好ましい。
このように、自己組織化単分子膜を用いて表面修飾膜を形成すれば、この表面修飾膜を形成した領域の親和性の程度を極めて高精度に制御することが可能となる。ここで、自己組織化単分子膜（ＳＡＭｓ：Self-Assembled Monolayers）は、固体表面へ分子を固定する方法であって高配向・高密度な分子層が形成可能な方法である自己組織化（ＳＡ：Self-Assembly）法によって作製される膜である。自己組織化法は、オングストロームオーダで分子の環境及び幾何学的配置を操作できる。
また、自己組織化単分子膜は、有機分子の固定化技術の有力な一手段となり作製法の簡便さと分子と基板間に存在する化学結合のために膜の熱的安定性も高く、オングストロームオーダの分子素子作製のための重要技術である。また、自己組織化単分子膜は、基本的に自己集合プロセスであり、自発的に微細パターンを形成することができる。したがって、自己組織化単分子膜は、超微小電子回路で用いられるような、すなわち既存のリソグラフィー法が使えないような、緻密で高度なパターン形成を簡便に形成することができる。
したがって、このような自己組織化単分子膜を表面修飾膜として用いることにより、極めて微細な平面形状の強誘電体層又は圧電体層を簡便にかつ高精度に形成することが可能になる。
In these device manufacturing methods, it is preferable to use a self-assembled monolayer as the surface modification film.
Thus, if a surface modification film is formed using a self-assembled monolayer, the degree of affinity of the region where the surface modification film is formed can be controlled with extremely high accuracy. Here, self-assembled monolayers (SAMs) are methods for fixing molecules on a solid surface and capable of forming highly oriented and high-density molecular layers (SA). : A film produced by the Self-Assembly method. Self-organization methods can manipulate the molecular environment and geometry on the order of angstroms.
In addition, self-assembled monolayers are an effective means of immobilizing organic molecules, and the thermal stability of the films is high due to the ease of fabrication and the chemical bonds existing between the molecules and the substrate. This is an important technique for manufacturing molecular devices. The self-assembled monolayer is basically a self-assembly process, and can form a fine pattern spontaneously. Therefore, the self-assembled monolayer can easily form a dense and advanced pattern that is used in a microelectronic circuit, that is, an existing lithography method cannot be used.
Therefore, by using such a self-assembled monomolecular film as the surface modification film, it is possible to easily and highly accurately form a ferroelectric layer or piezoelectric layer having a very fine planar shape.
また、前記デバイスの製造方法においては、前記凸部の幅を、隣接する前記下部電極の幅以下にするのが好ましい。
このようにすれば、例えば凸部上に配された強誘電体材料又は圧電体材料が、下部電極と凸部上面との親和性の差や、前述した毛細管現象により、下部電極上に移動してここに容易に入り込むようになる。
In the device manufacturing method, it is preferable that the width of the convex portion is equal to or smaller than the width of the adjacent lower electrode.
In this way, for example, the ferroelectric material or the piezoelectric material disposed on the convex portion moves onto the lower electrode due to the difference in affinity between the lower electrode and the upper surface of the convex portion or the capillary phenomenon described above. Can easily get into here.
本発明のデバイスは、基体上に形成された下部電極と、前記下部電極の表面から突出した絶縁材料からなる凸部と、前記下部電極上に形成された強誘電体層又は圧電体層とを含むことを特徴としている。
このデバイスによれば、前述したように強誘電体層又は圧電体層がエッチングされることなく形成されているので、強誘電体層又は圧電体層はダメージがないため本来の特性を発揮するものとなり、したがって高効率、低コストで高品質に形成されたものとなる。
なお、このようなデバイスとしては、下部電極上に強誘電体層が形成されることにより、強誘電体メモリ等の強誘電体素子となる。
また、下部電極上に圧電体層が形成されることにより、例えば液滴吐出式記録ヘッドに適用されるような圧電体素子となる。
The device of the present invention comprises a lower electrode formed on a substrate, a convex portion made of an insulating material protruding from the surface of the lower electrode, and a ferroelectric layer or a piezoelectric layer formed on the lower electrode. It is characterized by including.
According to this device, as described above, the ferroelectric layer or the piezoelectric layer is formed without being etched, so that the ferroelectric layer or the piezoelectric layer exhibits the original characteristics because there is no damage. Therefore, it is formed with high efficiency, low cost and high quality.
As such a device, a ferroelectric layer such as a ferroelectric memory is formed by forming a ferroelectric layer on the lower electrode.
Further, by forming a piezoelectric layer on the lower electrode, a piezoelectric element that is applied to, for example, a droplet discharge type recording head is obtained.
本発明の電気光学素子は、透明な基体上に形成された透明な下部電極と、前記下部電極の表面から突出した絶縁材料からなる凸部と、前記下部電極上に形成された透明な強誘電体層と、前記強誘電体層上に形成された透明な上部電極とを含むことを特徴としている。
この電気光学素子によれば、強誘電体層がエッチングされることなく形成されているので、強誘電体層はダメージがないため本来の特性を発揮するものとなり、したがって高効率、低コストで高品質に形成されたものとなる。
本発明のプリンタは、基体上に形成された下部電極と、前記下部電極の表面から突出した絶縁材料からなる凸部と、前記下部電極上に形成された圧電体層とを備えた液滴吐出ヘッドを有することを特徴としている。
このプリンタによれば、圧電体層がエッチングされることなく形成され、したがって高効率、低コストで高品質に形成された液滴吐出ヘッドを有することから、このプリンタ自体も低コストで高品質なものとなる。
The electro-optic element of the present invention includes a transparent lower electrode formed on a transparent substrate, a convex portion made of an insulating material protruding from the surface of the lower electrode, and a transparent ferroelectric formed on the lower electrode. It includes a body layer and a transparent upper electrode formed on the ferroelectric layer.
According to this electro-optical element, since the ferroelectric layer is formed without being etched, the ferroelectric layer exhibits its original characteristics because it is not damaged, and therefore, high efficiency and low cost. It will be formed in quality.
According to another aspect of the invention, there is provided a printer including a lower electrode formed on a substrate, a convex portion made of an insulating material protruding from a surface of the lower electrode, and a piezoelectric layer formed on the lower electrode. It has a head.
According to this printer, since the piezoelectric layer is formed without being etched, and thus has a droplet discharge head formed with high efficiency, low cost and high quality, the printer itself is also low cost and high quality. It will be a thing.
以下、本発明を詳しく説明する。
まず、本発明のデバイスの製造方法を、特に下部電極上に圧電体層を形成する、圧電体素子の製造方法に適用した場合の一実施形態について説明する。
（圧電体素子の製造方法）
図１（ａ）に示すように、まず、基板（基体）１を用意する。この基板（基体）１としては、例えば単結晶シリコンが好適に用いられるが、このようなシリコン以外にも、ガラスやセラミックなど任意のものを用いることができる。また、係る基板１の表面に、半導体膜、金属膜、誘電体膜等が設けられたものであってもよい。
The present invention will be described in detail below.
First, an embodiment in which the device manufacturing method of the present invention is applied to a method for manufacturing a piezoelectric element in which a piezoelectric layer is formed on a lower electrode will be described.
(Method for manufacturing piezoelectric element)
As shown in FIG. 1A, first, a substrate (base body) 1 is prepared. As this substrate (base) 1, for example, single crystal silicon is preferably used, but other than silicon such as glass or ceramic can be used. Further, a semiconductor film, a metal film, a dielectric film, or the like may be provided on the surface of the
次に、この基板１上の全面に、プラズマＣＶＤ法やスパッタ法等によって電極材料を成膜し、必要に応じてこれをアニール処理することにより、電極層２を形成する。そして、この電極層２を、公知のレジスト技術及びフォトリソグラフィー技術によってパターニングし、図１（ｂ）に示すように下部電極３を形成する。この下部電極３は、後述する圧電体層に電圧を印加するための一方の電極となるものであり、例えばＰｔ（白金）やＩｒ（イリジウム）、ＩｒＯｘ（酸化イリジウム）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ３）等からなるものである。なお、この下部電極３のパターン、すなわちその平面形状としては、例えばこの下部電極３が略正方形の独立した島状となり、これを囲む部位が格子状となるようなパターンとしたり、あるいは、下部電極３が縞状となるパターンなどとする。本実施形態では、下部電極３が略正方形の独立した島状となり、これを囲む部位が格子状となるようなパターンとしている。
Next, an electrode material is formed on the entire surface of the
次いで、図１（ｃ）に示すようにこれら下部電極３を覆ってスピンコート法やスリットコート法等によって絶縁材料を成膜し、絶縁層４を形成する。そして、この絶縁層４についても、公知のレジスト技術及びフォトリソグラフィー技術によってパターニングし、図１（ｄ）に示すように絶縁部５を形成する。この絶縁部５は、例えば、酸化シリコンや酸化アルミニウム等の酸化物、あるいは、感光性ポリイミド樹脂や感光性アクリル樹脂等からなるもので、成膜後、光照射や加熱によって硬化せしめられ、その後、前述したようにパターニングされたものである。
Next, as shown in FIG. 1C, an insulating material is formed by covering the
ここで、絶縁層４の成膜に際しては、形成する絶縁層４の厚さが前記下部電極３の厚さに比べ十分に厚くなるように形成する。また、この絶縁層４のパターニングについては、前記下部電極３のパターンに対してネガのパターンとなるように行う。すなわち、本実施形態では、前述したように下部電極３を略正方形の独立した島状としていることから、絶縁部５のパターンについては、これら下部電極３を囲む格子状のパターンとなるように形成している。
Here, when the insulating
このようにして絶縁層４を形成し、さらにこれをパターニングして絶縁部５を形成することにより、絶縁部５とこれに囲まれた（隣接した）下部電極３とは、凹凸パターンを形成するものとなる。すなわち、絶縁部５は平面形状が格子状の凸部となり、下部電極３は平面形状が略正方形状の凹部となる。なお、本実施形態では、前記の下部電極３の形成工程、及び絶縁部５の形成工程とから、本発明における凹凸パターン形成工程が構成されている。
By forming the insulating
次いで、このようにして形成した凹凸パターンにおける凹部内、すなわち絶縁部５に囲まれた下部電極３上に圧電体材料を配し、図１（ｅ）に示すように圧電体層６を形成する。ここで、圧電体層６の具体的組成としては、特に限定されるものではないが、ジルコニウム酸チタン酸鉛（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３：ＰＺＴ）、チタン酸鉛ランタン（（Ｐｂ，Ｌａ）ＴｉＯ３）、ジルコニウム酸鉛ランタン（（Ｐｂ，Ｌａ）ＺｒＯ３：ＰＬＺＴ）、マグネシウムニオブ酸チタン酸鉛（Ｐｂ（Ｍｇ、Ｎｂ）ＴｉＯ３：ＰＭＮ−ＰＴ）、マグネシウムニオブ酸ジルコン酸チタン酸鉛（Ｐｂ（Ｍｇ、Ｎｂ）(Ｚｒ、Ｔｉ)Ｏ３：ＰＭＮ−ＰＺＴ）、亜鉛ニオブ酸チタン酸鉛（Ｐｂ（Ｚｎ、Ｎｂ）ＴｉＯ３：ＰＺＮ−ＰＴ）、スカンジウムニオブ酸チタン酸鉛（Ｐｂ（Ｓｃ、Ｎｂ）ＴｉＯ３：ＰＳＮ−ＰＴ）、ニッケルニオブ酸チタン酸鉛（Ｐｂ（Ｎｉ、Ｎｂ）ＴｉＯ３：ＰＮＮ−ＰＴ）、（Ｂａ１−ｘＳｒｘ）ＴｉＯ３（０≦ｘ≦０．３）、Ｂｉ４Ｔｉ３Ｏ１２、ＳｒＢｉ２Ｔａ２Ｏ９、ＬｉＮｂＯ３、ＬｉＴａＯ３、ＫＮｂＯ３のうちいずれかであることが好ましい。例えば、マグネシウムニオブ酸ジルコニウム酸チタン酸鉛であれば、Ｐｂ（Ｍｇ１／３Ｎｂ２／３）０．１Ｚｒ０．５０４Ｔｉ０．３９６Ｏ３という組成が好適である。
Next, a piezoelectric material is disposed in the recesses in the concavo-convex pattern thus formed, that is, on the
この下部電極３表面への圧電体材料の供給には、ＰＶＤ法やＣＶＤ法等の気相法、あるいはゾルゲル法等の液相法のいずれも用いることができ、本実施形態では、液相法を用いた場合について以下に説明する。
なお、気相法を用いる場合、圧電体層６を構成する材料の気体やプラズマを下部電極３上に供給し、堆積させることにより、下部電極３上に圧電体層６を形成することができる。
For supplying the piezoelectric material to the surface of the
When the vapor phase method is used, the
液相法を用いる本実施形態の形成方法では、圧電体層６の構成物質を含む材料の溶液を凹部内、すなわち下部電極３上に供給することにより、圧電体材料（溶液）を付着させ、圧電体層６を形成する。なお、用いる圧電体材料については、特に下部電極３に対して親和性が高く、絶縁部５に対して親和性が低い材料が好適に用いられる。
圧電体材料としては、例えば圧電体層６としてＰＺＴ（ジルコニウム酸チタン酸鉛；Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）からなる層を形成する場合、ＰＺＴを酢酸系溶媒に溶かした溶液を用いることができ、この酢酸系溶媒は以下の方法で作製することができる。
In the forming method of the present embodiment using the liquid phase method, a piezoelectric material (solution) is attached by supplying a solution of a material containing the constituent material of the
As the piezoelectric material, for example, when a layer made of PZT (lead zirconate titanate; Pb (Zr, Ti) O 3 ) is formed as the
［酢酸系溶媒の製造方法］
まず、酢酸鉛・三水和物（Ｐｂ（ＣＨ３ＣＯＯ）２・３Ｈ２Ｏ）、ジルコニウムアセチルアセトナート（Ｚｒ（ＣＨ３ＣＯＣＨＣＯＣＨ３）４）および酢酸マグネシウム・三水和物（Ｍｇ（ＣＨ３ＣＯＯ）２・３Ｈ２Ｏ）を、酢酸を溶媒として攪拌する。初期は室温で攪拌し、次いで１００℃程度の雰囲気下で１０分から２０分間程度攪拌し、室温下で冷却する。次いでチタニウムテトライソプロポキシド（Ｔｉ（Ｏ−ｉ−Ｃ３Ｈ７）４）およびペンタエトキシニオブ（Ｎｂ（ＯＣ２Ｈ５）５）を加えて攪拌する。さらにブトキシエタノール（Ｃ４Ｈ９ＯＣ２Ｈ４ＯＨ）を加えて室温下で５分間程度攪拌する。３％塩酸アルコールを加えて室温下で５分間程度攪拌する。さらにアセチルアセトン（ＣＨ３ＣＯＣＨ２ＣＯＣＨ３）を加えて室温にて６０分間程度攪拌する。最後に、ポリエチレングリコール（ＨＯ（Ｃ２Ｈ４）ｎＨ）を加えて室温下で５分間程度攪拌する。以上の工程によって酢酸系溶媒が完成する。但し、溶媒等はこれに限るものではない。
[Method for producing acetic acid solvent]
First, lead acetate trihydrate (Pb (CH 3 COO) 2 .3H 2 O), zirconium acetylacetonate (Zr (CH 3 COCHCOCH 3 ) 4 ) and magnesium acetate trihydrate (Mg (CH 3 COO) 2 .3H 2 O) is stirred with acetic acid as solvent. Initially, the mixture is stirred at room temperature, then stirred for about 10 to 20 minutes in an atmosphere of about 100 ° C., and cooled at room temperature. Next, titanium tetraisopropoxide (Ti (Oi-C 3 H 7 ) 4 ) and pentaethoxyniobium (Nb (OC 2 H 5 ) 5 ) are added and stirred. Further, butoxyethanol (C 4 H 9 OC 2 H 4 OH) is added and stirred at room temperature for about 5 minutes. Add 3% hydrochloric acid and stir at room temperature for about 5 minutes. Further, acetylacetone (CH 3 COCH 2 COCH 3 ) is added and stirred at room temperature for about 60 minutes. Finally, polyethylene glycol (HO (C 2 H 4 ) n H) is added and stirred at room temperature for about 5 minutes. The acetic acid solvent is completed through the above steps. However, the solvent is not limited to this.
そして、前記酢酸系溶媒を凹部内の下部電極３表面に供給する。すると、下部電極３上に塗布された酢酸系溶媒は、下部電極３に対して親和性が高く、また、毛細管現象が起こることなどによっても凹部内に引き込まれてここに留まり易くなり、したがって凹部内、すなわち下部電極３表面に選択的に配されることになる。
Then, the acetic acid solvent is supplied to the surface of the
ここで、前記酢酸系溶媒の下部電極３上への供給方法としては、特にインクジェット法等の液滴吐出法が、下部電極３上に選択的に塗布するうえで好ましい。また、これ以外にも、スピンコート法やディップ法等のように液体を直接下部電極３上に塗布する方法や、圧電体材料の溶液をミストにして供給する方法も採用することができ、特にミストにして供給することで、微細な圧電体層６（圧電体パターン）を極めて高精度に作製することができる。溶液をミストで供給するには、例えば、液体を噴射して壁に衝突させ、飛散したミストをキャリアガスで搬送するインジェクション法や、超音波により飛散させたミストを搬送する方法が適用できる。
Here, as a method for supplying the acetic acid-based solvent onto the
下部電極３上に酢酸系溶媒（圧電体材料の溶液）を配したら、一定温度（例えば１８０℃）で一定時間（例えば１０分間程度）乾燥する。この乾燥工程により溶媒であるブトキシエタノールが蒸発する。乾燥後、さらに大気中で所定の高温（例えば４００℃）で一定時間脱脂する。脱脂により金属に配位している有機配位子が熱分解され、金属が酸化されて金属酸化物となる。この付着→乾燥→脱脂の各工程を所定回数、例えば８回繰り返して８層のセラミックス層を積層する。これらの乾燥や脱脂により溶液中の金属アルコキシドが加水分解、重縮合され、金属−酸素−金属のネットワークが形成される。
When an acetic acid solvent (piezoelectric material solution) is disposed on the
前記付着→乾燥→脱脂の工程を繰り返し行う場合において、所定数積層後に圧電体層６の結晶化を促進し、圧電特性を高めるための熱処理を行うこともできる。例えば、８層積層の圧電体層６を形成する場合に、４層積層後に酸素雰囲気下で、６００℃×５分間、及び７２５℃×１分間の高速熱処理（ＲＴＡ）を行う。さらに、８層積層後に、酸素雰囲気下で、６５０℃×５分間、及び９００℃×１分間のＲＴＡを行う。このような熱処理を行うことで、圧電体層６中に含まれるアモルファス相を結晶化することができる。
以上の工程により、エッチング処理を行うことなく、下部電極３上に選択的に圧電体層６を得ることができる。また、この圧電体層６については、凹部内にＣＶＤ法を用いて圧電体材料を堆積させることにより、形成するようにしてもよい。
なお、本実施形態においては、このような圧電体層６の形成を、本発明における層形成工程としている。
In the case where the steps of adhesion, drying, and degreasing are repeated, heat treatment for promoting crystallization of the
Through the above steps, the
In the present embodiment, the formation of the
その後、図１（ｆ）に示すように圧電体層６上に、スパッタ法等によって上部電極７を形成し、本発明のデバイスとしての圧電体素子８を得る。この上部電極７は、前記圧電体層６に電圧を印加するための他方の電極となるもので、前記下部電極３と同様の材料、例えばＰｔ（白金）やＩｒ（イリジウム）、ＩｒＯｘ（酸化イリジウム）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ３）等によって形成することができる。
Thereafter, as shown in FIG. 1 (f), an
このような圧電体素子８の製造方法にあっては、特に圧電体層６をエッチングすることなく簡便に形成することができるので、圧電体素子８を高効率、低コストにて形成することができる。
In such a method of manufacturing the
なお、前記実施形態では、特に凹部内、すなわち下部電極３上に圧電体材料が選択的に配され、したがって絶縁部５の上には圧電体材料が残らないものとしたが、絶縁部５も圧電体材料に対してある程度の親和性を有しており、したがってこれの上に圧電体材料が配され、図２（ａ）に示すように絶縁部５上にも圧電体層６が形成されてしまった場合には、前記層形成工程の一部として、その後、絶縁部５上を研磨処理するのが好ましい。
In the above-described embodiment, the piezoelectric material is selectively disposed particularly in the recess, that is, on the
すなわち、通常の機械的研磨や、化学的機械的研磨法（ＣＭＰ法）によって絶縁部５上を研磨処理することにより、図２（ｂ）に示すように絶縁部５上の圧電体層５を除去する。これにより、図１（ｅ）に示した状態と同じになる。したがって、その後は、図１（ｆ）に示したように上部電極７を形成することにより、圧電体素子８を得ることができる。
That is, the insulating
ここで、このように絶縁部５が圧電体材料に対してある程度の親和性を有しており、したがってこれの上に圧電体材料が配され易い場合には、図３（ａ）または図３（ｂ）に示すように、絶縁部５の上端部に、上方に行くに連れて漸次縮径する縮径部５ａまたは５ｂを形成しておくのが好ましい。図３（ａ）に示すように縮径部５ａは、断面視した状態で上端部が半円状に湾曲した形状となっており、図３（ｂ）に示すように縮径部５ｂは、断面視した状態で上端部が台形状となっている。このように上端部を形成することで、絶縁部５はその上に圧電体材料が載ってもここに残りにくくなり、したがってここに圧電体層６が形成されにくくなる。よって、凹部内の下部電極３上に、圧電体層６を選択的に形成し易くすることができる。
Here, when the insulating
また、本発明においては、用いる圧電体材料が、下部電極３に対する親和性が低く、または絶縁部５に対する親和性が高い場合に、前記の層形成工程に先立ち、これら下部電極３または絶縁部５の表面、すなわち、前記凹凸パターンにおける凸部上面（絶縁部５の上面）または凹部内面（下部電極３の上面）に、前記圧電体材料に対して高い親和性、あるいは低い親和性の表面特性を有する表面修飾膜を形成しておくのが望ましい。
In the present invention, when the piezoelectric material to be used has a low affinity for the
具体的には、表面修飾膜を形成することで、圧電体材料に対する親和性について凸部上面（絶縁部５の上面）と凹部内面（下部電極３の上面）との間に大きな差を設け、この差を利用して、凹部内面（下部電極３の上面）に選択的に圧電体材料を配し、圧電体層６を形成する。ここで、表面修飾膜を形成することで、圧電体材料に対する親和性について凸部上面（絶縁部５の上面）と凹部内面（下部電極３の上面）との間に大きな差を設ける方法としては、以下の第１〜第３の方法を用いることができる。
Specifically, by forming a surface modification film, a great difference is provided between the upper surface of the convex portion (the upper surface of the insulating portion 5) and the inner surface of the concave portion (the upper surface of the lower electrode 3) with respect to the affinity for the piezoelectric material. Using this difference, a piezoelectric material is selectively disposed on the inner surface of the recess (the upper surface of the lower electrode 3) to form the
＜第１の方法＞
この第１の方法では、図１（ｄ）に示したように下部電極３と絶縁部５とを形成して凹凸パターンを形成した後、図４（ａ）に示すように、絶縁部５の上面（凸部上面）に、圧電体材料に対する親和性が低い自己組織化単分子膜（表面修飾膜）９ａを選択的に形成する。これによって絶縁部５の上面は、下部電極３の上面に比べ、前記圧電体材料に対する親和性が低くなり、後続の工程で基板１上に圧電体材料が供給された際、圧電体材料は絶縁部５上に付着しにくくなる。
<First method>
In this first method, the
ここで、自己組織化単分子膜の形成方法としては、例えば以下のようにして行う。まず、絶縁部５の表面に金などを真空蒸着等させる。続いて、絶縁部５の表面を洗浄する。次いで、チオール類の数μ〜数十μｍｏｌ／ｌエタノール溶液に、所定時間侵漬し、自己組織化単分子膜を作成する。その後、エタノール、純水の順に金表面を洗浄する。必要であれば、金表面を窒素雰囲気化で乾燥させる。以上で自己組織化単分子膜が形成される。この自己組織化単分子膜の形成方法は、以降で述べる各種方法にも用いることができる。
Here, as a method for forming the self-assembled monomolecular film, for example, the following method is performed. First, gold or the like is vacuum deposited on the surface of the insulating
自己組織化単分子膜９ａは、絶縁部５の構成元素と反応可能な結合性官能基と、それ以外の直鎖分子とからなり、この直鎖分子の相互作用により極めて高い配向性を有する化合物を形成した膜である。この膜は、単分子を配向させていることから膜厚を極めて薄くすることができ、しかも分子レベルで均一な膜となる。このような構造により、膜表面には同じ分子が配列されることとなり、絶縁部５の上面に均一かつ優れた選択性を付与することが可能になる。
The self-assembled
このような特性を備えた自己組織化単分子膜９ａは、例えばシランカップリング剤（有機珪素化合物）やチオール化合物を用いて形成することができる。チオール化合物とは、メルカプト基（−ＳＨ）を持つ有機化合物（Ｒ１−ＳＨ）の総称をいう。シランカップリング剤とは、Ｒ２ ｎＳｉＸ４−ｎで表される化合物である。特に、Ｒ１又はＲ２がＣｎＦ２ｎ＋１ＣｍＨ２ｍであるようなフッ素原子を有する化合物は、他材料との親和性が小さく、低親和性領域を形成する材料として好適である。
The self-assembled
このような自己組織化単分子膜（表面修飾膜）９ａを絶縁部５上に形成した後、前述したように圧電体材料を供給することにより、この圧電体材料を凹部内の下部電極３上により選択的に配することができる。すなわち、絶縁部５上に供給された圧電体材料は、前記自己組織化単分子膜９ａによってここからは弾き出される作用を受け、凹部内に落ちて下部電極３上に付着するようになる。したがって、図４（ｂ）に示すように下部電極３上に圧電体層６を、選択的にかつ確実に形成することができる。
その後、図１（ｆ）に示したように圧電体層６上に上部電極７を形成することにより、本発明のデバイスとしての圧電体素子８を形成することができる。
After such a self-assembled monomolecular film (surface modification film) 9a is formed on the insulating
Thereafter, the
このような第１の方法を用いた圧電体素子８の製造方法にあっては、特に圧電体層６をエッチングすることなく簡便に形成することができるので、圧電体素子８を高効率、低コストにて形成することができる。特に、サブミクロンオーダーの微小液滴であるミストにて圧電体材料の供給を行えば、微細パターンを極めて高精度に、かつ低コストで形成することができる。
In the manufacturing method of the
＜第２の方法＞
この第２の方法では、図１（ｄ）に示したように下部電極３と絶縁部５とを形成して凹凸パターンを形成した後、図５（ａ）に示すように、下部電極３の上面（凹部内面）に、圧電体材料に対する親和性が高い自己組織化単分子膜（表面修飾膜）９ｂを選択的に形成する。これによって下部電極３の上面は、絶縁部５の上面に比べ、前記圧電体材料に対する親和性が高くなり、後続の工程で基板１上に圧電体材料が供給された際、圧電体材料はより選択的に下部電極３上に付着するようになる。なお、自己組織化単分子膜９ｂの形成方法については、第１の方法で述べた方法が適用可能である。
<Second method>
In the second method, as shown in FIG. 1D, the
圧電体材料に対して高い親和性を有する自己組織化単分子膜９ｂは、シランカップリング剤（有機ケイ素化合物）又はチオール化合物を用いて形成することができる。チオール化合物はメルカプト基（−ＳＨ）を持つ有機化合物（Ｒ１−ＳＨ）である。メルカプト基又は−ＣＯＯＨを有する化合物は、他材料との親和性が高いことから、圧電体材料に対して高い親和性を有する自己組織化単分子膜９ｂの材料として好適となる。
The self-assembled
このような自己組織化単分子膜（表面修飾膜）９ｂを下部電極３上に形成した後、前述したように圧電体材料を供給することにより、この圧電体材料を凹部内の下部電極３上により選択的に配することができる。すなわち、特に絶縁部５と下部電極３との凹凸の段差が比較的小さく、供給された圧電体材料が絶縁部５と下部電極３との両方にまたがって配されたときなど、この圧電体材料は自己組織化単分子膜９ｂには引きつけられる作用を受ける。したがって、図５（ｂ）に示すように下部電極３上に圧電体層６を、選択的にかつ確実に形成することができる。
その後、図１（ｆ）に示したように圧電体層６上に上部電極７を形成することにより、本発明のデバイスとしての圧電体素子８を形成することができる。
After such a self-assembled monomolecular film (surface modification film) 9b is formed on the
Thereafter, the
このような第２の方法を用いた圧電体素子８の製造方法にあっても、特に圧電体層６をエッチングすることなく簡便に形成することができるので、圧電体素子８を高効率、低コストにて形成することができる。
Even in the manufacturing method of the
＜第３の方法＞
この第３の方法では、図１（ｄ）に示したように下部電極３と絶縁部５とを形成して凹凸パターンを形成した後、図６（ａ）に示すように、絶縁部５の上面（凸部上面）に、圧電体材料に対する親和性が低い自己組織化単分子膜（表面修飾膜）９ａを選択的に形成するとともに、下部電極３の上面（凹部内面）に、圧電体材料に対する親和性が高い自己組織化単分子膜（表面修飾膜）９ｂを選択的に形成する。これによって下部電極３の上面は、絶縁部５の上面に比べ、前記圧電体材料に対する親和性が十分に高くなり、後続の工程で基板１上に圧電体材料が供給された際、圧電体材料はより選択的に下部電極３上に付着するようになる。なお、自己組織化単分子膜９ａ、９ｂの形成方法については、第１の方法で述べた方法が適用可能である。
<Third method>
In the third method, as shown in FIG. 1D, the
このように、自己組織化単分子膜（表面修飾膜）９ａを絶縁部５上に形成するとともに、自己組織化単分子膜（表面修飾膜）９ｂを下部電極３上にそれぞれ形成した後、前述したように圧電体材料を供給することにより、この圧電体材料を凹部内の下部電極３上により選択的に配することができる。したがって、図６（ｂ）に示すように下部電極３上に圧電体層６を、選択的にかつ確実に形成することができる。
その後、図１（ｆ）に示したように圧電体層６上に上部電極７を形成することにより、本発明のデバイスとしての圧電体素子８を形成することができる。
In this way, the self-assembled monomolecular film (surface modified film) 9a is formed on the insulating
Thereafter, the
このような第３の方法を用いた圧電体素子８の製造方法にあっても、特に圧電体層６をエッチングすることなく簡便に形成することができるので、圧電体素子８を高効率、低コストにて形成することができる。
Even in the manufacturing method of the
なお、このような第１〜第３の方法では、絶縁部５の上面または下部電極３の上面に所定の表面特性を与える自己組織化単分子膜９ａ、９ｂを形成する場合について説明したが、本発明に係る圧電体層の形成工程（層形成工程）では、下部電極３上に選択的に圧電体材料を配置し得る方法であれば、他の方法を採用することもできる。例えば、酸素プラズマ処理によって下部電極３の上面を処理し、圧電体材料に対する親和性を高めておき、その後、絶縁部５上にフッ素系化合物を選択的に形成すれば、絶縁部５上面については圧電体材料に対する親和性を低くし、下部電極３上面については圧電体材料に対する親和性を高くすることができる。
In the first to third methods, the case where the self-assembled
あるいは、プラズマ処理により絶縁部５及び下部電極３上にフッ素系化合物を形成しておき、その後、下部電極３上にのみ選択的に紫外線を照射して前記フッ素系化合物を分解することで、絶縁部５上面については圧電体材料に対する親和性を低くし、下部電極３上面については圧電体材料に対する親和性を高くすることができる。
Alternatively, a fluorine compound is formed on the insulating
（表面修飾膜の形成方法）
次に、前記第１〜第３の方法における、圧電体層（圧電体パターン）６の形成方法において、絶縁部５上又は下部電極３上に表面修飾膜として設けられる自己組織化単分子膜の形成方法について、図７〜図９を参照して説明する。なお、ここでは、説明を簡略化するため、下地の凹凸パターン、すなわち絶縁部５と下部電極３についてはその記載を省略し、これら凹凸パターンを備えた基体１００上に、表面修飾膜としての自己組織化単分子膜を形成する方法について説明する。
(Method for forming surface modification film)
Next, in the method for forming the piezoelectric layer (piezoelectric pattern) 6 in the first to third methods, a self-assembled monolayer film provided as a surface modification film on the insulating
＜第１の自己組織化単分子膜形成方法＞
図７は、本発明の実施形態に係る第１の自己組織化単分子膜形成方法を示す模式断面図である。まず、図７（ａ）に示すように、基体１００の表面にマスク材となるレジスト１０１のパターンを形成する。このレジスト１０１のパターンは、露光装置などでレジストをパターンニングするリソグラフィ法、又はインクジェットノズルなどから液状材料を基板の所望部位に吐出する液滴吐出法などによって形成することができる。また、レジスト１０１のパターンは、図４に示す自己組織化単分子膜９ａ（絶縁部５）又は、図５に示す自己組織化単分子膜９ｂ（下部電極３）に相当するパターン、すなわち圧電体層６の形成領域又はそれ以外の領域に相当するパターンとする。
<First self-assembled monolayer formation method>
FIG. 7 is a schematic cross-sectional view showing a first self-assembled monolayer forming method according to an embodiment of the present invention. First, as shown in FIG. 7A, a pattern of a resist 101 serving as a mask material is formed on the surface of the
次いで、図７（ｂ）に示すように、レジスト１０１が形成された基体１００の表面全体に、自己組織化単分子膜９を成膜する。この自己組織化単分子膜９を形成するに際して、圧電体材料に対する親和性が下部電極３より低い材料を用いることで、前記自己組織化単分子膜９ａを形成でき、圧電体材料に対する親和性が下部電極３より高い材料を用いることで、前記自己組織化単分子膜９ｂを形成することができる。
Next, as shown in FIG. 7B, a self-assembled
前記自己組織化単分子膜９は、ＣＶＤ法等の気相成長法によって形成しても良いし、スピンコート法やディップ法等の液相を用いた方法によって形成することもできる。液相を用いる場合には、液体又は溶媒に溶解させた物質を使用する。例えば、液相を用いてチオール化合物からなる自己組織化単分子膜９を形成するには、前記チオール化合物を、ジクロロメタン、トリクロロメタン等の有機溶剤に溶かして０．１〜１０ｍＭ程度の溶液としたものを用いることができる。
The self-assembled
その後、図７（ｃ）に示すように、基体１００上からレジスト１０１を剥離する。このレジスト１０１の剥離により、レジスト１０１上の成膜されていた自己組織化単分子膜９も基体１００上から剥離される。これにより、基体１００の表面、すなわち絶縁部５と下部電極３とからなる凹凸パターン上に、自己組織化単分子膜９（９ａ、９ｂ）を形成することができる。
Thereafter, as shown in FIG. 7C, the resist 101 is peeled off from the
＜第２の自己組織化単分子膜形成方法＞
図８は、本発明の実施形態に係る第２の自己組織化単分子膜形成方法を示す模式断面図である。まず、図８（ａ）に示すように、基体１００の表面に全体的に自己組織化単分子膜９を成膜する。なお、基体１００の表面における一部領域にのみ自己組織化単分子膜９を成膜するものとしてもよい。ここで、圧電体材料に対する親和性が下部電極３より低い材料を用いることで前記自己組織化単分子膜９ａを形成でき、圧電体材料に対する親和性が下部電極３より高い材料を用いることで、前記自己組織化単分子膜９ｂを形成することができる。
<Second Self-assembled Monolayer Formation Method>
FIG. 8 is a schematic cross-sectional view showing a second self-assembled monolayer forming method according to an embodiment of the present invention. First, as shown in FIG. 8A, a self-assembled
その後、図８（ｂ）に示すように、電子線・イオンビーム又は光１０２を用いて、不要な部分の自己組織化単分子膜９を直接的に除去する。ここで、不要な部分とは、例えば自己組織化単分子膜９が、圧電体材料に対して、下部電極３より低い親和性を有するときは圧電体形成領域の部分であり、下部電極３より高い親和性を有するときは圧電体形成領域以外の部分である。これにより、基体１００の表面、すなわち絶縁部５と下部電極３とからなる凹凸パターン上に、自己組織化単分子膜９を形成することができる。
Thereafter, as shown in FIG. 8B, unnecessary portions of the self-assembled
第２の自己組織化単分子膜形成方法において、光を用いて自己組織化単分子膜９を部分的に除去する場合、その光の波長は２５０ｎｍ以下であることが好ましい。波長２５０ｎｍ以下の光は、高エネルギーをもつので、自己組織化単分子膜９の種類にかかわらず、その自己組織化単分子膜９を除去することができるからである。
In the second self-assembled monolayer formation method, when the self-assembled
第２の自己組織化単分子膜形成方法において、電子線、イオンビーム又は光によって自己組織化単分子膜３を除去する代わりに、電子線、イオンビーム又は光によって自己組織化単分子膜３の表面特性を改質することとしてもよい。これにより、自己組織化単分子膜３の圧電体材料に対する親和性を簡易にかつ高精度に制御することができる。
また、例えば下部電極３の上面全体に自己組織化単分子膜９を成膜し、その後、その自己組織化単分子膜９における所望領域に電子線、イオンビーム又は光を照射することで、簡便にかつ高精度に所望パターンの自己組織化単分子膜９を形成することができる。
In the second method of forming a self-assembled monolayer, instead of removing the self-assembled
In addition, for example, a self-assembled
＜第３の自己組織化単分子膜形成方法＞
図９は、本発明の実施形態に係る第３の自己組織化単分子膜形成方法を示す模式断面図である。まず、図９（ａ）に示すように、所望のスタンプ（転写型）１０３を作成する。このスタンプ１０３は、シリコーンゴム又はポリジメチルシロキサン（ＰＤＭＳ）などで形成することができる。このスタンプ１０３における凹凸の形状は、前記絶縁部５と下部電極３とからなる凹凸パターンとほぼ同一とし、特にその段差を調整することで、凸部のみが下部電極３に当接し、あるいは凹部のみが絶縁部５に当接するようにする。
<Third self-assembled monolayer formation method>
FIG. 9 is a schematic cross-sectional view showing a third self-assembled monolayer forming method according to an embodiment of the present invention. First, as shown in FIG. 9A, a desired stamp (transfer mold) 103 is created. The
なお、スタンプ１０３における凹凸形状は、基材をエッチングして形成してもよい。あるいは、基材をエッチングして凹凸形状の反転形状を有する原盤を形成し、この原盤の形状をシリコーンゴムや樹脂などに転写することで凹凸形状を形成してもよい。また、例えば、スタンプ１０３として、マイクロコンタクトプリンティング（μＣＰ）用のスタンプを使用してもよい。その場合、ポリジメチルシロキサン（ＰＤＭＳ）などでスタンプ１０３を形成してもよい。
The uneven shape in the
次いで、図９（ｂ）に示すように、スタンプ１０３に自己組織化単分子膜９を成膜する。ここで、自己組織化単分子膜９については、形成する領域（絶縁部５あるいは下部電極３）に応じて異なる材料を選択する。例えば、ポリジメチルシロキサン（ＰＤＭＳ）などで形成されたスタンプ１０３を、自己組織化単分子膜を構成する物質を溶媒に溶かしてなる溶液に一旦漬け、その後、スタンプ１０３に付着した溶液を乾燥させることなどで、自己組織化単分子膜９をスタンプ１０３上に成膜する。
Next, as shown in FIG. 9B, a self-assembled
その後、図９（ｃ）に示すように、スタンプ１０３を基体１００の所望部位に押し付けて、マイクロコンタクトプリンティング（μＣＰ）を行い、基体１００上に自己組織化単分子膜９を転写する。マイクロコンタクトプリンティングは、凸版印刷の一種である。
Thereafter, as shown in FIG. 9C, the
そして、図９（ｄ）に示すように、スタンプ１０３を基体１００上から除去することで基体１００上の所望部位、すなわち絶縁部５上あるいは下部電極３上に、自己組織化単分子膜９が形成される。その後、スタンプ１０３は再利用することができ、前記図９（ａ）から図９（ｄ）に示す工程を１つのスタンプ１０３で繰り返し行うことができる。
Then, as shown in FIG. 9 (d), the self-assembled
この自己組織化単分子膜の形成方法では、スタンプ１０３の表面と自己組織化単分子膜９との密着性が、基体１００における絶縁部５または下部電極３と自己組織化単分子膜９との密着性よりも弱くなるように、スタンプ１０３、自己組織化単分子膜９及び絶縁部５、下部電極３それぞれの材質を選定することが好ましい。これにより、前記転写を良好に実行することが可能となる。
In this method of forming a self-assembled monolayer, the adhesion between the surface of the
また、この自己組織化単分子膜の形成方法では、スタンプ１０３の表面と自己組織化単分子膜１０３との密着性が、下部電極３における低親和性領域Ａ２又は高親和性領域Ａ１が形成される部分と自己組織化単分子膜３との密着性よりも弱くなるように、スタンプ６、自己組織化単分子膜３又は下部電極３（基板１）の温度制御をすることが好ましい。これにより、前記転写処理を良好に制御することが可能となる。
Further, in this method of forming a self-assembled monolayer, the adhesion between the surface of the
また、この自己組織化単分子膜の形成方法では、図９（ｃ）に示すように、スタンプ１０３を基体１００表面に押し付けて自己組織化単分子膜９を基体１００に接着させた後に、アブレーションさせて自己組織化単分子膜９をスタンプ１０３から剥離することが好ましい。
Further, in this method of forming a self-assembled monolayer, as shown in FIG. 9C, the
具体的には、例えば、スタンプ１０３を透明な部材で構成する。そして、スタンプ１０３の裏面から紫外線域のレーザ（例えばエキシマレーザ）のビームを照射することで、スタンプ１０３とその上の自己組織化単分子膜９との間にレーザ・アブレーションを発生させる。レーザ・アブレーションとは、紫外線の範囲のビームを照射して、固体と膜との界面で、ビームの光吸収エネルギーによりガスなどを発生させ、その固体と膜とを分離する技術である。これにより、スタンプ１０３から自己組織化単分子膜９を良好に剥離することができる。
Specifically, for example, the
また、本発明において、絶縁部５と圧電体層６とからなるパターンについては、図１０（ａ）に示すように露出している絶縁部５が格子状となるようなパターンとしたが、図１０（ｂ）に示すように絶縁部５及び圧電体層６が縞状となるパターンとしてもよい。これらのパターンに形成する場合、圧電体層６の下地となる下部電極３及び絶縁部５の大きさについては、例えば図１０（ａ）に示すように格子状にパターニングする場合、絶縁部５の幅ｄ１を、隣接する下部電極３の幅ｄ２と同じかこれより小さくするのが好ましい。
同様に、図１０（ｂ）に示すように縞状にパターニングする場合でも、絶縁部５の幅ｄ１を、隣接する下部電極３の幅ｄ２と同じかこれより小さくするのが好ましい。
In the present invention, the pattern of the insulating
Similarly, even in the case of patterning in a striped pattern as shown in FIG. 10B, it is preferable that the width d1 of the insulating
このようにすれば、例えば絶縁部５（凸部）上に配された圧電体材料が、凹部内の下部電極３表面と絶縁部５（凸部）上面との親和性の差や、毛細管現象により、凹部内に移動してここに容易に入り込み、下部電極３表面に付着するようになる。したがって下部電極３上に圧電体材料を高精度で選択的に配することができる。
また、いずれのパターンにおいても、絶縁部５の幅ｄ１を、隣接する下部電極３の幅ｄ２の１／２以下にするのがより好ましい。このようにすれば、絶縁部５が狭くなることで、ここに配された圧電体材料がより容易に下部電極３側に移動するようになり、したがって形成する圧電体層６のパターンをより高精度に形成することができる。
In this way, for example, the piezoelectric material disposed on the insulating portion 5 (convex portion) may cause a difference in affinity between the surface of the
Moreover, in any pattern, it is more preferable that the width d1 of the insulating
また、特に圧電体層６の形成を、圧電体材料のミストを供給することで行う場合には、前記絶縁部５と下部電極３との間の段差を、前記ミストの径より大きくするのが好ましい。
このようにすれば、前記ミストの粒子が凹部内、すなわち絶縁部５に囲まれた下部電極３上に入り込み易くなるとともに、一旦入り込んだミストはこの凹部内から出ることがなく、したがって、前記圧電体材料がより確実に凹部内の下部電極３上に配されるようになる。よって、ミストが絶縁部５上に残ってしまうことにより、得られる圧電体層６のパターン精度が低下してしまうのを防止することができる。
In particular, when the
In this way, the mist particles can easily enter the recess, that is, on the
次に、本発明のデバイスの製造方法の他の実施形態を、図１１（ａ）〜（ｅ）を参照して説明する。
図１１（ａ）〜（ｅ）に示した実施形態が前記の実施形態と異なるところは、下部電極３を形成した後、絶縁部（凸部）５を形成する点にある。
すなわち、図１１（ａ）に示すように、まず、基板（基体）１を用意する。
次に、この基板１上の全面に、スピンコート法やスリットコート法等によって絶縁材料を成膜し、絶縁層４を形成する。続いて、この絶縁層４について、先の実施形態と同様にして公知のレジスト技術及びフォトリソグラフィー技術によってパターニングし、図１１（ｂ）に示すように絶縁部５を形成する。
Next, another embodiment of the device manufacturing method of the present invention will be described with reference to FIGS.
The embodiment shown in FIGS. 11A to 11E is different from the above-described embodiment in that the insulating portion (convex portion) 5 is formed after the
That is, as shown in FIG. 11A, first, a substrate (base body) 1 is prepared.
Next, an insulating material is formed on the entire surface of the
次いで、プラズマＣＶＤ法やスパッタ法等によって電極材料を成膜し、必要に応じてこれをアニール処理することにより、電極層を形成する。続いて、この電極層２を、先の実施形態と同様にして公知のレジスト技術及びフォトリソグラフィー技術によってパターニングし、図１１（ｃ）に示すように下部電極３を形成する。この下部電極３としては、前記実施形態と同様に、例えばＰｔ（白金）やＩｒ（イリジウム）、ＩｒＯｘ（酸化イリジウム）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ３）等からなる。
Next, an electrode material is formed by a plasma CVD method, a sputtering method, or the like, and annealed as necessary to form an electrode layer. Subsequently, this
なお、この下部電極３のパターン、すなわちその平面形状としては、例えばこの下部電極３が略正方形の独立した島状となり、これを囲む部位が格子状となるようなパターンとしたり、あるいは、下部電極３が縞状となるパターンなどとする。
また、前記絶縁部５については、前記下部電極３のパターンに対してネガのパターンとなるようにして行っている。
The pattern of the
The insulating
次いで、先の実施形態と同様にして、形成した絶縁部５に囲まれた下部電極３上に圧電体材料を配し、図１１（ｄ）に示すように圧電体層６を形成する。
その後、図１１（ｅ）に示すように圧電体層６上に、スパッタ法等によって上部電極７を形成し、本発明のデバイスとしての圧電体素子８を得る。この上部電極７についても、前記下部電極３と同様の材料、例えばＰｔ（白金）やＩｒ（イリジウム）、ＩｒＯｘ（酸化イリジウム）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ３）等によって形成することができる。
Next, in the same manner as in the previous embodiment, a piezoelectric material is disposed on the
Thereafter, as shown in FIG. 11 (e), the
このような製造方法にあっても、圧電体層を、エッチングを行うことなく極めて簡便に形成することが可能となり、したがってデバイスを、高効率、低コストにて形成することができる。 Even in such a manufacturing method, the piezoelectric layer can be formed very simply without performing etching, and thus the device can be formed with high efficiency and low cost.
また、本発明のデバイスの製造方法は、前記実施形態に限ることなく、他に例えば、前記下部電極形成工程において、前記下部電極を形成後、前記凸部形成工程において、前記下部電極上に絶縁材料からなる凸部を形成するようにしてもよい。
具体的には、下部電極を例えば縞状にパターニングして形成した後、この下部電極上の一部に絶縁材料からなる凸部を形成し、この凸部に覆われない部分の下部電極上に、圧電体層を形成するようにしてもよい。また、下部電極を共通電極としてベタに形成した後、この下部電極上の一部に絶縁材料からなる凸部を形成し、この凸部に覆われない部分の下部電極上に、圧電体層を形成するようにしてもよい。
In addition, the device manufacturing method of the present invention is not limited to the above embodiment. For example, after forming the lower electrode in the lower electrode forming step, the device is insulated on the lower electrode in the convex portion forming step. You may make it form the convex part which consists of material.
Specifically, after the lower electrode is formed by patterning, for example, in a striped pattern, a convex portion made of an insulating material is formed on a part of the lower electrode, and a portion of the lower electrode that is not covered by the convex portion is formed. Alternatively, a piezoelectric layer may be formed. Further, after the lower electrode is formed as a common electrode in a solid shape, a convex portion made of an insulating material is formed on a part of the lower electrode, and a piezoelectric layer is formed on the lower electrode in a portion not covered by the convex portion. You may make it form.
次に、前記の圧電体素子の製造方法によって得られた圧電体素子（デバイス）の応用例を説明する。
（液滴吐出ヘッド）
図１２に、前記圧電体素子の応用例としてのインクジェット式記録ヘッド（液滴吐出ヘッド）の分解斜視図を示す。また、図１３に、前記インクジェット式記録ヘッドの要部断面図を示す。
図１２に示すように、本インクジェット式記録ヘッド５０１は、ノズル板５１０、圧力室基板５２０、振動板５３０および筐体５２５を備えて構成されている。
Next, an application example of a piezoelectric element (device) obtained by the method for manufacturing a piezoelectric element will be described.
(Droplet ejection head)
FIG. 12 is an exploded perspective view of an ink jet recording head (droplet discharge head) as an application example of the piezoelectric element. FIG. 13 is a cross-sectional view of a main part of the ink jet recording head.
As shown in FIG. 12, the ink
圧力室基板５２０は、キャビティ５２１、側壁５２２、リザーバ５２３および供給口５２４を備えている。キャビティ５２１は、圧力室であってシリコン等の基板をエッチングすることにより形成されるものである。側壁５２２は、キャビティ５２１間を仕切るよう構成され、リザーバ５２３は、各キャビティ５２１にインク充填時にインクを供給可能な共通の流路として構成されている。供給口５２４は、各キャビティ５２１にインクを導入可能に構成されている。
The
図１２に示すように、振動板５３０は、圧力室基板５２０の一方の面に貼り合わせ可能に構成されている。振動板５３０には本発明の圧電体素子５４０が設けられている。圧電体素子５４０は、ペロブスカイト構造を持つ圧電体層を有したもので、この圧電体層を振動板５３０上に所定の形状で形成したものである。ノズル板５１０は、圧力室基板５２０に複数設けられたキャビティ（圧力室）５２１の各々に対応する位置にそのノズル穴５１１が配置されるよう、圧力室基板５２０に貼り合わせられている。ノズル板５１０を貼り合わせた圧力室基板５２０は、さらに、図１３に示すように、筐体５２５に填められて、インクジェット式記録ヘッド５０１を構成している。
As shown in FIG. 12, the
図１３に、圧電体素子５４０の層構造を説明する断面図を示す。
図１３に示すように、振動板５３０は、絶縁膜５３１および下部電極５３２を積層して構成されたものであり、圧電体素子５４０は、前記下部電極５３２上に圧電体層５４１および上部電極５４２を積層して構成されたものである。すなわち、下部電極５３２、圧電体層５４１および上部電極５４２により、本発明の圧電体素子が構成されているのである。なお、絶縁膜５３１上には本発明における凸部となる絶縁部５３３が形成されており、前記下部電極５３２、圧電体層５４１および上部電極５４２からなる圧電体素子は、絶縁部５３３内に形成配置されたものとなっている。
FIG. 13 is a sectional view for explaining the layer structure of the
As shown in FIG. 13, the
絶縁膜５３１は、導電性のない材料、例えばシリコン基板を熱酸化等して形成された二酸化珪素により構成され、圧電体層の体積変化により変形し、キャビティ５２１の内部の圧力を瞬間的に高めることが可能に構成されている。下部電極５３２は、圧電体層に電圧を印加するための上部電極５４２と対になる電極であり、導電性を有する材料、例えば、チタン（Ｔｉ）層、白金（Ｐｔ）層、チタン層を積層して構成されている。このように複数の層を積層して下部電極を構成するのは、白金層と圧電体層、白金層と絶縁膜との密着性を高めるためである。
The insulating
圧電体層５４１は、強誘電体により構成されている。この強誘電体の組成としては、ジルコニウム酸チタン酸鉛（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３：ＰＺＴ）、チタン酸鉛ランタン（（Ｐｂ，Ｌａ）ＴｉＯ３）、ジルコニウム酸鉛ランタン（（Ｐｂ，Ｌａ）ＺｒＯ３：ＰＬＺＴ）、マグネシウムニオブ酸チタン酸鉛（Ｐｂ（Ｍｇ、Ｎｂ）ＴｉＯ３：ＰＭＮ−ＰＴ）、マグネシウムニオブ酸ジルコン酸チタン酸鉛（Ｐｂ（Ｍｇ、Ｎｂ）(Ｚｒ、Ｔｉ)Ｏ３：ＰＭＮ−ＰＺＴ）、亜鉛ニオブ酸チタン酸鉛（Ｐｂ（Ｚｎ、Ｎｂ）ＴｉＯ３：ＰＺＮ−ＰＴ）、スカンジウムニオブ酸チタン酸鉛（Ｐｂ（Ｓｃ、Ｎｂ）ＴｉＯ３：ＰＳＮ−ＰＴ）、ニッケルニオブ酸チタン酸鉛（Ｐｂ（Ｎｉ、Ｎｂ）ＴｉＯ３：ＰＮＮ−ＰＴ）、（Ｂａ１−ｘＳｒｘ）ＴｉＯ３（０≦ｘ≦０．３）、Ｂｉ４Ｔｉ３Ｏ１２、ＳｒＢｉ２Ｔａ２Ｏ９、ＬｉＮｂＯ３、ＬｉＴａＯ３、ＫＮｂＯ３のうちいずれかであることが好ましい。例えば、マグネシウムニオブ酸ジルコニウム酸チタン酸鉛であれば、Ｐｂ（Ｍｇ１／３Ｎｂ２／３）０．１Ｚｒ０．５０４Ｔｉ０．３９６Ｏ３という組成が好適である。
The
なお、圧電体層５４１はあまりに厚くすると、層全体の厚みが厚くなり、高い駆動電圧が必要となり、あまりに薄くすると、膜厚を均一にできず各圧電体素子の特性がばらついたり、製造工数が多くなり、妥当なコストで製造できなくなったりする。したがって、圧電体層５４１の厚みは５００ｎｍ〜２０００ｎｍ程度が好ましい。
上部電極５４２は、圧電体層に電圧を印加するための一方の電極となり、導電性を有する材料、例えば膜厚０．１μｍの白金、金等で構成されている。なお、表面弾性波素子やフィルタに用いる場合は、前記材料のほかに、強誘電体ではないが圧電体であるＺｎＯを用いても良い。
If the
The
前記構成のインクジェット式記録ヘッド５０１では、圧電体素子５４０…として、先の実施形態の形成方法により得られる圧電体層（圧電体パターン）を具備するものが用いられている。したがって、簡便な製造工程により基板上に配列された圧電体素子５４０…を作製することができ、インクジェット式記録ヘッドを低コストにて提供することができる。また、圧電体層５４１（圧電体パターン）の形成に際してエッチングを要しないので、作製される圧電体素子にエッチングのダメージが生じることが無く、優れた圧電特性を有する圧電体素子を備えたインクジェット式記録ヘッド５０１を提供することができる。
In the ink
次に、前記インクジェット式記録ヘッド５０１を備えたインクジェットプリンターについて説明する。なお、本発明においてインクジェットプリンターとは、紙等に印刷するものはもちろん、工業的に用いられる液滴吐出装置も含めたものとする。
図１５は、本発明のインクジェットプリンターを、紙等に印刷する一般的なプリンターに適用した場合の一実施形態を示す概略構成図であり、図１５中符号６００はインクジェットプリンターである。なお、以下の説明では、図１５中の上側を「上部」、下側を「下部」と言う。
インクジェットプリンター６００は、装置本体６２０を備えたもので、上部後方に記録用紙Ｐを設置するトレイ６２１を有し、下部前方に記録用紙Ｐを排出する排出口６２２を有し、上部面に操作パネル６７０を有したものである。
Next, an ink jet printer provided with the ink
FIG. 15 is a schematic configuration diagram showing an embodiment in which the ink jet printer of the present invention is applied to a general printer that prints on paper or the like, and
The
操作パネル６７０は、例えば液晶ディスプレイ、有機ＥＬディスプレイ、ＬＥＤランプ等で構成されたもので、エラーメッセージ等を表示する表示部（図示せず）と、各種スイッチ等で構成される操作部（図示せず）とを備えたものである。
装置本体６２０の内部には、主に、往復動するヘッドユニット６３０を備えた印刷装置６４０と、記録用紙Ｐを１枚ずつ印刷装置６４０に送り込む給紙装置６５０と、印刷装置６４０および給紙装置６５０を制御する制御部６６０とが設けられている。
The
Inside the apparatus
制御部６６０の制御により、給紙装置６５０は、記録用紙Ｐを一枚ずつ間欠送りするようになっている。間欠送りされる記録用紙Ｐは、ヘッドユニット６３０の下部近傍を通過する。このとき、ヘッドユニット６３０が記録用紙Ｐの送り方向とほぼ直交する方向に往復移動し、記録用紙Ｐへの印刷を行うようになっている。すなわち、ヘッドユニット６３０の往復動と、記録用紙Ｐの間欠送りとが、印刷における主走査および副走査となり、インクジェット方式の印刷が行なわれるようになっている。
Under the control of the
印刷装置６４０は、ヘッドユニット６３０と、ヘッドユニット６３０の駆動源となるキャリッジモータ６４１と、キャリッジモータ６４１の回転を受けて、ヘッドユニット６３を往復動させる往復動機構６４２とを備えたものである。
ヘッドユニット６３０は、その下部に、多数のノズル５１１を備える前記インクジェット式記録ヘッド５０と、このインクジェット式記録ヘッド５０にインクを供給するインクカートリッジ６３１と、インクジェット式記録ヘッド５０およびインクカートリッジ６３１を搭載したキャリッジ６３２とを有したものである。
The printing apparatus 640 includes a
The
なお、インクカートリッジ６３１として、イエロー、シアン、マゼンタ、ブラック（黒）の４色のインクを充填したものを用いることにより、フルカラー印刷が可能となる。この場合、ヘッドユニット６３０には、各色にそれぞれ対応したインクジェット式記録ヘッド５０１が設けられることになる。
Note that full-color printing can be performed by using an
往復動機構６４２は、その両端がフレーム（図示せず）に支持されたキャリッジガイド軸６４３と、キャリッジガイド軸６４３と平行に延在するタイミングベルト６４４とを有したものである。
キャリッジ６３２は、キャリッジガイド軸６４３に往復動自在に支持されるとともに、タイミングベルト６４４の一部に固定されたものである。
キャリッジモータ６４１の作動により、プーリを介してタイミングベルト６４４を正逆走行させると、キャリッジガイド軸６４３に案内されて、ヘッドユニット６３が往復動する。そして、この往復動の際に、インクジェット式記録ヘッド５０１から適宜インクが吐出され、記録用紙Ｐへの印刷が行われるようになっている。
The
The
When the
給紙装置６５０は、その駆動源となる給紙モータ６５１と、給紙モータ６５１の作動により回転する給紙ローラ６５２とを有したものである。
給紙ローラ６５２は、記録用紙Ｐの送り経路（記録用紙Ｐ）を挟んで上下に対向する従動ローラ６５２ａと、駆動ローラ６５２ｂとで構成されたものであり、駆動ローラ６５２ｂは、給紙モータ６５１に連結されたものである。このような構成によって給紙ローラ６５２は、トレイ６２１に設置した多数枚の記録用紙Ｐを、印刷装置６４０に向かって１枚ずつ送り込めるようになっている。なお、トレイ６２１に代えて、記録用紙Ｐを収容する給紙カセットを着脱自在に装着し得るような構成としてもよい。
The
The
制御部６６０は、例えばパーソナルコンピュータやディジタルカメラ等のホストコンピュータから入力された印刷データに基づいて、印刷装置６４０や給紙装置６５０等を制御することにより印刷を行うものである。
この制御部６６０には、いずれも図示しないものの、主に各部を制御する制御プログラム等を記憶するメモリ、圧電素子（振動源）５４を駆動してインクの吐出タイミングを制御する圧電素子駆動回路、印刷装置６４０（キャリッジモータ６４１）を駆動する駆動回路、給紙装置６５０（給紙モータ６５１）を駆動する駆動回路、およびホストコンピュータからの印刷データを入手する通信回路と、これらに電気的に接続され、各部での各種制御を行うＣＰＵとが備えられている。
The
Although not shown in the figure, the
また、ＣＰＵには、例えば、インクカートリッジ６３１のインク残量、ヘッドユニット６３の位置、温度、湿度等の印刷環境等を検出可能な各種センサが、それぞれ電気的に接続されている。
制御部６６０は、通信回路を介して印刷データを入手してメモリに格納する。ＣＰＵは、この印刷データを処理し、この処理データおよび各種センサからの入力データに基づき、各駆動回路に駆動信号を出力する。この駆動信号により圧電素子５４、印刷装置６４０および給紙装置６５０は、それぞれ作動する。これにより、記録用紙Ｐに所望の印刷がなされる。
In addition, for example, various sensors capable of detecting a printing environment such as the remaining amount of ink in the
The
このようなインクジェットプリンター６００にあっては、前述した高効率、低コストで高品質に形成されたインクジェット式記録ヘッド５０１を備えているので、このインクジェットプリンター６００自体も低コストで高品質なものとなる。
なお、本発明のインクジェットプリンター６００は、前述したように工業的に用いられる液滴吐出装置とすることもできる。その場合に吐出するインク（液状材料）としては、各種の機能性材料を溶媒や分散媒によって適当な粘度に調整し、使用する。
Such an
In addition, the
前記実施形態では、本発明のデバイスの製造方法を、特に下部電極上に圧電体層を形成する、圧電体素子の製造方法に適用した場合について説明したが、本発明のデバイスの製造方法は、圧電体層に代えて強誘電体層を形成するようにしてもよい。
以下、本発明のデバイスの製造方法を、特に下部電極上に強誘電体層を形成する、強誘電体素子の製造方法に適用した場合の一実施形態について説明する。
In the above embodiment, the case where the device manufacturing method of the present invention is applied to a method of manufacturing a piezoelectric element in which a piezoelectric layer is formed on a lower electrode has been described. A ferroelectric layer may be formed instead of the piezoelectric layer.
Hereinafter, an embodiment in which the method for manufacturing a device of the present invention is applied to a method for manufacturing a ferroelectric element in which a ferroelectric layer is formed on a lower electrode will be described.
（強誘電体素子の製造方法）
図１６、図１７は、本発明を強誘電体メモリ素子の製造方法に適用した場合の一実施形態を説明するための図である。ここで、強誘電体メモリ素子は、不揮発性半導体記憶装置である。情報の記憶の最小単位は、メモリセルであり、例えば一つのトランジスタと一つのキャパシタ部分が組み合わされてメモリセルが構成されている。このような複数のメモリセルが並べられてメモリアレイを構成することができる。この場合、複数のメモリセルは規則正しく、複数行被数列で並べることができる。
(Manufacturing method of ferroelectric element)
16 and 17 are diagrams for explaining an embodiment in which the present invention is applied to a method for manufacturing a ferroelectric memory device. Here, the ferroelectric memory element is a nonvolatile semiconductor memory device. The minimum unit of information storage is a memory cell. For example, a memory cell is configured by combining one transistor and one capacitor portion. A memory array can be configured by arranging a plurality of such memory cells. In this case, the plurality of memory cells can be regularly arranged in a plurality of rows and columns.
＜トランジスタ形成工程＞
図１６（ａ）に示すように、半導体ウエーハなどからなる基板１０に、強誘電体メモリ素子の制御を行うトランジスタ１２を形成する。この基板１０に、必要に応じてトランジスタのような機能デバイスを設けた構造物が本発明における基体となる。トランジスタ１２は、公知の構成を適用すればよく、薄膜トランジスタ（ＴＦＴ）であってもよい。ＭＯＳＦＥＴであれば、トランジスタ１２は、ドレイン又はソース１４、１６と、ゲート電極１８とを含む。ゲート電極１８は、ワード線４４（図１７参照）に接続されている。ドレイン又はソースの一方１４に接続される電極２０は、ビット線４２（図１７参照）に接続される。ドレイン又はソースの他方１６に接続される電極（プラグ）２２は、強誘電体メモリ素子のキャパシタ部分の下部電極３２（図１６（ｂ）参照）に接続される。なお、各メモリセルは、ＬＯＣＯＳ(Local Oxidation of Silicon) １７で分離され、トランジスタ１２上にはＳｉＯ２等からなる眉間絶縁膜１９が形成されている。
<Transistor formation process>
As shown in FIG. 16A, a
＜キャパシタ部分の形成工程＞
次に、キャパシタ部分の形成を行う。
（凹凸パターン形成工程）
まず、図１６（ｂ）に示すように、絶縁膜からなる凸部パターンとしての絶縁部２１と、凹部パターンとなる下部電極、すなわち強誘電体メモリ素子のキャパシタ部分の下部電極３２とを、図１で説明した方法等によってそれぞれ所定位置に形成し、本発明における凹凸パターンを形成する。下部電極３２の形成方法としては、例えば気相法による成膜方法が採用可能である。気相法としては、ＣＶＤ、特にＭＯＣＶＤ (Metal Organic Chenical Vapor Deposition)を適用することが好ましい。この下部電極３２を構成する材料としては、前記圧電体素子の場合と同様に、Ｐｔ（白金）やＩｒ（イリジウム）、ＩｒＯｘ（酸化イリジウム）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ３）等が好適とされる。
<Capacitor part formation process>
Next, the capacitor portion is formed.
(Uneven pattern forming process)
First, as shown in FIG. 16B, the insulating
このようにして下部電極３２を形成したら、前記圧電体素子の製造方法と同様に、この下部電極３２上に所定平面形状の強誘電体層、すなわち強誘電体パターンを形成する。なお、これに先立ち、強誘電体パターンを形成する下部電極３２上、またはこれを囲む絶縁部２１上に、前述した表面修飾膜を形成し、これら下部電極３２または絶縁部２１の表面に、強誘電体パターンを形成するための強誘電体材料に対する選択性を付与し、強誘電体材料に対する親和性を調整するようにしてもよい。
When the
（強誘電体層形成工程）
次に、図１７（ａ）に示すように、下部電極３２上に強誘電体材料を選択的に配置することで、強誘電体層３４を形成する。この強誘電体層の形成材料としては、強誘電性を示してキャパシタ絶縁膜として使用できれば、その組成は任意のものを適用することができる。例えば、ＰＺＴ系圧電材料の他、ニオブや酸化ニッケル、酸化マグネシウム等の金属酸化物を添加したもの等が適用できる。具体的には、チタン酸鉛（ＰｂＴｉＯ３）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸鉛（ＰｂＺｒＯ３）、チタン酸鉛ランタン（（Ｐｂ，Ｌａ）ＴｉＯ３）、ジルコン酸チタン酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）又はマグネシウムニオブ酸ジルコニウムチタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ３）等を使用することができる。あるいは、Ｓｒ、Ｂｉ、Ｔａを構成元素として有するＳＢＴを使用することもできる。
(Ferroelectric layer formation process)
Next, as shown in FIG. 17A, a
前記強誘電体層３４の形成材料としては、基板１０上に例えば表面修飾膜からなる高親和性領域、低親和性領域をそれぞれ形成し、表面特性の選択性を形成した場合に、例えばＰＺＴでは、ＰｂについてはＰｂ（Ｃ２Ｈ５）４、（Ｃ２Ｈ５）３ＰｂＯＣＨ２Ｃ（ＣＨ３）３、Ｐｂ（Ｃ１１Ｈ１９Ｏ２）２等を、Ｚｒについては、Ｚｒ（ｎ−ＯＣ４Ｈ９）４、Ｚｒ（ｔ−ＯＣ４Ｈ９）４、Ｚｒ（Ｃ１１Ｈ１９Ｏ２）４等を、ＴｉについてはＴｉ（ｉ−Ｃ３Ｈ７）４等をそれぞれ形成材料として用いることができる。
下部電極３２表面への強誘電体材料の供給には、ＰＶＤ法やＣＶＤ法等の気相法、あるいはゾルゲル法等の液相法の、いずれも用いることができる。
As a material for forming the
For supplying the ferroelectric material to the surface of the
なお、この強誘電体層３４を強誘電体パターンとして形成する場合に、高親和性領域（下部電極３２）及び低親和性領域（絶縁部２１）の大きさについては、前記圧電体素子の製造方法の場合と同様に、絶縁部２１の幅ｄ１を、隣接する下部電極３２の幅ｄ２と同じかこれより小さくするのが好ましく、特に、絶縁部２１の幅ｄ１を、隣接する下部電極３２の幅ｄ２の１／２以下にするのがより好ましい。
また、特に強誘電体層３４の形成を、強誘電体材料のミストを供給することで行う場合には、絶縁部２１と下部電極３２との間の段差を、前記ミストの径より大きくするのが好ましい。
In the case where the
In particular, when the
（上部電極形成工程）
次いで、図１７（ｂ）に示すように、強誘電体謨３４上にＭＯＣＶＤ法等のＣＶＤ法やスパッタ法などによって上部電極３６を形成し、本発明のデバイスとしての強誘電体素子（強誘電体メモリ素子）を得る。この上部電極３４についても、前記下部電極３２と同様の材料、例えばＰｔ（白金）やＩｒ（イリジウム）、ＩｒＯｘ（酸化イリジウム）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ３）等によって形成することができる。
(Upper electrode formation process)
Next, as shown in FIG. 17B, an
なお、本発明では、必要に応じて、絶縁部２１又は下部電極３２上の表面修飾膜を除去してもよい。この工程は、気相法による成膜工程が完了してから行う。例えば、表面修飾膜の形成工程で説明した方法で、表面修飾膜を除去することができる。表面修飾膜を除去するときに、その上に付着した物質も除去することが好ましい。例えば、表面修飾膜上に、強誘電体層３４や上部電極３６の材料が付着したときに、これらを除去してもよい。
また、下部電極３２の側面に強誘電体層３４が形成されていたり、下部電極３２及び強誘電体層３４の少なくとも一方の側面に上部電極３６が形成されている場合には、これらを除去することが好ましい。除去工程では、例えば、ドライエッチングを適用することができる。
In the present invention, the surface modification film on the insulating
Further, when the
（強誘電体メモリ素子の構造）
以上の工程により、強誘電体メモリ素子を製造することができる。本実施の形態によれば、通常のマスクを介したエッチングを行うことなく、下部電極３２、強誘電体層３４及び上部電極３６を形成することができる。
この強誘電体メモリ素子は、下部電極３２と、下部電極３２上の所定位置に形成された強誘電体層３４と、強誘電体層３４上に形成された上部電極３６と、を有して構成されたものである。
(Structure of ferroelectric memory device)
The ferroelectric memory element can be manufactured through the above steps. According to the present embodiment, the
This ferroelectric memory element has a
図１８に、本発明の方法を適用してなる強誘電体メモリ素子を示す。この強誘電体メモリ素子のセル構造は、２Ｔ・２Ｃ(２トランジスタ・２キャパシタ）型である。
トランジスタ１２は、領域４０に形成されている。ドレイン又はソースの一方１４（図１７（ｂ）参照）に接続された電極２０は、図１８に示すビット線４２に接続されている。ゲート電極１８（図１７（ｂ）参照）は、図１８に示すワード線４４に接続されている。ドレイン又はソースの他方１６（図１７（ｂ）参照）に接続された電極２２は、図１８に示すドライブ線４６に接続されている。電極２２の上に、下部電極３２を介して強誘電体層３４が形成されている。
FIG. 18 shows a ferroelectric memory device to which the method of the present invention is applied. The cell structure of this ferroelectric memory element is a 2T · 2C (2 transistors · 2 capacitors) type.
The
図１９は、本実施の形態に係る強誘電体メモリ素子の回路を示す図である。同図を参照して、強誘電体メモリ素子の作用を説明する。
強誘電体メモリ素子にデータを書き込む場合は、アドレス端子５１からアドレス信号が供給され、チップセレクト端子５２からは選択信号が供給され、書込制御端子５３から書込制御信号が供給される。複数（２つ）のビット線４２の一方をオンにし、他方のビット線４２をオフにした状態で、ワード線デコーダ及びドライパ５０は指定されたワード線４４をオンにする。ドライプ線デコーダ及びドライパ６０は、指定されたドライプ線４６に正のパルスを印加する。すると、強誘電体キャパシタには強誘電体層３４のヒステリシス特性による残留分極が残るため、電源を切っても情報は保持される。
FIG. 19 is a diagram showing a circuit of the ferroelectric memory element according to the present embodiment. The operation of the ferroelectric memory element will be described with reference to FIG.
When data is written to the ferroelectric memory element, an address signal is supplied from the
強誘電体メモリ素子からデータを読み出す場合は、ビット線４２をフローティング状態とした後、ワード線４４をオンしてメモリセルを選択する。次に、ドライプ線４６に正電圧を印加し、強誘電体キャパシタの分極反転による変位電流をセンスアンブ７０で増幅する。センス・タイミング制御部８０は、センスタイミングを制御し、データをデータＩ／Ｏ９０に供給する。データＩ／Ｏ９０はＣＰＵや他のメモリ素子等の各種デバイス９２に接続されており、データのやり取りを制御する。
When reading data from the ferroelectric memory element, the
このような強誘電体メモリ素子（デバイス）の形成方法にあっては、エッチング工程を行うことなく下部電極３上に所定平面形状の強誘電体層３４を形成することができ、したがって極めて簡便に高精度でしかも高性能の強誘電体パターンを形成することができる。特に、サブミクロンオーダーの微小液滴であるミストにて強誘電体材料の供給を行えば、微細パターンを極めて高精度に、かつ低コストで形成することが可能である。
In such a method for forming a ferroelectric memory element (device), the
なお、本発明に係る圧電体層を備えたデバイスとして、圧電体層を挟んで下部電極と上部電極を備える構成を説明したが、センサ等に用いられる場合は上部電極がなくとも良い。
また、前記実施形態では、本発明に係る圧電体層を備えたデバイスとして液滴吐出ヘッドを、また、本発明に係る強誘電体層を備えたデバイスとして強誘電体メモリ素子について説明したが、本発明に係る圧電体層や強誘電体層の適用範囲はこれらに限定されず、例えば、透明電極でＰＺＴやＰＬＺＴなどからなる強誘電体層を挟んで構成され、電圧を印加することで透過光の光屈折率を変化させるスイッチング素子などに用いられる電気光学素子や、圧電素子、強誘電素子、圧電アクチュエータ、薄膜コンデンサ、表面弾性波センサ、周波数フィルタ、光学導波管、光学記憶装置、空間光変調器等のデバイスにも好適に用いることができる。
In addition, although the structure provided with the lower electrode and the upper electrode on both sides of the piezoelectric layer was described as a device including the piezoelectric layer according to the present invention, the upper electrode may not be provided when used for a sensor or the like.
In the above embodiment, the droplet discharge head is described as a device including the piezoelectric layer according to the present invention, and the ferroelectric memory element is described as a device including the ferroelectric layer according to the present invention. The application range of the piezoelectric layer and the ferroelectric layer according to the present invention is not limited to these. For example, the piezoelectric layer and the ferroelectric layer are formed by sandwiching a ferroelectric layer made of PZT, PLZT, or the like with a transparent electrode, and transmit by applying a voltage. Electro-optical elements used for switching elements that change the refractive index of light, piezoelectric elements, ferroelectric elements, piezoelectric actuators, thin film capacitors, surface acoustic wave sensors, frequency filters, optical waveguides, optical storage devices, space It can also be suitably used for devices such as an optical modulator.
１、１０…基板（基体）、３、３２…下部電極、５、２１…絶縁部（凸部）、
６…圧電体層、７、３６…上部電極、８…圧電体素子、
９、９ａ、９ｂ…自己組織化単分子膜（表面修飾膜）、３４…強誘電体層、
１００…基体、１０１…レジスト、１０２…電子線・イオンビーム又は光、
１０３…スタンプ（転写型）、５０１…インクジェット式記録ヘッド、
６００…インクジェットプリンター
DESCRIPTION OF
6 ... piezoelectric layer, 7, 36 ... upper electrode, 8 ... piezoelectric element,
9, 9a, 9b ... self-assembled monolayer (surface modification film), 34 ... ferroelectric layer,
DESCRIPTION OF
103: Stamp (transfer type), 501: Inkjet recording head,
600 ... Inkjet printer
Claims (18)
前記基体上に、前記下部電極に隣接する凸部を形成する工程と、
前記下部電極上に、強誘電体材料又は圧電体材料を供給し、強誘電体層又は圧電体層を形成する工程と、を含むことを特徴とするデバイスの製造方法。 Forming a lower electrode on the substrate;
Forming a protrusion adjacent to the lower electrode on the substrate;
Supplying a ferroelectric material or a piezoelectric material on the lower electrode to form a ferroelectric layer or a piezoelectric layer, and a method for manufacturing a device.
前記下部電極形成工程において、前記凸部に隣接させて前記下部電極を形成することを特徴とする請求項１に記載のデバイスの製造方法。 In the convex portion forming step, after forming the convex portion on the base with an insulating material,
The device manufacturing method according to claim 1, wherein in the lower electrode forming step, the lower electrode is formed adjacent to the convex portion.
前記凸部形成工程において、前記下部電極同士の間に、絶縁材料からなる前記凸部を形成することを特徴とする請求項１に記載のデバイスの製造方法。 In the lower electrode formation step, after forming the plurality of lower electrodes,
2. The device manufacturing method according to claim 1, wherein, in the projecting portion forming step, the projecting portion made of an insulating material is formed between the lower electrodes.
前記凸部形成工程において、前記下部電極上に絶縁材料からなる凸部を形成することを特徴とする請求項１に記載のデバイスの製造方法。 In the lower electrode forming step, after forming the lower electrode,
2. The device manufacturing method according to claim 1, wherein, in the projecting portion forming step, a projecting portion made of an insulating material is formed on the lower electrode.
前記表面修飾膜形成後、前記強誘電体層又は前記圧電体層を形成することを特徴とする請求項１〜１１のいずれか一項に記載のデバイスの製造方法。 Forming a surface modification film having surface characteristics with low affinity for the ferroelectric material or piezoelectric material on the surface of the convex portion,
The device manufacturing method according to claim 1, wherein the ferroelectric layer or the piezoelectric layer is formed after the surface modification film is formed.
前記表面修飾膜形成後、前記強誘電体層又は前記圧電体層を形成することを特徴とする請求項１〜１１のいずれか一項に記載のデバイスの製造方法。 Forming a surface modification film having surface characteristics with high affinity for the ferroelectric material or piezoelectric material on the lower electrode surface;
The device manufacturing method according to claim 1, wherein the ferroelectric layer or the piezoelectric layer is formed after the surface modification film is formed.
前記下部電極の表面から突出した絶縁材料からなる凸部と、
前記下部電極上に形成された強誘電体層又は圧電体層とを含むことを特徴とするデバイス。 A lower electrode formed on the substrate;
A convex portion made of an insulating material protruding from the surface of the lower electrode;
A device comprising a ferroelectric layer or a piezoelectric layer formed on the lower electrode.
前記下部電極の表面から突出した絶縁材料からなる凸部と、
前記下部電極上に形成された透明な強誘電体層と、
前記強誘電体層上に形成された透明な上部電極とを含むことを特徴とする電気光学素子。 A transparent lower electrode formed on a transparent substrate;
A convex portion made of an insulating material protruding from the surface of the lower electrode;
A transparent ferroelectric layer formed on the lower electrode;
An electro-optic element comprising: a transparent upper electrode formed on the ferroelectric layer.
A droplet discharge head having a lower electrode formed on a substrate, a convex portion made of an insulating material protruding from the surface of the lower electrode, and a piezoelectric layer formed on the lower electrode. And printer.
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