JP2005303427A - 増幅回路 - Google Patents
増幅回路 Download PDFInfo
- Publication number
- JP2005303427A JP2005303427A JP2004112926A JP2004112926A JP2005303427A JP 2005303427 A JP2005303427 A JP 2005303427A JP 2004112926 A JP2004112926 A JP 2004112926A JP 2004112926 A JP2004112926 A JP 2004112926A JP 2005303427 A JP2005303427 A JP 2005303427A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- input
- capacitor
- input terminal
- differential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Amplifiers (AREA)
Abstract
【課題】 入力信号が参照電圧に対して対称でない場合でも、演算時の入力端子電圧が差動入出力アンプの入力電圧範囲から外れることなく入力信号を増幅することができる増幅回路を提供する。
【解決手段】 第1の容量ブロック11は、外部入力端子14に入力された入力信号と、外部入力端子15に入力された入力信号との差に基づいた第1の差信号を第1の制御信号φSMPによってサンプリングし、第2の制御信号φHOLDによって、差動入力端子21と差動出力端子23との間に供給する。第2の容量ブロック12は、外部入力端子15に入力された入力信号と、外部入力端子14に入力された入力信号との差に基づいた第2の差信号を第1の制御信号φSMPによってサンプリングし、第2の制御信号φHOLDによって、差動入力端子22と差動出力端子24との間に供給する。導通ブロック13は第1の容量ブロック11と第2の容量ブロック12とを導通する。
【選択図】 図1
Description
本発明は、スイッチトキャパシタを使用した離散時間型の差動入力差動出力の増幅回路に関する。
従来より、スイッチトキャパシタを使用して離散時間的に入力信号を増幅する増幅回路が知られている。例えば、非特許文献1には、このような増幅回路として、図13に示されるような構成のものが開示されている。以下、図中の各構成について説明する。差動入出力アンプ10は、差動入力端子21と差動入力端子22との間の電圧を増幅して、差動出力端子23と差動出力端子24との間の電圧として出力する。増幅回路の外部入力端子14には、正入力信号が入力され、外部入力端子15には、負入力信号が入力される。増幅回路の出力は外部出力端子16と外部出力端子17との間の電圧として出力される。
参照電圧源18〜20は、参照電圧VREFを供給する。入力容量30および32と、帰還容量31および33は電荷を蓄える機能を有する。スイッチ80、81、82、83、84、85は第1の制御信号φSMPによって制御される。スイッチ86、87、88は第2の制御信号φHOLDによって制御される。外部入力端子14に入力された正入力信号はスイッチ80を経由して入力容量30の一端に入力される。入力容量30の他端と帰還容量31の一端は共通してスイッチ82を介して参照電圧源18に接続されると共に、差動入出力アンプ10の差動入力端子21に接続されている。
帰還容量31の他端は、スイッチ84を介して参照電圧源19に接続されると共に、スイッチ86を介して差動入出力アンプ10の差動出力端子23に接続されている。外部入力端子15に入力された負入力信号は、スイッチ81を介して入力容量32の一端に入力される。入力容量32の他端と帰還容量33の一端は、共通してスイッチ83を介して参照電圧源18に接続されると共に、差動入出力アンプ10の差動入力端子22に接続されている。第2の帰還容量33の他端は、スイッチ85を介して参照電圧源20に接続されると共に、スイッチ87を介して差動入出力アンプ10の差動出力端子24に接続されている。入力容量30の一端と入力容量32の一端はスイッチ88を介して接続され、差動入出力アンプ10の同相電圧入力端子25には参照電圧源18が接続されている。
次に、以上のように構成された増幅回路の動作について説明する。一般的に差動入力信号は参照電圧を中心に対称であることが多いので、
VINP=VREF+ΔV/2 ・・・(1a)
VINM=VREF−ΔV/2 ・・・(1b)
とする。ここではΔV=VINP−VINMとする。また、図6は第1、第2の制御信号φSMP、φHOLDの動作を示す図であり、各スイッチは制御信号がHの時に閉じるものとする。
VINP=VREF+ΔV/2 ・・・(1a)
VINM=VREF−ΔV/2 ・・・(1b)
とする。ここではΔV=VINP−VINMとする。また、図6は第1、第2の制御信号φSMP、φHOLDの動作を示す図であり、各スイッチは制御信号がHの時に閉じるものとする。
まず、入力信号のサンプリング時の動作を図14を用いて説明する。サンプリング時は第1の制御信号φSMPのみがHであるので、スイッチ80、81、82、83、84、および85が閉じる。これにより、参照電圧側を基準として考えると、入力容量30にはVINP−VREFなる電圧が、入力容量32にはVINM−VREFなる電圧がそれぞれ印加されるので、式(1a)および(1b)より、入力容量30には、
CS1(VINP−VREF)=CS1×(ΔV/2) ・・・(2)
なる電荷が蓄積され、入力容量32には、
CS2(VINM−VREF)=CS2×(−ΔV/2) ・・・(3)
なる電荷が蓄積される。また、帰還容量31および帰還容量33においては、それぞれ両端の電位が等しいので電荷はゼロにリセットされる。
CS1(VINP−VREF)=CS1×(ΔV/2) ・・・(2)
なる電荷が蓄積され、入力容量32には、
CS2(VINM−VREF)=CS2×(−ΔV/2) ・・・(3)
なる電荷が蓄積される。また、帰還容量31および帰還容量33においては、それぞれ両端の電位が等しいので電荷はゼロにリセットされる。
次に、演算時の動作を図15、図16を用いて説明する。演算時は第2の制御信号φHOLDのみがHであるので、スイッチ86、87、および88が閉じる。図15は演算開始時の状態を示した図であり、図中の4つの容量には、サンプリング時に蓄積した電荷が蓄積されている。この時、差動入出力アンプ10の差動入力端子21および差動入力端子22の間には、
VP−VM=−ΔV ・・・(4)
なる電位差が生じており、VP=VMとなるように帰還が掛かる。この時の入力容量30、32の状態および差動入出力アンプ10の入力端子電圧VP、VMの変化を図16に示す。スイッチ88の電圧VAはVA=VREFとなることがわかっており、これを基準に考えると、演算開始時のVPおよびVMは
VP=VREF―ΔV/2 ・・・(5a)
VM=VREF+ΔV/2 ・・・(5b)
となる。
VP−VM=−ΔV ・・・(4)
なる電位差が生じており、VP=VMとなるように帰還が掛かる。この時の入力容量30、32の状態および差動入出力アンプ10の入力端子電圧VP、VMの変化を図16に示す。スイッチ88の電圧VAはVA=VREFとなることがわかっており、これを基準に考えると、演算開始時のVPおよびVMは
VP=VREF―ΔV/2 ・・・(5a)
VM=VREF+ΔV/2 ・・・(5b)
となる。
この場合、VP=VMの中点で落ち着く、つまりVP=VM=VREFとなるように帰還が掛かり、入力容量30に蓄積されている電荷を補正するために、入力容量30と帰還容量31との間で電荷が移動すると共に、入力容量32に蓄積されている電荷を補正するために、入力容量32と帰還容量33との間で電荷が移動する。その結果、サンプリング時に電荷がリセットされていた帰還容量31、33には電荷が保持されることになり、CS1=CS2=CS、CF1=CF2=CFとすると、
VOP=VP+(CS/CF)×ΔV/2 ・・・(6a)
VOM=VM−(CS/CF)×ΔV/2 ・・・(6b)
なる出力を得ることができる。
VOP=VP+(CS/CF)×ΔV/2 ・・・(6a)
VOM=VM−(CS/CF)×ΔV/2 ・・・(6b)
なる出力を得ることができる。
よって、増幅回路の差動出力は、VP=VM、ΔV=VIMP−VINMを考慮すると、
VOP−VOM=(CS/CF)×ΔV
=(CS/CF)×(VIMP−VINM) ・・・(7)
となり、入力の差電圧を(CS/CF)倍した出力となることがわかる。また、一般的に参照電圧VREFは、電源電圧VDDに対してVDD/2とするのが普通であり、演算時にはVP=VM=VREFに固定されることから、VPおよびVMが差動入出力アンプ10の入力電圧範囲を超えることはない。
W.Yang、外4名,「A 3−V 340−mW 14−b 75−Msample/s CMOS ADC With 85−dB SFDR at Nyquist Input」,IEEE JOURNAL OF SOLID−STATE CIRCUITS,December 2001,Vol.36,No.12,p.1931−1936
VOP−VOM=(CS/CF)×ΔV
=(CS/CF)×(VIMP−VINM) ・・・(7)
となり、入力の差電圧を(CS/CF)倍した出力となることがわかる。また、一般的に参照電圧VREFは、電源電圧VDDに対してVDD/2とするのが普通であり、演算時にはVP=VM=VREFに固定されることから、VPおよびVMが差動入出力アンプ10の入力電圧範囲を超えることはない。
W.Yang、外4名,「A 3−V 340−mW 14−b 75−Msample/s CMOS ADC With 85−dB SFDR at Nyquist Input」,IEEE JOURNAL OF SOLID−STATE CIRCUITS,December 2001,Vol.36,No.12,p.1931−1936
図13に示される従来例においては、外部入力端子14に入力される正入力信号および外部入力端子15に入力される負入力信号は、参照電圧VREFを基準にして対称な信号を想定している。しかし、差動入出力の増幅回路はシングル信号から差動信号への変換など、入力の一方を固定して使用する場合もある。例えば入力信号が、
VINP=VREF+ΔV ・・・(8a)
VINM=VREF ・・・(8b)
なる場合を考えると、サンプリング時には入力容量30にはVINP−VREFなる電圧が印加されるので、入力容量30には、
CS1(VINP−VREF)=CS1×(ΔV) ・・・(9)
なる電荷が蓄積され、帰還容量31、入力容量32、および帰還容量33は両端が同電位となるので電荷は蓄積されない。
VINP=VREF+ΔV ・・・(8a)
VINM=VREF ・・・(8b)
なる場合を考えると、サンプリング時には入力容量30にはVINP−VREFなる電圧が印加されるので、入力容量30には、
CS1(VINP−VREF)=CS1×(ΔV) ・・・(9)
なる電荷が蓄積され、帰還容量31、入力容量32、および帰還容量33は両端が同電位となるので電荷は蓄積されない。
この時の演算時の入力容量30、32の状態および差動入出力アンプ10の入力端子電圧VP、VMの変化を図17に示す。前述した例と同様に考えると、演算開始時は
VP=VREF−ΔV ・・・(10a)
VM=VREF ・・・(10b)
となり、続いて、VPおよびVMの中点で落ち着く、つまりVP=VM=VREF−ΔV/2となるように帰還が掛かることになり、VPおよびVMは入力信号の差電圧ΔVに依存してしまうことがわかる。つまり、2つの入力容量に極性が逆で同じ大きさの電荷を蓄積しないと、VPおよびVMは入力信号に依存してしまい、VPおよびVMが差動入出力アンプ10の入力段の動作範囲から外れた場合には、差動入出力アンプ10が正常に動作しないという問題があった。また、アンプ入力段の動作範囲を広くしようとすると回路が複雑になり、設計が困難になると共に、回路規模が増えるといった問題もあった。
VP=VREF−ΔV ・・・(10a)
VM=VREF ・・・(10b)
となり、続いて、VPおよびVMの中点で落ち着く、つまりVP=VM=VREF−ΔV/2となるように帰還が掛かることになり、VPおよびVMは入力信号の差電圧ΔVに依存してしまうことがわかる。つまり、2つの入力容量に極性が逆で同じ大きさの電荷を蓄積しないと、VPおよびVMは入力信号に依存してしまい、VPおよびVMが差動入出力アンプ10の入力段の動作範囲から外れた場合には、差動入出力アンプ10が正常に動作しないという問題があった。また、アンプ入力段の動作範囲を広くしようとすると回路が複雑になり、設計が困難になると共に、回路規模が増えるといった問題もあった。
本発明は、上述した問題点に鑑みてなされたものであって、入力信号が参照電圧に対して対称でない場合でも、演算時の入力端子電圧が差動入出力アンプの入力電圧範囲から外れることなく入力信号を増幅することができる増幅回路を提供することを目的とする。
本発明は上記の課題を解決するためになされたもので、請求項1に記載の発明は、第1および第2の差動入力端子と第1および第2の差動出力端子とを備えた差動入出力アンプと、サンプリング時に、第1の外部入力端子に入力された第1の入力信号と、第2の外部入力端子に入力された第2の入力信号との差に基づいた第1の差信号を、第1の制御信号によって制御されるタイミングでサンプリングすると共に、演算時に、前記第1の差動入力端子と前記第1の差動出力端子との間に前記第1の差信号を、第2の制御信号によって制御されるタイミングで供給する第1の容量ブロックと、サンプリング時に、前記第2の入力信号と前記第1の入力信号との差に基づいた第2の差信号を、前記第1の制御信号によって制御されるタイミングでサンプリングすると共に、演算時に、前記第2の差動入力端子と前記第2の差動出力端子との間に前記第2の差信号を、前記第2の制御信号によって制御されるタイミングで供給する第2の容量ブロックと、前記第1の容量ブロックと前記第2の容量ブロックとを導通する導通ブロックとを具備することを特徴とする増幅回路である。
請求項2に記載の発明は、請求項1に記載の増幅回路において、前記第1の制御信号によってオンとオフとが制御され、前記サンプリング時にオンとなる第1、第2、第3、第4、第5、および第6のスイッチと、前記第2の制御信号によってオンとオフとが制御され、前記演算時にオンとなる第7、第8、第9、第10、および第11のスイッチとを具備し、前記第1の容量ブロックは、一端が、前記第3のスイッチを介して前記第1の外部入力端子に接続され、他端が、前記第2のスイッチを介して前記第2の外部入力端子に接続されると共に、前記第7のスイッチを介して前記第1の差動入力端子に接続された第1の入力容量と、一端が、前記第1のスイッチを介して前記第1の外部入力端子に接続されると共に、前記第8のスイッチを介して前記第1の差動出力端子に接続され、他端が、前記第1の入力容量の前記他端に接続された第1の帰還容量とを具備し、前記第2の容量ブロックは、一端が、前記第4のスイッチを介して前記第2の外部入力端子に接続され、他端が、前記第5のスイッチを介して前記第1の外部入力端子に接続されると共に、前記第9のスイッチを介して前記第2の差動入力端子に接続された第2の入力容量と、一端が、前記第6のスイッチを介して前記第2の外部入力端子に接続されると共に、前記第10のスイッチを介して前記第2の差動出力端子に接続され、他端が、前記第2の入力容量の前記他端に接続された第2の帰還容量とを具備し、前記導通ブロックは、一端が前記第1の入力容量の前記一端に接続され、他端が前記第2の入力容量の前記一端に接続された前記第11のスイッチを具備することを特徴とする。
請求項3に記載の発明は、請求項1に記載の増幅回路において、前記第1の制御信号によってオンとオフとが制御され、前記サンプリング時にオンとなる第2、第3、第4、第5、第12、第13、第14、および第15のスイッチと、前記第2の制御信号によってオンとオフとが制御され、前記演算時にオンとなる第7、第8、第9、第10、第11、第16、および第17のスイッチとを具備し、前記第1の容量ブロックは、一端が、前記第3のスイッチを介して前記第1の外部入力端子に接続され、他端が、前記第2のスイッチを介して前記第2の外部入力端子に接続されると共に、前記第7のスイッチを介して前記第1の差動入力端子に接続された第1の入力容量と、一端が、前記第12のスイッチを介して定電圧源に接続されると共に、前記第8のスイッチを介して前記第1の差動出力端子に接続され、他端が、前記第13のスイッチを介して定電圧源に接続されると共に、前記第16のスイッチを介して前記第1の入力容量の前記他端に接続された第1の帰還容量とを具備し、前記第2の容量ブロックは、一端が、前記第4のスイッチを介して前記第2の外部入力端子に接続され、他端が、前記第5のスイッチを介して前記第1の外部入力端子に接続されると共に、前記第9のスイッチを介して前記第2の差動入力端子に接続された第2の入力容量と、一端が、前記第14のスイッチを介して定電圧源に接続されると共に、前記第10のスイッチを介して前記第2の差動出力端子に接続され、他端が、前記第15のスイッチを介して定電圧源に接続されると共に、前記第17のスイッチを介して前記第2の入力容量の前記他端に接続された第2の帰還容量とを具備し、前記導通ブロックは、一端が前記第1の入力容量の前記一端に接続され、他端が前記第2の入力容量の前記一端に接続された前記第11のスイッチを具備することを特徴とする。
請求項4に記載の発明は、請求項1に記載の増幅回路において、前記第1の制御信号によってオンとオフとが制御され、前記サンプリング時にオンとなる第1、第2、第5、および第6のスイッチと、前記第2の制御信号によってオンとオフとが制御され、前記演算時にオンとなる第7、第8、第9、および第10のスイッチとを具備し、前記第1の容量ブロックは、一端が、前記第2のスイッチを介して前記第2の外部入力端子に接続されると共に、前記第7のスイッチを介して前記第1の差動入力端子に接続された第1の入力容量と、一端が、前記第1のスイッチを介して前記第1の外部入力端子に接続されると共に、前記第8のスイッチを介して前記第1の差動出力端子に接続され、他端が、前記第1の入力容量の前記一端に接続された第1の帰還容量とを具備し、前記第2の容量ブロックは、一端が、前記第5のスイッチを介して前記第1の外部入力端子に接続されると共に、前記第9のスイッチを介して前記第2の差動入力端子に接続された第2の入力容量と、一端が、前記第6のスイッチを介して前記第2の外部入力端子に接続されると共に、前記第10のスイッチを介して前記第2の差動出力端子に接続され、他端が、前記第2の入力容量の前記一端に接続された第2の帰還容量とを具備し、前記導通ブロックは、一端が前記第1の入力容量の他端に接続され、他端が前記第2の入力容量の他端に接続された短絡線を具備することを特徴とする。
請求項5に記載の発明は、請求項1に記載の増幅回路において、前記第1の制御信号によってオンとオフとが制御され、前記サンプリング時にオンとなる第2、第5、第12、第13、第14、および第15のスイッチと、前記第2の制御信号によってオンとオフとが制御され、前記演算時にオンとなる第7、第8、第9、第10、第16、および第17のスイッチとを具備し、前記第1の容量ブロックは、一端が、前記第2のスイッチを介して前記第2の外部入力端子に接続されると共に、前記第7のスイッチを介して前記第1の差動入力端子に接続された第1の入力容量と、一端が、前記第12のスイッチを介して定電圧源に接続されると共に、前記第8のスイッチを介して前記第1の差動出力端子に接続され、他端が、前記第13のスイッチを介して定電圧源に接続されると共に、前記第16のスイッチを介して前記第1の入力容量の前記一端に接続された第1の帰還容量とを具備し、前記第2の容量ブロックは、一端が、前記第5のスイッチを介して前記第1の外部入力端子に接続されると共に、前記第9のスイッチを介して前記第2の差動入力端子に接続された第2の入力容量と、一端が、前記第14のスイッチを介して定電圧源に接続されると共に、前記第10のスイッチを介して前記第2の差動出力端子に接続され、他端が、前記第15のスイッチを介して定電圧源に接続されると共に、前記第17のスイッチを介して前記第2の入力容量の前記一端に接続された第2の帰還容量とを具備し、前記導通ブロックは、一端が前記第1の入力容量の他端に接続され、他端が前記第2の入力容量の他端に接続された短絡線を具備することを特徴とする。
本発明によれば、入力信号が参照電圧に対して対称でない場合でも、演算時の入力端子電圧が差動入出力アンプの入力電圧範囲から外れることなく入力信号を増幅することができるという効果が得られる。
以下、図面を参照し、本発明を実施するための最良の形態について説明する。図1は、本発明の第1の実施形態による増幅回路の機能構成を示すブロック図である。以下、図中の各構成について説明する。差動入出力アンプ10は、差動入力端子21および22と、差動出力端子23および24と、出力の同相電位を決める同相電圧入力端子25とを備えている。ここで、差動入力端子21に入力される信号をVP、差動入力端子22に入力される信号をVM、外部出力端子16から出力される信号をVOP、外部出力端子17から出力される信号をVOMとする。第1の容量ブロック11は、複数の外部入力端子の内、一方の外部入力端子14に入力された一方の入力信号VINPと、他方の外部入力端子15に入力された他方の入力信号VINMとの差に基づいた第1の差信号を第1の制御信号φSMPによってサンプリングし、第2の制御信号φHOLDによって、差動入出力アンプ10の差動入力端子21と差動出力端子23との間に第1の差信号を供給する。
第2の容量ブロック12は、外部入力端子15に入力された入力信号VINMと、外部入力端子14に入力された入力信号VINPとの差に基づいた第2の差信号を第1の制御信号φSMPによってサンプリングし、第2の制御信号φHOLDによって、差動入出力アンプ10の差動入力端子22と差動出力端子24との間に第2の差信号を供給する。導通ブロック13は第1の容量ブロック11と第2の容量ブロック12とを導通する。
次に、図1に示される増幅回路の動作について説明する。図6に第1、第2の制御信号φSMP、φHOLDおよび差動入力信号、差動出力信号の関係を示す。第1の制御信号φSMPと第2の制御信号φHOLDは同時にHとならないように制御されており、第1の制御信号φSMPがHの時、第1の容量ブロック11にはVINP−VINMに対応した電荷が、第2の容量ブロック12にはVINM−VINPに対応した電荷がそれぞれサンプリングされる。
続いて、第1の制御信号φSMPがLになり、第2の制御信号φHOLDがHとなると、導通ブロック13により、第1の容量ブロック11と第2の容量ブロック12との間で電荷の受け渡しを行い、VP=VMとなるように帰還が掛かり、差動入力信号の差信号に対応した出力が外部出力端子16、17から出力される。サンプリングの際は、入力信号が参照電圧VREFを中心に対称でなくとも、常に第1の容量ブロック11と第2の容量ブロック12には極性が逆で同じ大きさの電荷が蓄積されるので、演算の際にはVP=VM=VREFとなりVREFに固定されるので、VPおよびVMが差動入出力アンプ10の入力電圧範囲から外れることなく、入力信号を増幅することが可能となる。
図2は第1の実施形態による増幅回路の詳細構成を示す回路図である。以下、図中の各構成について説明する。第1の容量ブロック11の構成は以下のようになっている。入力容量30の一端は、スイッチ36を介して外部入力端子14に接続され、他端は、スイッチ35を介して外部入力端子15に接続されると共に、スイッチ40を介して差動入力端子21に接続されている。帰還容量31の一端は、スイッチ34を介して外部入力端子14に接続されると共に、スイッチ41を介して差動出力端子23に接続され、他端は、入力容量30の他端に接続されている。
第2の容量ブロック12の構成は以下のようになっている。入力容量32の一端は、スイッチ37を介して外部入力端子15に接続され、他端は、スイッチ38を介して外部入力端子14に接続されると共に、スイッチ42を介して差動入力端子22に接続されている。帰還容量33の一端は、スイッチ39を介して外部入力端子15に接続されると共に、スイッチ43を介して差動出力端子24に接続され、他端は、入力容量32の他端に接続されている。
導通ブロック13は、一端が入力容量30の一端に接続され、他端が入力容量32の一端に接続されたスイッチ44によって構成されている。ここで、第1の制御信号φSMPと第2の制御信号φHOLDは異なるタイミングを有し、スイッチ34、35、36、37、38、39が第1の制御信号φSMPによって制御され、スイッチ40、41、42、43、44が第2の制御信号φHOLDによって制御されるような構成となっている。
次に図2に示される増幅回路の動作について説明する。なお、全てのスイッチはそのスイッチを制御する制御信号がHの時にONとなるものとし、
VINP−VINM=ΔV ・・・(11)
とする。図6に第1、第2の制御信号φSMP、φHOLD、および入力信号VINP,VINM、出力信号VOP,VOMの関係を示す。第1の制御信号φSMPと第2の制御信号φHOLDは同時にHとならないように制御されている。図7に第1の制御信号φSMPがHの時の電荷蓄積の様子を示す。この時は第1の制御信号φSMPのみがHであるので、スイッチ34、35、36、37、38、39が閉じる。
VINP−VINM=ΔV ・・・(11)
とする。図6に第1、第2の制御信号φSMP、φHOLD、および入力信号VINP,VINM、出力信号VOP,VOMの関係を示す。第1の制御信号φSMPと第2の制御信号φHOLDは同時にHとならないように制御されている。図7に第1の制御信号φSMPがHの時の電荷蓄積の様子を示す。この時は第1の制御信号φSMPのみがHであるので、スイッチ34、35、36、37、38、39が閉じる。
式(11)より、図7に示されるように、サンプリング時に入力容量30には
CS1(VINP−VINM)=CS1×(ΔV) ・・・(12)
なる電荷が蓄積され、帰還容量31には
CF1(VINP−VINM)=CF1×(ΔV) ・・・(13)
なる電荷が蓄積され、入力容量32には
CS2(VINM−VINP)=CS2×(−ΔV) ・・・(14)
なる電荷が蓄積され、帰還容量33には
CF2(VINM−VINP)=CF2×(−ΔV) ・・・(15)
なる電荷が蓄積される。ΔVは入力信号にのみ依存するので、CS1=CS2=CSとすると、常に入力容量30と入力容量32には極性が逆で同じ大きさの電荷が蓄積されることになる。
CS1(VINP−VINM)=CS1×(ΔV) ・・・(12)
なる電荷が蓄積され、帰還容量31には
CF1(VINP−VINM)=CF1×(ΔV) ・・・(13)
なる電荷が蓄積され、入力容量32には
CS2(VINM−VINP)=CS2×(−ΔV) ・・・(14)
なる電荷が蓄積され、帰還容量33には
CF2(VINM−VINP)=CF2×(−ΔV) ・・・(15)
なる電荷が蓄積される。ΔVは入力信号にのみ依存するので、CS1=CS2=CSとすると、常に入力容量30と入力容量32には極性が逆で同じ大きさの電荷が蓄積されることになる。
次に、制御信号φHOLDがHとなった演算時の動作を図8、図9を用いて説明する。演算時は第2の制御信号φHOLDのみがHであるので、スイッチ40、41、42、43、44が閉じる。図8は演算開始時の状態を示した図であり、4つの容量にはサンプリング時の電荷が蓄積されている。この時、差動入出力アンプ10の2つの入力間には
VP−VM=−2ΔV ・・・(16)
なる電位差が生じており、VP=VMとなるように帰還が掛かる。
VP−VM=−2ΔV ・・・(16)
なる電位差が生じており、VP=VMとなるように帰還が掛かる。
この時の入力容量30、入力容量32、および差動入出力アンプ10の入力端子電圧VP、VMの変化を図9に示す。スイッチ44の電圧VAはVA=VREFとなり、これを基準に考えると、演算開始時のVP、VMは
VP=VREF−ΔV ・・・(17a)
VM=VREF+ΔV ・・・(17b)
となる。この後、帰還が掛かってVP=VMとなるのだが、式(17a)および(17b)のVP、VMの中点で落ち着くことになるので、VP=VM=VREFとなるように、入力容量30に蓄積されている電荷を補正するために、入力容量30と帰還容量31との間で電荷が移動すると共に、入力容量32に蓄積されている電荷を補正するために、入力容量32と帰還容量33との間で電荷が移動する。
VP=VREF−ΔV ・・・(17a)
VM=VREF+ΔV ・・・(17b)
となる。この後、帰還が掛かってVP=VMとなるのだが、式(17a)および(17b)のVP、VMの中点で落ち着くことになるので、VP=VM=VREFとなるように、入力容量30に蓄積されている電荷を補正するために、入力容量30と帰還容量31との間で電荷が移動すると共に、入力容量32に蓄積されている電荷を補正するために、入力容量32と帰還容量33との間で電荷が移動する。
その結果、帰還容量31にはサンプリング時に蓄積された電荷と入力容量30に充電した分の電荷が、帰還容量33にはサンプリング時に蓄積された電荷と入力容量32に放電した分の電荷がそれぞれ保持されることになり、CS1=CS2=CS、CF1=CF2=CFとすると、
VOP=VP+ΔV+(CS/CF)×ΔV ・・・(18a)
VOM=VM−ΔV−(CS/CF)×ΔV ・・・(18b)
なる出力を得ることができる。ここで、式(18a)の右辺第2項は、サンプリング時に帰還容量31に蓄積された電荷によって生じる電圧を示し、右辺第3項は、演算時に入力容量30と帰還容量31との間で移動した電荷によって生じる電圧を示している。式(18b)も同様である。
VOP=VP+ΔV+(CS/CF)×ΔV ・・・(18a)
VOM=VM−ΔV−(CS/CF)×ΔV ・・・(18b)
なる出力を得ることができる。ここで、式(18a)の右辺第2項は、サンプリング時に帰還容量31に蓄積された電荷によって生じる電圧を示し、右辺第3項は、演算時に入力容量30と帰還容量31との間で移動した電荷によって生じる電圧を示している。式(18b)も同様である。
よって、差動出力は、VP=VM、ΔV=VINP−VINMを考慮すると、
VOP−VOM=2×ΔV+(CS/CF)×(2×ΔV)
=2×(1+CS/CF)×ΔV
=2×(1+CS/CF)×(VINP−VINM) ・・・(19)
となり、VP、VMが差動入出力アンプ10の入力電圧範囲を外れることなく、入力の差電圧を2×(1+CS/CF)倍した出力を得ることができる。入力信号が参照電圧VREFを中心として対称でない場合でも、4つの容量には2つの入力信号の差電圧ΔVのみに依存した電荷が蓄積され、また、演算時にスイッチ44の電圧VAがVA=VREFとなることがわかっているので、演算時にはVP=VM=VREFとなり、VP、VMが差動入出力アンプ10の入力電圧範囲を外れることはない。
VOP−VOM=2×ΔV+(CS/CF)×(2×ΔV)
=2×(1+CS/CF)×ΔV
=2×(1+CS/CF)×(VINP−VINM) ・・・(19)
となり、VP、VMが差動入出力アンプ10の入力電圧範囲を外れることなく、入力の差電圧を2×(1+CS/CF)倍した出力を得ることができる。入力信号が参照電圧VREFを中心として対称でない場合でも、4つの容量には2つの入力信号の差電圧ΔVのみに依存した電荷が蓄積され、また、演算時にスイッチ44の電圧VAがVA=VREFとなることがわかっているので、演算時にはVP=VM=VREFとなり、VP、VMが差動入出力アンプ10の入力電圧範囲を外れることはない。
次に、本発明の第2の実施形態について説明する。図3は第2の実施形態による増幅回路の構成を示す回路図である。以下、図中の各構成について説明する。入力容量30の一端は、スイッチ36を介して外部入力端子14に接続され、他端は、スイッチ35を介して外部入力端子15に接続されると共に、スイッチ40を介して差動入力端子21に接続されている。帰還容量31の一端は、スイッチ50を介して、定電圧Vrを供給する定電圧源56に接続されると共に、スイッチ41を介して差動出力端子23に接続され、他端は、スイッチ51を介して、定電圧Vrを供給する定電圧源57に接続されると共に、スイッチ54を介して入力容量30の他端に接続されている。
第2の容量ブロック12の構成は以下のようになっている。入力容量32の一端は、スイッチ37を介して外部入力端子15に接続され、他端は、スイッチ38を介して外部入力端子14に接続されると共に、スイッチ42を介して差動入力端子22に接続されている。帰還容量33の一端は、スイッチ52を介して、定電圧Vrを供給する定電圧源58に接続されると共に、スイッチ43を介して差動出力端子24に接続され、他端は、スイッチ53を介して、定電圧Vrを供給する定電圧源59に接続されると共に、スイッチ55を介して入力容量32の他端に接続されている。
導通ブロック13は、一端が入力容量30の一端に接続され、他端が入力容量32の一端に接続されたスイッチ44によって構成されている。ここで、第1の制御信号φSMPと第2の制御信号φHOLDは異なるタイミングを有し、スイッチ35、36、37、38、50、51、52、53が第1の制御信号φSMPによって制御され、スイッチ40、41、42、43、44、54、55が第2の制御信号φHOLDによって制御されるように構成されている。
次に、図3に示される増幅回路の動作について説明する。なお、第1の実施形態と同じ役割のスイッチには同じ符号を付与してあり、その説明は省略する。また、スイッチの動作および第1、第2の制御信号φSMP、φHOLDと入力信号VINP,VINM、出力信号VOP,VOMの関係についても第1の実施形態と同じであるとする。第1の制御信号φSMPがH、つまりサンプリング時には、スイッチ35、36、37、38、50、51、52、53が閉じており、第1の実施形態と同じように、入力容量30には
CS1(VINP−VINM)=CS1×(ΔV) ・・・(20)
なる電荷が蓄積され、入力容量32には
CS2(VINM−VINP)=CS2×(−ΔV) ・・・(21)
なる電荷がそれぞれ蓄積される。
CS1(VINP−VINM)=CS1×(ΔV) ・・・(20)
なる電荷が蓄積され、入力容量32には
CS2(VINM−VINP)=CS2×(−ΔV) ・・・(21)
なる電荷がそれぞれ蓄積される。
ΔVは入力信号にのみ依存するので、CS1=CS2=CSとすると、入力容量30と入力容量32には、常に極性が逆で同じ大きさの電荷が蓄積されることになる。また、帰還容量31においては、スイッチ50、51がONになることから両端の電位が等しくなり、電荷は蓄積されない。帰還容量33も同様に、スイッチ52、53がONになることから両端の電位が等しくなり、電荷は蓄積されない。
次に、第2の制御信号φHOLDがHとなった演算時の動作を説明する。この時、スイッチ40、41、42、43、44、54、55が閉じていることになる。差動入出力アンプ10の動作は第1の実施形態と同様であり、差動入出力アンプ10の2つの入力間には
VP−VM=−2ΔV ・・・(22)
なる電位差が生じており、VP=VMとなるように帰還が掛かる。この時の入力容量30、入力容量32、および差動入出力アンプ10の入力端子電圧VP、VMの変化は図9に示されるようになる。スイッチ44の電圧VAはVA=VREFとなり、これを基準に考えると演算開始時のVP、VMは
VP=VREF−ΔV ・・・(23a)
VM=VREF+ΔV ・・・(23b)
となる。
VP−VM=−2ΔV ・・・(22)
なる電位差が生じており、VP=VMとなるように帰還が掛かる。この時の入力容量30、入力容量32、および差動入出力アンプ10の入力端子電圧VP、VMの変化は図9に示されるようになる。スイッチ44の電圧VAはVA=VREFとなり、これを基準に考えると演算開始時のVP、VMは
VP=VREF−ΔV ・・・(23a)
VM=VREF+ΔV ・・・(23b)
となる。
この後、帰還が掛かってVP=VMとなるのだが、式(23a)および(23b)の、VP、VMの中点で落ち着くことになるので、VP=VM=VREFとなるように、入力容量30に蓄積されている電荷を補正するために、入力容量30と帰還容量31との間で電荷が移動し、入力容量32に蓄積されている電荷を補正するために、入力容量32と帰還容量33との間で電荷が移動する。その結果、帰還容量31、33には、サンプリング時に電荷が蓄積されていないので、帰還容量31には入力容量30に充電した分の電荷が、帰還容量33には入力容量32に放電した分の電荷がそれぞれ保持されることになり、CS1=CS2=CS、CF1=CF1=CFとすると、
VOP=VP+(CS/CF)×ΔV ・・・(24a)
VOM=VM−(CS/CF)×ΔV ・・・(24b)
なる出力を得ることができる。
VOP=VP+(CS/CF)×ΔV ・・・(24a)
VOM=VM−(CS/CF)×ΔV ・・・(24b)
なる出力を得ることができる。
よって、差動出力は、VP=VM、ΔV=VINP−VINMを考慮すると、
VOP−VOM=(CS/CF)×(2×ΔV)
=2×(CS/CF)×ΔV
=2×(CS/CF)×(VINP−VINM) ・・・(25)
となり、VP、VMが差動入出力アンプ10の入力電圧範囲を外れることなく、入力の差電圧を2×(CS/CF)倍した出力を得ることができる。また、式(19)においては、差動入力に対する差動出力のゲインが必ず2を超えるが、式(25)においては、CSとCFとを調節することにより、ゲインを2以下とすることもでき、最大出力に限界がある差動入出力アンプ10をより使いやすくすることができる。さらに、サンプリング時に帰還容量31、33が外部入力端子14、15に接続されないので、前段の回路の負荷を減らすことができ、回路の高速化を図ることができるというメリットもある。
VOP−VOM=(CS/CF)×(2×ΔV)
=2×(CS/CF)×ΔV
=2×(CS/CF)×(VINP−VINM) ・・・(25)
となり、VP、VMが差動入出力アンプ10の入力電圧範囲を外れることなく、入力の差電圧を2×(CS/CF)倍した出力を得ることができる。また、式(19)においては、差動入力に対する差動出力のゲインが必ず2を超えるが、式(25)においては、CSとCFとを調節することにより、ゲインを2以下とすることもでき、最大出力に限界がある差動入出力アンプ10をより使いやすくすることができる。さらに、サンプリング時に帰還容量31、33が外部入力端子14、15に接続されないので、前段の回路の負荷を減らすことができ、回路の高速化を図ることができるというメリットもある。
次に、本発明の第3の実施形態について説明する。図4は第3の実施形態による増幅回路の構成を示す回路図である。以下、図中の各構成について説明する。第1の容量ブロック11の構成は以下のようになっている。入力容量30の一端は、この一端と入力容量32の一端とを短絡する短絡線に接続され、他端は、スイッチ35を介して外部入力端子15に接続されると共に、スイッチ40を介して差動入力端子21に接続されている。帰還容量31の一端は、スイッチ34を介して外部入力端子14に接続されると共に、スイッチ41を介して差動出力端子23に接続され、他端は、入力容量30の他端に接続されている。
第2の容量ブロック12の構成は以下のようになっている。入力容量32の一端は短絡線に接続され、他端は、スイッチ38を介して外部入力端子14に接続されると共に、スイッチ42を介して差動入力端子22に接続されている。帰還容量33の一端は、スイッチ39を介して外部入力端子15に接続されると共に、スイッチ43を介して差動出力端子24に接続され、他端は、入力容量32の他端に接続されている。
導通ブロック13は、入力容量30の一端と入力容量32の一端とを短絡する短絡線で構成される。ここで、第1の制御信号φSMPと第2の制御信号φHOLDは異なるタイミングを有し、スイッチ34、35、38、39が第1の制御信号φSMPによって制御され、スイッチ40、41、42、43が第2の制御信号φHOLDによって制御されるように構成されている。
次に、図4に示される増幅回路の動作について説明する。なお、全てのスイッチはそのスイッチを制御する制御信号がHの時にONになるものとし、
VINP−VINM=ΔV ・・・(26)
とする。図6に第1、第2の制御信号φSMP、φHOLD、および入力信号VINP,VINM、出力信号VOP,VOMの関係を示す。第1の制御信号φSMPと第2の制御信号φHOLDは同時にHとならないように制御されている。図10に第1の制御信号φSMPがHとなるサンプリング時の状態を示す。
VINP−VINM=ΔV ・・・(26)
とする。図6に第1、第2の制御信号φSMP、φHOLD、および入力信号VINP,VINM、出力信号VOP,VOMの関係を示す。第1の制御信号φSMPと第2の制御信号φHOLDは同時にHとならないように制御されている。図10に第1の制御信号φSMPがHとなるサンプリング時の状態を示す。
この時、スイッチ34、35、38、39が閉じていて、CS1=CS2=CSとすると、図10に示されるように、サンプリング時に入力容量30には
CS1×(VINP−VINM)/2=CS1×(ΔV)/2 ・・・(27)
なる電荷が蓄積され、帰還容量31には
CF1×(VINP−VINM)=CF1×(ΔV) ・・・(28)
なる電荷が蓄積され、入力容量32には
CS2×(VINP−VINM)/2=CS2×(ΔV)/2 ・・・(29)
なる電荷が蓄積され、帰還容量33には
CF2×(VINM−VINP)=CF2×(−ΔV) ・・・(30)
なる電荷が蓄積される。
CS1×(VINP−VINM)/2=CS1×(ΔV)/2 ・・・(27)
なる電荷が蓄積され、帰還容量31には
CF1×(VINP−VINM)=CF1×(ΔV) ・・・(28)
なる電荷が蓄積され、入力容量32には
CS2×(VINP−VINM)/2=CS2×(ΔV)/2 ・・・(29)
なる電荷が蓄積され、帰還容量33には
CF2×(VINM−VINP)=CF2×(−ΔV) ・・・(30)
なる電荷が蓄積される。
次に、第2の制御信号φHOLDがHとなった演算時の動作を図11、図12を用いて説明する。この時はスイッチ40、41、42、43が閉じることになる。図11は演算開始時の状態を示した図であり、4つの容量にはサンプリング時の電荷が蓄積されている。この時、差動入出力アンプ10の2つの入力間には
VP−VM=−ΔV ・・・(31)
なる電位差が生じており、VP=VMとなるように帰還が掛かる。この時の入力容量30、入力容量32、および差動入出力アンプ10の入力端子電圧VP、VMの変化を図12に示す。図12より、演算開始時の状態において、入力容量32の電荷の向きを置き換えると、第1、第2の実施形態と同じようにΔVは入力信号にのみ依存するので、CS1=CS2=CSより、常に入力容量30と入力容量32には極性が逆で同じ大きさの電荷が蓄積されていたことがわかる。
VP−VM=−ΔV ・・・(31)
なる電位差が生じており、VP=VMとなるように帰還が掛かる。この時の入力容量30、入力容量32、および差動入出力アンプ10の入力端子電圧VP、VMの変化を図12に示す。図12より、演算開始時の状態において、入力容量32の電荷の向きを置き換えると、第1、第2の実施形態と同じようにΔVは入力信号にのみ依存するので、CS1=CS2=CSより、常に入力容量30と入力容量32には極性が逆で同じ大きさの電荷が蓄積されていたことがわかる。
導通ブロック13の電圧VAはVA=VREFとなり、これを基準に考えると演算開始時のVP、VMは
VP=VREF−ΔV/2 ・・・(32a)
VM=VREF+ΔV/2 ・・・(32b)
となる。この後、帰還が掛かってVP=VMとなるのだが、式(32a)、(32b)のVP、VMの中点で落ち着くことになるので、VP=VM=VREFとなるように、入力容量30に蓄積されている電荷を補正するために、入力容量30と帰還容量31との間で電荷が移動し、入力容量32に蓄積されている電荷を補正するために、入力容量32と帰還容量33との間で電荷が移動する。
VP=VREF−ΔV/2 ・・・(32a)
VM=VREF+ΔV/2 ・・・(32b)
となる。この後、帰還が掛かってVP=VMとなるのだが、式(32a)、(32b)のVP、VMの中点で落ち着くことになるので、VP=VM=VREFとなるように、入力容量30に蓄積されている電荷を補正するために、入力容量30と帰還容量31との間で電荷が移動し、入力容量32に蓄積されている電荷を補正するために、入力容量32と帰還容量33との間で電荷が移動する。
その結果、帰還容量31にはサンプリング時に蓄積された電荷と入力容量30に充電した分の電荷が、帰還容量33にはサンプリング時に蓄積された電荷と入力容量32に放電した分の電荷がそれぞれ保持されることになり、CS1=CS2=CS、CF1=CF1=CFとすると、
VOP=VP+ΔV+(CS/CF)×ΔV/2 ・・・(33a)
VOM=VM−ΔV−(CS/CF)×ΔV/2 ・・・(33b)
なる出力を得ることができる。
VOP=VP+ΔV+(CS/CF)×ΔV/2 ・・・(33a)
VOM=VM−ΔV−(CS/CF)×ΔV/2 ・・・(33b)
なる出力を得ることができる。
よって、差動出力は、VP=VM、ΔV=VINP−VINMを考慮すると、
VOP−VOM=2×ΔV+(CS/CF)×ΔV
=(2+CS/CF)×ΔV
=(2+CS/CF)×(VINP−VINM) ・・・(34)
となり、VP、VMが差動入出力アンプ10の入力電圧範囲を外れることなく、入力の差電圧を(2+CS/CF)倍した出力を得ることができる。
VOP−VOM=2×ΔV+(CS/CF)×ΔV
=(2+CS/CF)×ΔV
=(2+CS/CF)×(VINP−VINM) ・・・(34)
となり、VP、VMが差動入出力アンプ10の入力電圧範囲を外れることなく、入力の差電圧を(2+CS/CF)倍した出力を得ることができる。
次に、本発明の第4の実施形態について説明する。図5は第4の実施形態による増幅回路の構成を示す回路図である。以下、図中の各構成について説明する。容量ブロック11の構成は以下のようになっている。入力容量30の一端は、この一端と入力容量32の一端とを短絡する短絡線に接続され、他端は、スイッチ35を介して外部入力端子15に接続されると共に、スイッチ40を介して差動入力端子21に接続されている。帰還容量31の一端は、スイッチ50を介して、定電圧Vrを供給する定電圧源56に接続されると共に、スイッチ41を介して差動出力端子23に接続され、他端は、スイッチ51を介して、定電圧Vrを供給する定電圧源57に接続されると共に、スイッチ54を介して入力容量31の他端に接続されている。
第2の容量ブロック12の構成は以下のようになっている。入力容量32の一端は短絡線に接続され、他端は、スイッチ38を介して外部入力端子14に接続されると共に、スイッチ42を介して差動入力端子22に接続されている。帰還容量33の一端は、スイッチ52を介して、定電圧Vrを供給する定電圧源58に接続されると共に、スイッチ43を介して差動出力端子24に接続され、他端は、スイッチ53を介して、定電圧Vrを供給する定電圧源59に接続されると共に、スイッチ55を介して入力容量32の他端に接続されている。
導通ブロック13は、入力容量30の他端と入力容量32の他端とを短絡する短絡線で構成される。ここで、第1の制御信号φSMPと第2の制御信号φHOLDは異なるタイミングを有し、スイッチ35、38、50、51、52、53が第1の制御信号φSMPによって制御され、スイッチ40、41、42、43、54、55が第2の制御信号φHOLDによって制御されるように構成されている。
次に、図5に示された増幅回路の動作について説明する。なお、第3の実施形態と同じ役割のスイッチには同じ符号を付与してあり、その説明は省略する。また、スイッチの動作および第1、第2の制御信号φSMP、φHOLDと入力信号VINP,VINM、出力信号VOP,VOMの関係についても第3の実施形態と同じであるとする。第1の制御信号φSMPがH、つまりサンプリング時には、スイッチ35、38、50、51、52、53が閉じることになり、第3の実施形態と同様に、入力容量30には
CS1×(VINP−VINM)/2=CS1×(ΔV)/2 ・・・(35)
なる電荷が蓄積され、入力容量32には
CS2×(VINP−VINM)/2=CS2×(ΔV)/2 ・・・(36)
なる電荷が蓄積される。
CS1×(VINP−VINM)/2=CS1×(ΔV)/2 ・・・(35)
なる電荷が蓄積され、入力容量32には
CS2×(VINP−VINM)/2=CS2×(ΔV)/2 ・・・(36)
なる電荷が蓄積される。
また、帰還容量31においては、スイッチ50、51がONになることから両端の電位が等しくなり、電荷は蓄積されない。帰還容量33においても同様に、スイッチ52、53がONになることから両端の電位が等しくなり、電荷は蓄積されない。
次に、第2の制御信号φHOLDがHとなった演算時の動作を説明する。この時、スイッチ40、41、42、43、54、55が閉じており、差動入出力アンプ10の動作は第3の実施形態と同様であり、差動入出力アンプ10の2つの入力間には
VP−VM=−ΔV ・・・(37)
なる電位差が生じており、VP=VMとなるように帰還が掛かる。この時の入力容量30、入力容量32、および差動入出力アンプ10の入力端子電圧VP、VMの変化は図12のようになり、演算開始時の状態において、入力容量32の電荷の向きを置き換えると、第3の実施形態と同様に、ΔVは入力信号にのみ依存するので、CS1=CS2=CSとすると、常に入力容量30と入力容量32には極性が逆で同じ大きさの電荷が蓄積されていたことがわかる。
VP−VM=−ΔV ・・・(37)
なる電位差が生じており、VP=VMとなるように帰還が掛かる。この時の入力容量30、入力容量32、および差動入出力アンプ10の入力端子電圧VP、VMの変化は図12のようになり、演算開始時の状態において、入力容量32の電荷の向きを置き換えると、第3の実施形態と同様に、ΔVは入力信号にのみ依存するので、CS1=CS2=CSとすると、常に入力容量30と入力容量32には極性が逆で同じ大きさの電荷が蓄積されていたことがわかる。
導通ブロック13の電圧VAはVA=VREFとなり、これを基準に考えると演算開始時のVP、VMは
VP=VREF−ΔV/2 ・・・(38a)
VM=VREF+ΔV/2 ・・・(38b)
となる。この後、帰還が掛かってVP=VMとなるのだが、式(38a)、(38b)のVP、VMの中点で落ち着くことになるので、VP=VM=VREFとなるように、入力容量30に蓄積されている電荷を補正するために、入力容量30と帰還容量31との間で電荷が移動し、入力容量32に蓄積されている電荷を補正するために、入力容量32と帰還容量33との間で電荷が移動する。
VP=VREF−ΔV/2 ・・・(38a)
VM=VREF+ΔV/2 ・・・(38b)
となる。この後、帰還が掛かってVP=VMとなるのだが、式(38a)、(38b)のVP、VMの中点で落ち着くことになるので、VP=VM=VREFとなるように、入力容量30に蓄積されている電荷を補正するために、入力容量30と帰還容量31との間で電荷が移動し、入力容量32に蓄積されている電荷を補正するために、入力容量32と帰還容量33との間で電荷が移動する。
その結果、帰還容量31、33にはサンプリング時に電荷が蓄積されていないので、帰還容量31には入力容量30に充電した分の電荷が、帰還容量33には入力容量32に放電した分の電荷がそれぞれ保持されることになり、CS1=CS2=CS、CF1=CF2=CFとすると、
VOP=VP+(CS/CF)×ΔV/2 ・・・(39a)
VOM=VM−(CS/CF)×ΔV/2 ・・・(39b)
なる出力を得ることができる。よって、差動出力は、VP=VM、ΔV=VINP−VINMを考慮すると、
VOP−VOM=(CS/CF)×ΔV
=(CS/CF)×(VINP−VINM) ・・・(40)
となり、VP、VMが差動入出力アンプ10の入力電圧範囲を外れることなく、入力の差電圧を(CS/CF)倍した出力を得ることができる。また、CSとCFとを調節することにより、最大出力に限界がある差動入出力アンプ10をより使いやすくすることができる。さらに、サンプリング時に帰還容量31、33が外部入力端子14、15に接続されないので、前段の回路の負荷を減らすことができ、回路の高速化を図ることができるというメリットもある。
VOP=VP+(CS/CF)×ΔV/2 ・・・(39a)
VOM=VM−(CS/CF)×ΔV/2 ・・・(39b)
なる出力を得ることができる。よって、差動出力は、VP=VM、ΔV=VINP−VINMを考慮すると、
VOP−VOM=(CS/CF)×ΔV
=(CS/CF)×(VINP−VINM) ・・・(40)
となり、VP、VMが差動入出力アンプ10の入力電圧範囲を外れることなく、入力の差電圧を(CS/CF)倍した出力を得ることができる。また、CSとCFとを調節することにより、最大出力に限界がある差動入出力アンプ10をより使いやすくすることができる。さらに、サンプリング時に帰還容量31、33が外部入力端子14、15に接続されないので、前段の回路の負荷を減らすことができ、回路の高速化を図ることができるというメリットもある。
以上の説明のように、第1〜第4の実施形態によれば、第1の容量ブロックと第2の容量ブロックには参照電圧基準ではなく、2つの入力信号の差電圧にのみ依存した電荷を対称に蓄積することができるので、演算時の差動入出力アンプの入力端子電圧を参照電圧に固定することが可能となる。したがって、演算時の入力端子電圧が差動入出力アンプの入力電圧範囲から外れることなく入力信号を増幅することができる。
また、第2および第4の実施形態によれば、サンプリング時に2つの帰還容量には入力信号が接続されなくなるので、前段の容量負荷を減らすことができ、動作の高速化が可能な増幅回路を実現することができる。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。
10・・・差動入出力アンプ、11・・・第1の容量ブロック、12・・・第2の容量ブロック、13・・・導通ブロック、14・・・外部入力端子(第1の外部入力端子)、15・・・外部入力端子(第2の外部入力端子)、16,17・・・外部出力端子、18,19,20・・・参照電圧源、21・・・差動入力端子(第1の差動入力端子)、22・・・差動入力端子(第2の差動入力端子)、23・・・差動出力端子(第1の差動出力端子)、24・・・差動出力端子(第2の差動出力端子)、25・・・同相電圧入力端子、30・・・入力容量(第1の入力容量)、31・・・帰還容量(第1の帰還容量)、32・・・入力容量(第2の入力容量)、33・・・帰還容量(第2の帰還容量)、34・・・スイッチ(第1のスイッチ)、35・・・スイッチ(第2のスイッチ)、36・・・スイッチ(第3のスイッチ)、37・・・スイッチ(第4のスイッチ)、38・・・スイッチ(第5のスイッチ)、39・・・スイッチ(第6のスイッチ)、40・・・スイッチ(第7のスイッチ)、41・・・スイッチ(第8のスイッチ)、42・・・スイッチ(第9のスイッチ)、43・・・スイッチ(第10のスイッチ)、44・・・スイッチ(第11のスイッチ)、50・・・スイッチ(第12のスイッチ)、51・・・スイッチ(第13のスイッチ)、52・・・スイッチ(第14のスイッチ)、53・・・スイッチ(第15のスイッチ)、54・・・スイッチ(第16のスイッチ)、55・・・スイッチ(第17のスイッチ)、56,57,58,59・・・電圧源、80,81,82,83,84,85,86,87,88・・・スイッチ。
Claims (5)
- 第1および第2の差動入力端子と第1および第2の差動出力端子とを備えた差動入出力アンプと、
サンプリング時に、第1の外部入力端子に入力された第1の入力信号と、第2の外部入力端子に入力された第2の入力信号との差に基づいた第1の差信号を、第1の制御信号によって制御されるタイミングでサンプリングすると共に、演算時に、前記第1の差動入力端子と前記第1の差動出力端子との間に前記第1の差信号を、第2の制御信号によって制御されるタイミングで供給する第1の容量ブロックと、
サンプリング時に、前記第2の入力信号と前記第1の入力信号との差に基づいた第2の差信号を、前記第1の制御信号によって制御されるタイミングでサンプリングすると共に、演算時に、前記第2の差動入力端子と前記第2の差動出力端子との間に前記第2の差信号を、前記第2の制御信号によって制御されるタイミングで供給する第2の容量ブロックと、
前記第1の容量ブロックと前記第2の容量ブロックとを導通する導通ブロックと、
を具備することを特徴とする増幅回路。 - 前記第1の制御信号によってオンとオフとが制御され、前記サンプリング時にオンとなる第1、第2、第3、第4、第5、および第6のスイッチと、
前記第2の制御信号によってオンとオフとが制御され、前記演算時にオンとなる第7、第8、第9、第10、および第11のスイッチと、
を具備し、
前記第1の容量ブロックは、
一端が、前記第3のスイッチを介して前記第1の外部入力端子に接続され、他端が、前記第2のスイッチを介して前記第2の外部入力端子に接続されると共に、前記第7のスイッチを介して前記第1の差動入力端子に接続された第1の入力容量と、
一端が、前記第1のスイッチを介して前記第1の外部入力端子に接続されると共に、前記第8のスイッチを介して前記第1の差動出力端子に接続され、他端が、前記第1の入力容量の前記他端に接続された第1の帰還容量と、
を具備し、
前記第2の容量ブロックは、
一端が、前記第4のスイッチを介して前記第2の外部入力端子に接続され、他端が、前記第5のスイッチを介して前記第1の外部入力端子に接続されると共に、前記第9のスイッチを介して前記第2の差動入力端子に接続された第2の入力容量と、
一端が、前記第6のスイッチを介して前記第2の外部入力端子に接続されると共に、前記第10のスイッチを介して前記第2の差動出力端子に接続され、他端が、前記第2の入力容量の前記他端に接続された第2の帰還容量と、
を具備し、
前記導通ブロックは、一端が前記第1の入力容量の前記一端に接続され、他端が前記第2の入力容量の前記一端に接続された前記第11のスイッチを具備する
ことを特徴とする請求項1に記載の増幅回路。 - 前記第1の制御信号によってオンとオフとが制御され、前記サンプリング時にオンとなる第2、第3、第4、第5、第12、第13、第14、および第15のスイッチと、
前記第2の制御信号によってオンとオフとが制御され、前記演算時にオンとなる第7、第8、第9、第10、第11、第16、および第17のスイッチと、
を具備し、
前記第1の容量ブロックは、
一端が、前記第3のスイッチを介して前記第1の外部入力端子に接続され、他端が、前記第2のスイッチを介して前記第2の外部入力端子に接続されると共に、前記第7のスイッチを介して前記第1の差動入力端子に接続された第1の入力容量と、
一端が、前記第12のスイッチを介して定電圧源に接続されると共に、前記第8のスイッチを介して前記第1の差動出力端子に接続され、他端が、前記第13のスイッチを介して定電圧源に接続されると共に、前記第16のスイッチを介して前記第1の入力容量の前記他端に接続された第1の帰還容量と、
を具備し、
前記第2の容量ブロックは、
一端が、前記第4のスイッチを介して前記第2の外部入力端子に接続され、他端が、前記第5のスイッチを介して前記第1の外部入力端子に接続されると共に、前記第9のスイッチを介して前記第2の差動入力端子に接続された第2の入力容量と、
一端が、前記第14のスイッチを介して定電圧源に接続されると共に、前記第10のスイッチを介して前記第2の差動出力端子に接続され、他端が、前記第15のスイッチを介して定電圧源に接続されると共に、前記第17のスイッチを介して前記第2の入力容量の前記他端に接続された第2の帰還容量と、
を具備し、
前記導通ブロックは、一端が前記第1の入力容量の前記一端に接続され、他端が前記第2の入力容量の前記一端に接続された前記第11のスイッチを具備する
ことを特徴とする請求項1に記載の増幅回路。 - 前記第1の制御信号によってオンとオフとが制御され、前記サンプリング時にオンとなる第1、第2、第5、および第6のスイッチと、
前記第2の制御信号によってオンとオフとが制御され、前記演算時にオンとなる第7、第8、第9、および第10のスイッチと、
を具備し、
前記第1の容量ブロックは、
一端が、前記第2のスイッチを介して前記第2の外部入力端子に接続されると共に、前記第7のスイッチを介して前記第1の差動入力端子に接続された第1の入力容量と、
一端が、前記第1のスイッチを介して前記第1の外部入力端子に接続されると共に、前記第8のスイッチを介して前記第1の差動出力端子に接続され、他端が、前記第1の入力容量の前記一端に接続された第1の帰還容量と、
を具備し、
前記第2の容量ブロックは、
一端が、前記第5のスイッチを介して前記第1の外部入力端子に接続されると共に、前記第9のスイッチを介して前記第2の差動入力端子に接続された第2の入力容量と、
一端が、前記第6のスイッチを介して前記第2の外部入力端子に接続されると共に、前記第10のスイッチを介して前記第2の差動出力端子に接続され、他端が、前記第2の入力容量の前記一端に接続された第2の帰還容量と、
を具備し、
前記導通ブロックは、一端が前記第1の入力容量の他端に接続され、他端が前記第2の入力容量の他端に接続された短絡線を具備する
ことを特徴とする請求項1に記載の増幅回路。 - 前記第1の制御信号によってオンとオフとが制御され、前記サンプリング時にオンとなる第2、第5、第12、第13、第14、および第15のスイッチと、
前記第2の制御信号によってオンとオフとが制御され、前記演算時にオンとなる第7、第8、第9、第10、第16、および第17のスイッチと、
を具備し、
前記第1の容量ブロックは、
一端が、前記第2のスイッチを介して前記第2の外部入力端子に接続されると共に、前記第7のスイッチを介して前記第1の差動入力端子に接続された第1の入力容量と、
一端が、前記第12のスイッチを介して定電圧源に接続されると共に、前記第8のスイッチを介して前記第1の差動出力端子に接続され、他端が、前記第13のスイッチを介して定電圧源に接続されると共に、前記第16のスイッチを介して前記第1の入力容量の前記一端に接続された第1の帰還容量と、
を具備し、
前記第2の容量ブロックは、
一端が、前記第5のスイッチを介して前記第1の外部入力端子に接続されると共に、前記第9のスイッチを介して前記第2の差動入力端子に接続された第2の入力容量と、
一端が、前記第14のスイッチを介して定電圧源に接続されると共に、前記第10のスイッチを介して前記第2の差動出力端子に接続され、他端が、前記第15のスイッチを介して定電圧源に接続されると共に、前記第17のスイッチを介して前記第2の入力容量の前記一端に接続された第2の帰還容量と、
を具備し、
前記導通ブロックは、一端が前記第1の入力容量の他端に接続され、他端が前記第2の入力容量の他端に接続された短絡線を具備する
ことを特徴とする請求項1に記載の増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004112926A JP2005303427A (ja) | 2004-04-07 | 2004-04-07 | 増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004112926A JP2005303427A (ja) | 2004-04-07 | 2004-04-07 | 増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005303427A true JP2005303427A (ja) | 2005-10-27 |
Family
ID=35334475
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004112926A Withdrawn JP2005303427A (ja) | 2004-04-07 | 2004-04-07 | 増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005303427A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008104197A (ja) * | 2006-10-20 | 2008-05-01 | Samsung Electronics Co Ltd | 容量素子バラツキ依存性のないスイッチドキャパシタ増幅器およびその動作方法 |
JP2013207697A (ja) * | 2012-03-29 | 2013-10-07 | Asahi Kasei Electronics Co Ltd | サンプル・ホールド回路 |
JP2016019119A (ja) * | 2014-07-08 | 2016-02-01 | アズビル株式会社 | アナログ/ディジタル変換回路 |
WO2018047457A1 (ja) * | 2016-09-06 | 2018-03-15 | ソニーセミコンダクタソリューションズ株式会社 | アナログデジタル変換器、電子装置、および、アナログデジタル変換器の制御方法 |
-
2004
- 2004-04-07 JP JP2004112926A patent/JP2005303427A/ja not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008104197A (ja) * | 2006-10-20 | 2008-05-01 | Samsung Electronics Co Ltd | 容量素子バラツキ依存性のないスイッチドキャパシタ増幅器およびその動作方法 |
US7629838B2 (en) | 2006-10-20 | 2009-12-08 | Samsung Electronics Co., Ltd. | Ratio-independent switched capacitor amplifiers and methods of operating ratio-independent switched capacitor amplifiers |
JP2013207697A (ja) * | 2012-03-29 | 2013-10-07 | Asahi Kasei Electronics Co Ltd | サンプル・ホールド回路 |
JP2016019119A (ja) * | 2014-07-08 | 2016-02-01 | アズビル株式会社 | アナログ/ディジタル変換回路 |
WO2018047457A1 (ja) * | 2016-09-06 | 2018-03-15 | ソニーセミコンダクタソリューションズ株式会社 | アナログデジタル変換器、電子装置、および、アナログデジタル変換器の制御方法 |
US10686460B2 (en) | 2016-09-06 | 2020-06-16 | Sony Semiconductor Solutions Corporation | Analog-to-digital converter, electronic device, and method for controlling analog-to-digital converter |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4694214B2 (ja) | 比較器、ad変換回路、半導体装置、および撮像装置 | |
US20050219097A1 (en) | Optimized reference voltage generation using switched capacitor scaling for data converters | |
JPWO2007058011A1 (ja) | 全差動型比較器及び全差動型増幅回路 | |
JP6675882B2 (ja) | スイッチドキャパシタ入力回路及びスイッチドキャパシタアンプ及びスイッチドキャパシタ電圧比較器 | |
JP3839027B2 (ja) | Ad変換器 | |
US20130033613A1 (en) | Analog-to-digital converter, image sensor including the same, and apparatus including image sensor | |
WO2014059437A2 (en) | Switched capacitor circuits having level-shifting buffer amplifiers, and associated methods | |
US6756928B2 (en) | Pseudo-differential amplifier and analog-to-digital converter using the same | |
US20090167362A1 (en) | Comparator | |
JP5198427B2 (ja) | シグマデルタ変調器 | |
WO2015115264A1 (ja) | Cv変換回路 | |
CN111245383B (zh) | 用于误差信号放大及处理的电路和方法 | |
JP2005303427A (ja) | 増幅回路 | |
CN114374806B (zh) | 单斜模数转换器及图像传感器 | |
US8456337B1 (en) | System to interface analog-to-digital converters to inputs with arbitrary common-modes | |
JP2014107651A (ja) | リングアンプ | |
JP2008259090A (ja) | 増幅回路及び増幅回路装置 | |
US9413377B1 (en) | Switched capacitor circuit and compensation method thereof, and analog to digital converter | |
JP2014116735A (ja) | 信号処理回路 | |
JP7183724B2 (ja) | D/a変換回路およびa/d変換回路 | |
JP2009225188A (ja) | 増幅回路 | |
CN112054794B (zh) | 一种开关电容型单端转差分电路 | |
US20120303689A1 (en) | Arithmetic circuit and a/d converter | |
WO2021205962A1 (ja) | 集積回路 | |
JP4545116B2 (ja) | 電圧比較回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070330 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090918 |