JP2009225188A

JP2009225188A - 増幅回路

Info

Publication number: JP2009225188A
Application number: JP2008068460A
Authority: JP
Inventors: Hideaki Murakami; 秀明村上
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2008-03-17
Filing date: 2008-03-17
Publication date: 2009-10-01
Also published as: US20090231036A1; US7786794B2

Abstract

【課題】オフセット電圧に影響されず、特性を向上させることが可能な増幅回路を提供することを目的とする。
【解決手段】差動増幅回路１１０によるサンプリングにおいて、入力端子Ｔ１に供給される参照電圧Ｖｃ１と、入力端子Ｔ２に供給される参照電圧Ｖｃ２との電圧差を差動増幅回路１１０のオフセット電圧相当とすることによりオフセット電圧をキャンセルすることが可能となり特性を向上させることができる。
【選択図】図２

Description

本発明は、入力信号をサンプリングしてその差動信号にゲインをかけた信号を出力する増幅回路に関する。

ＣＣＤ（Charge Coupled Device）等の固体撮像素子を用いた映像機器では、固体撮像素子からの映像信号のノイズを除去し、所定のゲインで増幅するために相関二重サンプリング回路（ＣＤＳ）や可変ゲイン増幅回路（ＰＧＡ）が用いられている。従来から、ＣＤＳやＰＧＡには、スイッチドキャパシタ回路で構成された増幅回路が用いられている。例えば特許文献１にはスイッチドキャパシタ回路で構成された差動増幅回路が記載されている。

図１は、従来のスイッチドキャパシタ回路で構成された差動増幅回路を示す図である。図１に示す差動増幅回路１０は、全差動増幅回路１１、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８、容量Ｃｓ、Ｃｆとから構成されている。差動増幅回路１１は、例えば増幅対象となる信号を出力する外部素子１２と接続されている。外部素子１２とは、例えば増幅対象となる映像信号を出力する固体撮像素子等である。以下に差動増幅回路１１の動作を説明する。

差動増幅回路１１におけるサンプリング動作時にはスイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ５、ＳＷ８がオンとなっており、スイッチＳＷ３はオフとなっている。スイッチＳＷ６、ＳＷ７はそれぞれ参照電圧Ｖｖｅｆ２が供給されている。このとき入力端子Ｖｉｐ、Ｖｉｍには、外部素子１２から出力される信号が入力されており、容量Ｃｓには基準電圧Ｖｒｅｆ１と入力信号との電位差に応じた電荷が保存される。また全差動増幅回路１１の両出力は、スイッチＳＷ８により短絡されており、容量ＣｆにはスイッチＳＷ６、ＳＷ７を介して基準電圧Ｖｒｅｆ１と参照電圧Ｖｒｅｆ２との電位差に応じた電荷が保存される。

次にサンプリングが終わって信号出力状態になると、スイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ５、ＳＷ８はオフとなり、スイッチＳＷ３がオンになる。スイッチＳＷ６とスイッチＳＷ７はそれぞれ全差動増幅回路１１の出力に接続される。このとき容量Ｃｓの一方の端子は短絡されて他方の端子と同電位となるため、容量Ｃｓに保存された電荷は容量Ｃｆへと移動する。よって全差動増幅回路１１の出力の電位差Ｖｏｐ−Ｖｏｍは以下の式（１）のように計算される。

Ｖｏ＝Ｖｏｐ−Ｖｏｍ＝Ｃｓ／Ｃｆ×｛（Ｖｉｐ−Ｖｒｅｆ１）−（Ｖｉｍ−Ｖｒｅｆ１）｝＝Ｃｓ／Ｃｆ×（Ｖｉｐ−Ｖｉｍ）・・・（１）
この式（１）により、差動増幅回路１０における全差動増幅回路１１のゲインは容量Ｃｓと容量Ｃｆの比で決まることがわかる。
特開２００６−１７４０９１号公報

しかしながら、上記従来の技術における式（１）には、全差動増幅回路１１のオフセット電圧Ｖｏｆｆが考慮されておらず以下の式（２）に示すように誤差を含んだものとなる。

Ｖｏ＝Ｖｏｐ−Ｖｏｍ＝Ｃｓ／Ｃｆ×（Ｖｉｐ−Ｖｉｍ＋Ｖｏｆｆ）・・・（２）
本発明は、上記事情を鑑みてこれを解決すべくなされたものであり、オフセット電圧に影響されず、特性を向上させることが可能な増幅回路を提供することを目的とするものである。

本発明は、上記目的を達成するために以下の如き構成を採用した。

本発明の増幅回路は、第一の入力端子と、第二の入力端子を有し、前記第一の入力端子と前記第二の入力端子とに入力される入力信号をサンプリングしてその差動信号にゲインをかけた信号を出力する第一の差動増幅回路と、前記第一の差動増幅回路におけるサンプリングの際に参照される第一の参照電圧と第二の参照電圧とを前記第一の入力端子と前記第二の入力端子とに供給する第二の差動増幅回路と、を有し、前記第一の参照電圧と前記第二の参照電圧との電圧差が、前記第一の差動増幅回路のオフセット電圧と等しいことを特徴とする。

また本発明の増幅回路は、前記第一の入力端子と一端が接続された第一の容量と、前記第二の入力端子と一端が接続された第二の容量と、を有し、前記第一の参照電圧が、前記第一の入力端子と前記第一の容量との接続点と、前記第一の容量の他端と、に供給され、前記第二の参照電圧が、前記第二の入力端子と前記第二の容量との接続点と、前記第二の容量の他端と、に供給される構成としても良い。

また本発明の増幅回路において、前記第二の差動増幅回路は、第一の出力端子と第二の出力端子を有し、前記第一の出力端子と前記第二の出力端子とに、出力安定化用の容量がそれぞれ接続されている構成として良い。

また本発明の増幅回路において、前記第二の差動増幅回路を構成する内部素子は、前記第一の差動増幅回路を構成する内部素子と同一の構成としても良い。

また本発明の増幅回路において、前記第二の差動増幅回路を構成する内部素子のサイズは、前記第一の差動増幅回路を構成する内部素子のサイズよりも小さい構成としても良い。

また本発明の増幅回路において、前記第二の差動増幅回路を構成する内部素子のサイズは、前記第一の差動増幅回路を構成する内部素子のサイズよりも大きい構成としても良い。

本発明によれば、オフセット電圧に影響されず、特性を向上させることができる。

本発明では、差動増幅回路におけるサンプリングにおいて、第一の入力端子に供給される第一の参照電圧と、第二の入力端子に供給される第二の参照電圧との電圧差を差動増幅回路のオフセット電圧相当とすることによりオフセット電圧をキャンセルすることが可能となり特性を向上させることができる。
（第一の実施形態）
以下に図面を参照して本発明の第一の実施形態について説明する。図２は、第一の実施形態の増幅回路１００を示す図である。

第一の実施形態の増幅回路１００は、第一の差動増幅回路１１０、第二の差動増幅回路１２０、スイッチＳＷ１０、ＳＷ２０、ＳＷ３０、ＳＷ４０、ＳＷ５０、ＳＷ６０、ＳＷ７０、ＳＷ８０、コンデンサＣｓ１、Ｃｓ２、Ｃｆ１、Ｃｆ２により構成される。尚コンデンサＣｓ１とコンデンサＣｓ２は容量の等しいコンデンサであり、コンデンサＣｓ１、Ｃｓ２の容量をＣｓとする。コンデンサＣｆ１とコンデンサＣｆ２は容量の等しいコンデンサであり、コンデンサＣｆ１、Ｃｆ２の容量をＣｆとする。

本実施形態において、差動増幅回路１１０の反転入力端子Ｔ１は、コンデンサＣｓ１の一端、スイッチＳＷ４０の一端及びコンデンサＣｆ１の一端と接続されている。差動増幅回路１１０の非反転入力端子Ｔ２は、コンデンサＣｓ２の一端、スイッチＳＷ５０の一端、コンデンサＣｆ２の一端と接続されている。コンデンサＣｓ１の他端は、スイッチＳＷ１０の一端及びスイッチＳＷ３０の一端と接続されている。コンデンサＣｓ２の他端は、スイッチＳＷ２０の一端及びスイッチＳＷ３０の他端と接続されている。

スイッチＳＷ１０の他端及びスイッチＳＷ２０の他端は、それぞれ本実施形態の増幅回路１００の入力端子Ｖｉｐと入力端子Ｖｉｍに接続されている。入力端子Ｖｉｐと入力端子Ｖｉｍは、外部素子１３０と接続されている。尚本実施形態の外部素子１３０とは、例えば本実施形態の増幅回路１００による増幅対象となる信号を出力する素子等であり、例えば増幅対象となる映像信号等を出力する固体撮像素子等である。

コンデンサＣｆ１の他端は、スイッチＳＷ６０を介して基準電圧Ｖｆｅｆを発生する基準電圧源１４０又は差動増幅回路１１０の第一の出力端子Ｔ３に接続される。コンデンサＣｆ２の他端は、スイッチＳＷ７０を介して基準電圧Ｖｆｅｆを発生する基準電圧源１４０又は差動増幅回路１１０の第二の出力端子Ｔ４に接続される差動増幅回路１１０の出力端子Ｔ３と出力端子Ｔ４の間には、スイッチＳＷ８０が接続されている。

スイッチＳＷ４０の他端は、差動増幅回路１２０の反転入力端子Ｔ５に接続されている。差動増幅回路１２０の反転入力端子Ｔ５は、差動増幅回路１２０の第一の出力端子Ｔ７と接続されている。スイッチＳＷ５０の他端は、差動増幅回路１２０の非反転入力端子Ｔ６に接続されている。差動増幅回路１２０の非反転入力端子Ｔ６は、差動増幅回路１２０の第二の出力端子Ｔ７と接続されている。よって差動増幅回路１２０の入力出力端子は、短絡されている。本実施形態では、差動増幅回路１２０の反転入力端子Ｔ５の電圧を第一の参照電圧（電圧Ｖｃ１）とし、差動増幅回路１２０の非反転入力端子Ｔ６の電圧を第二の参照電圧（電圧Ｖｃ２）とする。

ここで本実施形態の差動増幅回路１２０は、差動増幅回路１１０と同一の構成であるものとした。即ち差動増幅回路１２０のオフセット電圧が、差動増幅回路１１０のオフセット電圧と等しくなるようにした。

このように構成することにより、本実施形態では、以下の問題を解決することができる。例えば本実施形態の増幅回路１００において、入力端子Ｖｉｐと入力端子Ｖｉｍに入力される信号の電位差は１Ｖ程度であった場合に、オフセット電圧Ｖｏｆｆは、差動増幅回路１１０内部のトランジスタの製造ばらつきによるものであり、数ｍＶ程度発生する。ここで本実施形態の増幅回路１００が使用される環境で要求されるゲイン精度は１０００分の１程度あるため、オフセット電圧によって発生する誤差は許容範囲を超えて、特性の劣化を招く。

そこで本実施形態では、差動増幅回路１１０のオフセット電圧を相殺することにより、オフセット電圧の影響を排除する。

以下に、本実施形態の増幅回路１００の動作を説明する。

始めに、本実施形態の増幅回路１００におけるサンプリング動作時の動作を説明する。本実施形態の増幅回路１００におけるサンプリング時では、スイッチＳＷ１０、ＳＷ２０、ＳＷ４０、ＳＷ５０、ＳＷ８０がオンになっており、スイッチＳＷ３０はオフとなっている。またスイッチＳＷ６０とスイッチＳＷ７０は、それぞれ基準電圧Ｖｒｅｆを発生する基準電圧源１４０、１５０に接続されている。

このとき、差動増幅回路１１０の入力端子Ｖｉｐと入力端子Ｖｉｍには、外部素子１３０からの信号が入力されており、コンデンサＣｓ１には、スイッチＳＷ４０を介して参照電圧Ｖｃ１が与えられている。またコンデンサＣｓ２には、スイッチＳＷ５０を介して参照電圧Ｖｃ２が与えられている。よってコンデンサＣｓ１には、参照電圧Ｖｃ１と入力端子Ｖｉｐに与えられた信号との電位差に応じた電荷が保存される。コンデンサＣｓ２には、参照電圧Ｖｃ２と入力端子ｖｉｍに与えられた信号との電位差に応じた電荷が保存される。

またコンデンサＣｆ１には、スイッチＳＷ６０を介して基準電圧Ｖｒｅｆと参照電圧Ｖｃ１との電位差に応じた電荷が保存される。コンデンサＣｆ２には、スイッチＳＷ７０を介して基準電圧Ｖｒｅｆと参照電圧Ｖｃ２との電位差に応じた電荷が保存される。

ここで差動増幅回路１２０の入出力端子は短絡されているため、差動増幅回路１２０の出力端子Ｔ７から出力される参照電圧Ｖｃ１と出力端子Ｔ８から出力される参照電圧Ｖｃ２は、差動増幅回路１２０のオフセット電圧分の電位差をもって出力されている。

次に本実施形態の増幅回路１００においてサンプリングが終了した後の動作を説明する。

本実施形態の増幅回路１００においてサンプリングが終了して信号出力状態となると、スイッチＳＷ１０、ＳＷ２０、ＳＷ４０、ＳＷ５０、ＳＷ８０がオフとなり、スイッチＳＷ３０がオンとなる。またスイッチＳＷ６０は差動増幅回路１１０の出力端子Ｔ３に接続され、スイッチＳＷ７０は差動増幅回路１１０の出力端子Ｔ４に接続される。

このとき、コンデンサＣｓ１とコンデンサＣｓ２がスイッチＳＷ３０により短絡されて同電位となるため、電荷はコンデンサＣｆ１、コンデンサＣｆ２へと移動する。よって、差動増幅回路１１０の出力端子Ｔ３の電圧と出力端子Ｔ４の電圧との電位差（Ｖｏｐ−Ｖｏｍ）は、以下の式（３）のように計算される。

Ｖｏ＝Ｖｏｐ−Ｖｏｍ＝Ｃｓ／Ｃｆ×｛（Ｖｉｐ−Ｖｃ１）−（Ｖｉｍ−Ｖｃ２）＋Ｖｏｆｆ｝・・・（３）
式（３）にはオフセット電圧Ｖｏｆｆが含まれており、出力電圧Ｖｏには誤差を含むことになる。しかしながら本実施形態では、参照電圧Ｖｃ１と参照電圧Ｖｃ２の電位差が、差動増幅回路１１０のオフセット電圧Ｖｏｆｆと等しいため、最終的に出力電圧Ｖｏは以下の式（４）のようになる。

Ｖｏ＝Ｖｏｐ−Ｖｏｍ＝Ｃｓ／Ｃｆ×｛（Ｖｉｐ−Ｖｃ１）−（Ｖｉｍ−Ｖｃ１＋Ｖｏｆｆ）＋Ｖｏｆｆ｝
＝Ｃｓ／Ｃｆ×（Ｖｉｐ−Ｖｉｍ）・・・（４）
この式（４）によれば、オフセット電圧Ｖｏｆｆが相殺されていることがわかる。

以上の説明したように、本実施形態の増幅回路１００によれば、差動増幅回路１１０のオフセット電圧Ｖｏｆｆと等しい電位差を有する参照電圧Ｖｃ１と参照電圧Ｖｃ２と供給する差動増幅回路１２０を有する構成により、差動増幅回路１１０のオフセット電圧Ｖｏｆｆを相殺することができる。よって本実施形態によれば、オフセット電圧に影響されず、特性を向上させることができる。
（第二の実施形態）
以下に図面を参照して本発明の第二の実施形態について説明する。本発明の第二の実施形態は、第一の実施形態で説明したスイッチＳＷ３０の代わりに、スイッチＳＷ９０、ＳＷ１００が設けられた点のみ、第一の実施形態と相違する。よって以下の本実施形態の説明では、第一の実施形態との相違点についてのみ説明し、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。

図３は、第二の実施形態の増幅回路１００Ａを示す図である。本実施形態の増幅回路１００Ａでは、コンデンサＣｓ１とコンデンサＣｓ２を短絡するスイッチＳＷ３０の代わりに、スイッチＳＷ９０、ＳＷ１００が設けられている。

スイッチＳＷ９０の一端はコンデンサＣｓ１の一端と接続されており、スイッチＳＷ９０の他端は差動増幅回路１２０の入力端子Ｔ５と接続されている。スイッチＳＷ１００の一端はコンデンサＣｓ２の一端と接続されており、スイッチＳＷ１００の他端は差動増幅回路１２０の入力端子Ｔ６と接続されている。

スイッチＳＷ９０とスイッチＳＷ１００は、第一の実施形態のスイッチＳＷ３０と同じタイミングでオン／オフされる。即ちスイッチＳＷ９０とスイッチＳＷ１００は、サンプリング動作時にはオンとされ、サンプリングが終了して信号出力状態となるとオンとなる。

本実施形態では、この構成により、信号出力状態においてコンデンサＣｓ１とコンデンサＣｓ２に、差動増幅回路１２０の入力端子Ｔ５と入力端子Ｔ６が接続される。よって本実施形態では、信号出力状態における差動増幅回路１１０の入力端子Ｔ１と入力端子Ｔ２の電圧が固定される。このため本実施形態では、スイッチのオン抵抗の差による増幅回路１００の入力電圧の入力信号のサンプリングが可能になるまでに要する時間（セトリングタイム）がより安定し、出力電圧のひずみを軽減することができる。
（第三の実施形態）
以下に図面を参照して本発明の第三の実施形態について説明する。本発明の第三の実施形態は、第二の実施形態の増幅回路１００Ａを改良したものである。よって以下の本実施形態の説明では、第二の実施形態との相違点についてのみ説明し、第二の実施形態と同様の機能構成を有するものには第二の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。

図４は、第三の実施形態の増幅回路１００Ｂを示す図である。本実施形態の増幅回路１００Ｂは、差動増幅回路１２０の出力端子Ｔ７、Ｔ８に出力安定化の為のコンデンサＣ１、Ｃ２を設けた点が第二の実施形態と相違する。

本実施形態では、コンデンサＣ１、Ｃ２により、差動増幅回路１２０の出力端子Ｔ７、Ｔ８からの出力電圧を安定化さて、キックバックと呼ばれるスィッチングノイズを軽減することができる。よって本実施形態では、増幅回路１００Ｂの特性をさらに向上させることができる。

尚、第一の実施形態から第三の実施形態では、差動増幅回路１２０は、差動増幅回路１１０と同様の構成を有するものとして説明したが、これに限定されない。

例えば差動増幅回路１２０は、差動増幅回路１２０を構成するトランジスタ等の内部素子のサイズを、差動増幅回路１１０を構成する内部素子のサイズと異ならせても良い。

差動増幅回路１２０を構成する内部素子のサイズを、差動増幅回路１１０を構成する内部素子のサイズよりも小さくした場合、本発明の増幅回路の回路規模の縮小し、且つ消費電力を削減することができる。

また、差動増幅回路１２０を構成する内部素子のサイズを、差動増幅回路１１０を構成する内部素子のサイズよりも大きくした場合、出力電圧をより安定化させることができ、キックバックが大きい際には効果的である。

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

従来のスイッチドキャパシタ回路で構成された差動増幅回路を示す図である。第一の実施形態の増幅回路１００を示す図である。第二の実施形態の増幅回路１００Ａを示す図である。第三の実施形態の増幅回路１００Ｂを示す図である。

符号の説明

１００、１００Ａ、１００Ｂ増幅回路
１１０、１２０差動増幅回路
１３０外部素子
１４０、１５０基準電圧源

Claims

第一の入力端子と、第二の入力端子を有し、前記第一の入力端子と前記第二の入力端子とに入力される入力信号をサンプリングしてその差動信号にゲインをかけた信号を出力する第一の差動増幅回路と、
前記第一の差動増幅回路におけるサンプリングの際に参照される第一の参照電圧と第二の参照電圧とを前記第一の入力端子と前記第二の入力端子とに供給する第二の差動増幅回路と、を有し、
前記第一の参照電圧と前記第二の参照電圧との電圧差が、前記第一の差動増幅回路のオフセット電圧と等しいこと特徴とする増幅回路。
前記第一の入力端子と一端が接続された第一の容量と、
前記第二の入力端子と一端が接続された第二の容量と、を有し、
前記第一の参照電圧が、前記第一の入力端子と前記第一の容量との接続点と、前記第一の容量の他端と、に供給され、
前記第二の参照電圧が、前記第二の入力端子と前記第二の容量との接続点と、前記第二の容量の他端と、に供給されることを特徴とする請求項１記載の増幅回路。
前記第二の差動増幅回路は、第一の出力端子と第二の出力端子を有し、
前記第一の出力端子と前記第二の出力端子とに、出力安定化用の容量がそれぞれ接続されていることを特徴とする請求項１又は２記載の増幅回路。
前記第二の差動増幅回路を構成する内部素子は、
前記第一の差動増幅回路を構成する内部素子と同一の構成であることを特徴とする請求項１乃至３の何れか一項に記載の増幅回路。
前記第二の差動増幅回路を構成する内部素子のサイズは、
前記第一の差動増幅回路を構成する内部素子のサイズよりも小さいことを特徴とする請求項１乃至３の何れか一項に記載の増幅回路。
前記第二の差動増幅回路を構成する内部素子のサイズは、
前記第一の差動増幅回路を構成する内部素子のサイズよりも大きいことを特徴とする請求項１乃至３の何れか一項に記載の増幅回路。