JP2009225188A - 増幅回路 - Google Patents
増幅回路 Download PDFInfo
- Publication number
- JP2009225188A JP2009225188A JP2008068460A JP2008068460A JP2009225188A JP 2009225188 A JP2009225188 A JP 2009225188A JP 2008068460 A JP2008068460 A JP 2008068460A JP 2008068460 A JP2008068460 A JP 2008068460A JP 2009225188 A JP2009225188 A JP 2009225188A
- Authority
- JP
- Japan
- Prior art keywords
- amplifier circuit
- differential amplifier
- input terminal
- reference voltage
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/005—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements using switched capacitors, e.g. dynamic amplifiers; using switched capacitors as resistors in differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/411—Indexing scheme relating to amplifiers the output amplifying stage of an amplifier comprising two power stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45138—Two or more differential amplifiers in IC-block form are combined, e.g. measuring amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
【課題】オフセット電圧に影響されず、特性を向上させることが可能な増幅回路を提供することを目的とする。
【解決手段】差動増幅回路110によるサンプリングにおいて、入力端子T1に供給される参照電圧Vc1と、入力端子T2に供給される参照電圧Vc2との電圧差を差動増幅回路110のオフセット電圧相当とすることによりオフセット電圧をキャンセルすることが可能となり特性を向上させることができる。
【選択図】図2
【解決手段】差動増幅回路110によるサンプリングにおいて、入力端子T1に供給される参照電圧Vc1と、入力端子T2に供給される参照電圧Vc2との電圧差を差動増幅回路110のオフセット電圧相当とすることによりオフセット電圧をキャンセルすることが可能となり特性を向上させることができる。
【選択図】図2
Description
本発明は、入力信号をサンプリングしてその差動信号にゲインをかけた信号を出力する増幅回路に関する。
CCD(Charge Coupled Device)等の固体撮像素子を用いた映像機器では、固体撮像素子からの映像信号のノイズを除去し、所定のゲインで増幅するために相関二重サンプリング回路(CDS)や可変ゲイン増幅回路(PGA)が用いられている。従来から、CDSやPGAには、スイッチドキャパシタ回路で構成された増幅回路が用いられている。例えば特許文献1にはスイッチドキャパシタ回路で構成された差動増幅回路が記載されている。
図1は、従来のスイッチドキャパシタ回路で構成された差動増幅回路を示す図である。図1に示す差動増幅回路10は、全差動増幅回路11、スイッチSW1、SW2、SW3、SW4、SW5、SW6、SW7、SW8、容量Cs、Cfとから構成されている。差動増幅回路11は、例えば増幅対象となる信号を出力する外部素子12と接続されている。外部素子12とは、例えば増幅対象となる映像信号を出力する固体撮像素子等である。以下に差動増幅回路11の動作を説明する。
差動増幅回路11におけるサンプリング動作時にはスイッチSW1、SW2、SW4、SW5、SW8がオンとなっており、スイッチSW3はオフとなっている。スイッチSW6、SW7はそれぞれ参照電圧Vvef2が供給されている。このとき入力端子Vip、Vimには、外部素子12から出力される信号が入力されており、容量Csには基準電圧Vref1と入力信号との電位差に応じた電荷が保存される。また全差動増幅回路11の両出力は、スイッチSW8により短絡されており、容量CfにはスイッチSW6、SW7を介して基準電圧Vref1と参照電圧Vref2との電位差に応じた電荷が保存される。
次にサンプリングが終わって信号出力状態になると、スイッチSW1、SW2、SW4、SW5、SW8はオフとなり、スイッチSW3がオンになる。スイッチSW6とスイッチSW7はそれぞれ全差動増幅回路11の出力に接続される。このとき容量Csの一方の端子は短絡されて他方の端子と同電位となるため、容量Csに保存された電荷は容量Cfへと移動する。よって全差動増幅回路11の出力の電位差Vop−Vomは以下の式(1)のように計算される。
Vo=Vop−Vom=Cs/Cf×{(Vip−Vref1)−(Vim−Vref1)}=Cs/Cf×(Vip−Vim)・・・(1)
この式(1)により、差動増幅回路10における全差動増幅回路11のゲインは容量Csと容量Cfの比で決まることがわかる。
特開2006−174091号公報
この式(1)により、差動増幅回路10における全差動増幅回路11のゲインは容量Csと容量Cfの比で決まることがわかる。
しかしながら、上記従来の技術における式(1)には、全差動増幅回路11のオフセット電圧Voffが考慮されておらず以下の式(2)に示すように誤差を含んだものとなる。
Vo=Vop−Vom=Cs/Cf×(Vip−Vim+Voff)・・・(2)
本発明は、上記事情を鑑みてこれを解決すべくなされたものであり、オフセット電圧に影響されず、特性を向上させることが可能な増幅回路を提供することを目的とするものである。
本発明は、上記事情を鑑みてこれを解決すべくなされたものであり、オフセット電圧に影響されず、特性を向上させることが可能な増幅回路を提供することを目的とするものである。
本発明は、上記目的を達成するために以下の如き構成を採用した。
本発明の増幅回路は、第一の入力端子と、第二の入力端子を有し、前記第一の入力端子と前記第二の入力端子とに入力される入力信号をサンプリングしてその差動信号にゲインをかけた信号を出力する第一の差動増幅回路と、前記第一の差動増幅回路におけるサンプリングの際に参照される第一の参照電圧と第二の参照電圧とを前記第一の入力端子と前記第二の入力端子とに供給する第二の差動増幅回路と、を有し、前記第一の参照電圧と前記第二の参照電圧との電圧差が、前記第一の差動増幅回路のオフセット電圧と等しいことを特徴とする。
また本発明の増幅回路は、前記第一の入力端子と一端が接続された第一の容量と、前記第二の入力端子と一端が接続された第二の容量と、を有し、前記第一の参照電圧が、前記第一の入力端子と前記第一の容量との接続点と、前記第一の容量の他端と、に供給され、前記第二の参照電圧が、前記第二の入力端子と前記第二の容量との接続点と、前記第二の容量の他端と、に供給される構成としても良い。
また本発明の増幅回路において、前記第二の差動増幅回路は、第一の出力端子と第二の出力端子を有し、前記第一の出力端子と前記第二の出力端子とに、出力安定化用の容量がそれぞれ接続されている構成として良い。
また本発明の増幅回路において、前記第二の差動増幅回路を構成する内部素子は、前記第一の差動増幅回路を構成する内部素子と同一の構成としても良い。
また本発明の増幅回路において、前記第二の差動増幅回路を構成する内部素子のサイズは、前記第一の差動増幅回路を構成する内部素子のサイズよりも小さい構成としても良い。
また本発明の増幅回路において、前記第二の差動増幅回路を構成する内部素子のサイズは、前記第一の差動増幅回路を構成する内部素子のサイズよりも大きい構成としても良い。
本発明によれば、オフセット電圧に影響されず、特性を向上させることができる。
本発明では、差動増幅回路におけるサンプリングにおいて、第一の入力端子に供給される第一の参照電圧と、第二の入力端子に供給される第二の参照電圧との電圧差を差動増幅回路のオフセット電圧相当とすることによりオフセット電圧をキャンセルすることが可能となり特性を向上させることができる。
(第一の実施形態)
以下に図面を参照して本発明の第一の実施形態について説明する。図2は、第一の実施形態の増幅回路100を示す図である。
(第一の実施形態)
以下に図面を参照して本発明の第一の実施形態について説明する。図2は、第一の実施形態の増幅回路100を示す図である。
第一の実施形態の増幅回路100は、第一の差動増幅回路110、第二の差動増幅回路120、スイッチSW10、SW20、SW30、SW40、SW50、SW60、SW70、SW80、コンデンサCs1、Cs2、Cf1、Cf2により構成される。尚コンデンサCs1とコンデンサCs2は容量の等しいコンデンサであり、コンデンサCs1、Cs2の容量をCsとする。コンデンサCf1とコンデンサCf2は容量の等しいコンデンサであり、コンデンサCf1、Cf2の容量をCfとする。
本実施形態において、差動増幅回路110の反転入力端子T1は、コンデンサCs1の一端、スイッチSW40の一端及びコンデンサCf1の一端と接続されている。差動増幅回路110の非反転入力端子T2は、コンデンサCs2の一端、スイッチSW50の一端、コンデンサCf2の一端と接続されている。コンデンサCs1の他端は、スイッチSW10の一端及びスイッチSW30の一端と接続されている。コンデンサCs2の他端は、スイッチSW20の一端及びスイッチSW30の他端と接続されている。
スイッチSW10の他端及びスイッチSW20の他端は、それぞれ本実施形態の増幅回路100の入力端子Vipと入力端子Vimに接続されている。入力端子Vipと入力端子Vimは、外部素子130と接続されている。尚本実施形態の外部素子130とは、例えば本実施形態の増幅回路100による増幅対象となる信号を出力する素子等であり、例えば増幅対象となる映像信号等を出力する固体撮像素子等である。
コンデンサCf1の他端は、スイッチSW60を介して基準電圧Vfefを発生する基準電圧源140又は差動増幅回路110の第一の出力端子T3に接続される。コンデンサCf2の他端は、スイッチSW70を介して基準電圧Vfefを発生する基準電圧源140又は差動増幅回路110の第二の出力端子T4に接続される差動増幅回路110の出力端子T3と出力端子T4の間には、スイッチSW80が接続されている。
スイッチSW40の他端は、差動増幅回路120の反転入力端子T5に接続されている。差動増幅回路120の反転入力端子T5は、差動増幅回路120の第一の出力端子T7と接続されている。スイッチSW50の他端は、差動増幅回路120の非反転入力端子T6に接続されている。差動増幅回路120の非反転入力端子T6は、差動増幅回路120の第二の出力端子T7と接続されている。よって差動増幅回路120の入力出力端子は、短絡されている。本実施形態では、差動増幅回路120の反転入力端子T5の電圧を第一の参照電圧(電圧Vc1)とし、差動増幅回路120の非反転入力端子T6の電圧を第二の参照電圧(電圧Vc2)とする。
ここで本実施形態の差動増幅回路120は、差動増幅回路110と同一の構成であるものとした。即ち差動増幅回路120のオフセット電圧が、差動増幅回路110のオフセット電圧と等しくなるようにした。
このように構成することにより、本実施形態では、以下の問題を解決することができる。例えば本実施形態の増幅回路100において、入力端子Vipと入力端子Vimに入力される信号の電位差は1V程度であった場合に、オフセット電圧Voffは、差動増幅回路110内部のトランジスタの製造ばらつきによるものであり、数mV程度発生する。ここで本実施形態の増幅回路100が使用される環境で要求されるゲイン精度は1000分の1程度あるため、オフセット電圧によって発生する誤差は許容範囲を超えて、特性の劣化を招く。
そこで本実施形態では、差動増幅回路110のオフセット電圧を相殺することにより、オフセット電圧の影響を排除する。
以下に、本実施形態の増幅回路100の動作を説明する。
始めに、本実施形態の増幅回路100におけるサンプリング動作時の動作を説明する。本実施形態の増幅回路100におけるサンプリング時では、スイッチSW10、SW20、SW40、SW50、SW80がオンになっており、スイッチSW30はオフとなっている。またスイッチSW60とスイッチSW70は、それぞれ基準電圧Vrefを発生する基準電圧源140、150に接続されている。
このとき、差動増幅回路110の入力端子Vipと入力端子Vimには、外部素子130からの信号が入力されており、コンデンサCs1には、スイッチSW40を介して参照電圧Vc1が与えられている。またコンデンサCs2には、スイッチSW50を介して参照電圧Vc2が与えられている。よってコンデンサCs1には、参照電圧Vc1と入力端子Vipに与えられた信号との電位差に応じた電荷が保存される。コンデンサCs2には、参照電圧Vc2と入力端子vimに与えられた信号との電位差に応じた電荷が保存される。
またコンデンサCf1には、スイッチSW60を介して基準電圧Vrefと参照電圧Vc1との電位差に応じた電荷が保存される。コンデンサCf2には、スイッチSW70を介して基準電圧Vrefと参照電圧Vc2との電位差に応じた電荷が保存される。
ここで差動増幅回路120の入出力端子は短絡されているため、差動増幅回路120の出力端子T7から出力される参照電圧Vc1と出力端子T8から出力される参照電圧Vc2は、差動増幅回路120のオフセット電圧分の電位差をもって出力されている。
次に本実施形態の増幅回路100においてサンプリングが終了した後の動作を説明する。
本実施形態の増幅回路100においてサンプリングが終了して信号出力状態となると、スイッチSW10、SW20、SW40、SW50、SW80がオフとなり、スイッチSW30がオンとなる。またスイッチSW60は差動増幅回路110の出力端子T3に接続され、スイッチSW70は差動増幅回路110の出力端子T4に接続される。
このとき、コンデンサCs1とコンデンサCs2がスイッチSW30により短絡されて同電位となるため、電荷はコンデンサCf1、コンデンサCf2へと移動する。よって、差動増幅回路110の出力端子T3の電圧と出力端子T4の電圧との電位差(Vop−Vom)は、以下の式(3)のように計算される。
Vo=Vop−Vom=Cs/Cf×{(Vip−Vc1)−(Vim−Vc2)+Voff}・・・(3)
式(3)にはオフセット電圧Voffが含まれており、出力電圧Voには誤差を含むことになる。しかしながら本実施形態では、参照電圧Vc1と参照電圧Vc2の電位差が、差動増幅回路110のオフセット電圧Voffと等しいため、最終的に出力電圧Voは以下の式(4)のようになる。
式(3)にはオフセット電圧Voffが含まれており、出力電圧Voには誤差を含むことになる。しかしながら本実施形態では、参照電圧Vc1と参照電圧Vc2の電位差が、差動増幅回路110のオフセット電圧Voffと等しいため、最終的に出力電圧Voは以下の式(4)のようになる。
Vo=Vop−Vom=Cs/Cf×{(Vip−Vc1)−(Vim−Vc1+Voff)+Voff}
=Cs/Cf×(Vip−Vim)・・・(4)
この式(4)によれば、オフセット電圧Voffが相殺されていることがわかる。
=Cs/Cf×(Vip−Vim)・・・(4)
この式(4)によれば、オフセット電圧Voffが相殺されていることがわかる。
以上の説明したように、本実施形態の増幅回路100によれば、差動増幅回路110のオフセット電圧Voffと等しい電位差を有する参照電圧Vc1と参照電圧Vc2と供給する差動増幅回路120を有する構成により、差動増幅回路110のオフセット電圧Voffを相殺することができる。よって本実施形態によれば、オフセット電圧に影響されず、特性を向上させることができる。
(第二の実施形態)
以下に図面を参照して本発明の第二の実施形態について説明する。本発明の第二の実施形態は、第一の実施形態で説明したスイッチSW30の代わりに、スイッチSW90、SW100が設けられた点のみ、第一の実施形態と相違する。よって以下の本実施形態の説明では、第一の実施形態との相違点についてのみ説明し、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
(第二の実施形態)
以下に図面を参照して本発明の第二の実施形態について説明する。本発明の第二の実施形態は、第一の実施形態で説明したスイッチSW30の代わりに、スイッチSW90、SW100が設けられた点のみ、第一の実施形態と相違する。よって以下の本実施形態の説明では、第一の実施形態との相違点についてのみ説明し、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
図3は、第二の実施形態の増幅回路100Aを示す図である。本実施形態の増幅回路100Aでは、コンデンサCs1とコンデンサCs2を短絡するスイッチSW30の代わりに、スイッチSW90、SW100が設けられている。
スイッチSW90の一端はコンデンサCs1の一端と接続されており、スイッチSW90の他端は差動増幅回路120の入力端子T5と接続されている。スイッチSW100の一端はコンデンサCs2の一端と接続されており、スイッチSW100の他端は差動増幅回路120の入力端子T6と接続されている。
スイッチSW90とスイッチSW100は、第一の実施形態のスイッチSW30と同じタイミングでオン/オフされる。即ちスイッチSW90とスイッチSW100は、サンプリング動作時にはオンとされ、サンプリングが終了して信号出力状態となるとオンとなる。
本実施形態では、この構成により、信号出力状態においてコンデンサCs1とコンデンサCs2に、差動増幅回路120の入力端子T5と入力端子T6が接続される。よって本実施形態では、信号出力状態における差動増幅回路110の入力端子T1と入力端子T2の電圧が固定される。このため本実施形態では、スイッチのオン抵抗の差による増幅回路100の入力電圧の入力信号のサンプリングが可能になるまでに要する時間(セトリングタイム)がより安定し、出力電圧のひずみを軽減することができる。
(第三の実施形態)
以下に図面を参照して本発明の第三の実施形態について説明する。本発明の第三の実施形態は、第二の実施形態の増幅回路100Aを改良したものである。よって以下の本実施形態の説明では、第二の実施形態との相違点についてのみ説明し、第二の実施形態と同様の機能構成を有するものには第二の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
(第三の実施形態)
以下に図面を参照して本発明の第三の実施形態について説明する。本発明の第三の実施形態は、第二の実施形態の増幅回路100Aを改良したものである。よって以下の本実施形態の説明では、第二の実施形態との相違点についてのみ説明し、第二の実施形態と同様の機能構成を有するものには第二の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
図4は、第三の実施形態の増幅回路100Bを示す図である。本実施形態の増幅回路100Bは、差動増幅回路120の出力端子T7、T8に出力安定化の為のコンデンサC1、C2を設けた点が第二の実施形態と相違する。
本実施形態では、コンデンサC1、C2により、差動増幅回路120の出力端子T7、T8からの出力電圧を安定化さて、キックバックと呼ばれるスィッチングノイズを軽減することができる。よって本実施形態では、増幅回路100Bの特性をさらに向上させることができる。
尚、第一の実施形態から第三の実施形態では、差動増幅回路120は、差動増幅回路110と同様の構成を有するものとして説明したが、これに限定されない。
例えば差動増幅回路120は、差動増幅回路120を構成するトランジスタ等の内部素子のサイズを、差動増幅回路110を構成する内部素子のサイズと異ならせても良い。
差動増幅回路120を構成する内部素子のサイズを、差動増幅回路110を構成する内部素子のサイズよりも小さくした場合、本発明の増幅回路の回路規模の縮小し、且つ消費電力を削減することができる。
また、差動増幅回路120を構成する内部素子のサイズを、差動増幅回路110を構成する内部素子のサイズよりも大きくした場合、出力電圧をより安定化させることができ、キックバックが大きい際には効果的である。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
100、100A、100B 増幅回路
110、120 差動増幅回路
130 外部素子
140、150 基準電圧源
110、120 差動増幅回路
130 外部素子
140、150 基準電圧源
Claims (6)
- 第一の入力端子と、第二の入力端子を有し、前記第一の入力端子と前記第二の入力端子とに入力される入力信号をサンプリングしてその差動信号にゲインをかけた信号を出力する第一の差動増幅回路と、
前記第一の差動増幅回路におけるサンプリングの際に参照される第一の参照電圧と第二の参照電圧とを前記第一の入力端子と前記第二の入力端子とに供給する第二の差動増幅回路と、を有し、
前記第一の参照電圧と前記第二の参照電圧との電圧差が、前記第一の差動増幅回路のオフセット電圧と等しいこと特徴とする増幅回路。 - 前記第一の入力端子と一端が接続された第一の容量と、
前記第二の入力端子と一端が接続された第二の容量と、を有し、
前記第一の参照電圧が、前記第一の入力端子と前記第一の容量との接続点と、前記第一の容量の他端と、に供給され、
前記第二の参照電圧が、前記第二の入力端子と前記第二の容量との接続点と、前記第二の容量の他端と、に供給されることを特徴とする請求項1記載の増幅回路。 - 前記第二の差動増幅回路は、第一の出力端子と第二の出力端子を有し、
前記第一の出力端子と前記第二の出力端子とに、出力安定化用の容量がそれぞれ接続されていることを特徴とする請求項1又は2記載の増幅回路。 - 前記第二の差動増幅回路を構成する内部素子は、
前記第一の差動増幅回路を構成する内部素子と同一の構成であることを特徴とする請求項1乃至3の何れか一項に記載の増幅回路。 - 前記第二の差動増幅回路を構成する内部素子のサイズは、
前記第一の差動増幅回路を構成する内部素子のサイズよりも小さいことを特徴とする請求項1乃至3の何れか一項に記載の増幅回路。 - 前記第二の差動増幅回路を構成する内部素子のサイズは、
前記第一の差動増幅回路を構成する内部素子のサイズよりも大きいことを特徴とする請求項1乃至3の何れか一項に記載の増幅回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008068460A JP2009225188A (ja) | 2008-03-17 | 2008-03-17 | 増幅回路 |
US12/404,391 US7786794B2 (en) | 2008-03-17 | 2009-03-16 | Amplifier circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008068460A JP2009225188A (ja) | 2008-03-17 | 2008-03-17 | 増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009225188A true JP2009225188A (ja) | 2009-10-01 |
Family
ID=41062372
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008068460A Withdrawn JP2009225188A (ja) | 2008-03-17 | 2008-03-17 | 増幅回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7786794B2 (ja) |
JP (1) | JP2009225188A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9484870B2 (en) | 2014-03-25 | 2016-11-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109547021A (zh) * | 2018-10-09 | 2019-03-29 | 西安电子科技大学 | 一种单端输入信号转差分输出信号的可调增益放大器 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5084639A (en) * | 1990-09-17 | 1992-01-28 | General Electric Company | Low frequency noise canceling photodetector preamplifier useful for computerized tomography |
JP2002314354A (ja) * | 2001-04-10 | 2002-10-25 | Mitsubishi Electric Corp | 多段増幅回路 |
US6822509B2 (en) * | 2003-02-20 | 2004-11-23 | Texas Instruments Incorporated | Differential circuit with a linearity correction loop |
JP2006174091A (ja) | 2004-12-16 | 2006-06-29 | Olympus Corp | 差動増幅回路及びそれを用いたデジタルカメラシステム |
US7456684B2 (en) * | 2007-02-09 | 2008-11-25 | University Of Florida Research Foundation, Inc. | Dual-chopper amplifier and its usage as readout circuit for capacitive sensors |
JP4879052B2 (ja) | 2007-03-16 | 2012-02-15 | 株式会社リコー | A/dコンバータ |
-
2008
- 2008-03-17 JP JP2008068460A patent/JP2009225188A/ja not_active Withdrawn
-
2009
- 2009-03-16 US US12/404,391 patent/US7786794B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9484870B2 (en) | 2014-03-25 | 2016-11-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
Also Published As
Publication number | Publication date |
---|---|
US20090231036A1 (en) | 2009-09-17 |
US7786794B2 (en) | 2010-08-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7903017B2 (en) | Comparator for a pipelined analog-to-digital converter and related signal sampling method | |
US7924062B2 (en) | Sampling circuits | |
US6818933B2 (en) | CMOS image sensors | |
US7224306B2 (en) | Analog-to-digital converter in which settling time of amplifier circuit is reduced | |
US20160336946A1 (en) | Continuous time delta sigma modulator, analog to digital converter and associated compensation method | |
KR102105619B1 (ko) | 입력 공통모드 전압 샘플링 기반의 차동 증폭기 및 그를 이용한 비교기 | |
US7924206B2 (en) | Switched capacitor circuit and pipeline A/D converter | |
JP2005269611A (ja) | 比較器、ad変換回路、半導体装置、および撮像装置 | |
US20100156683A1 (en) | Amplifier circuit and a/d converter | |
US9331683B2 (en) | Ramp signal generator with noise canceling function | |
JP6230370B2 (ja) | 信号読み出し回路および信号読み出し回路の制御方法 | |
US7598896B2 (en) | A/D converter with noise cancel function | |
KR20220020206A (ko) | 자동-제로잉 잔차 증폭 회로를 갖는 아날로그-디지털 컨버터 | |
US7764214B2 (en) | Analog-to-digital converter for converting input analog signal into digital signal through multiple conversion processings | |
US10396725B2 (en) | Amplifier and reset method thereof | |
WO2014152402A2 (en) | Buffer amplifier circuit | |
JP2009225188A (ja) | 増幅回路 | |
US10615750B1 (en) | Preamplifier circuit with floating transconductor | |
JP5186981B2 (ja) | パイプライン型a/d変換器 | |
US8456337B1 (en) | System to interface analog-to-digital converters to inputs with arbitrary common-modes | |
JP5237685B2 (ja) | センサ装置 | |
JP2006074084A (ja) | 増幅回路 | |
JP2007208815A (ja) | 高精度巡回型a/d変換器とこれを用いたイメージセンサ | |
JP2012019346A (ja) | スイッチドキャパシタ増幅回路、パイプライン型ad変換器、および信号処理システム | |
JP6155918B2 (ja) | サンプル・ホールド回路、アナログデジタル変換回路及びデジタル制御回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100823 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20111026 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111102 |