JP2014116735A - 信号処理回路 - Google Patents

Abstract

【課題】回路面積を小さく抑えつつ、電圧変換動作による出力信号のＳ／Ｎ比の低下を抑制する。
【解決手段】巡回型Ａ／Ｄ変換器２は、ＯＰアンプ１１の帯域を制限する帯域制限動作を実行するアンプ帯域制限回路１０を備えている。アンプ帯域制限回路１０による帯域制限動作は、制御回路９により制御される。制御回路９は、アンプ帯域制限回路１０による帯域制限動作を実行した状態でＣ／Ｖ変換動作を実行するとともに、帯域制限動作を停止した状態で増幅動作およびＡ／Ｄ変換動作を実行する。
【選択図】図１

Description

本発明は、複数の信号処理を時分割で切り替えて実行する信号処理回路に関する。

加速度センサ、圧力センサ、排ガスセンサなどの車両用センサは、検出対象となる物理量の変化に応じた電気信号を出力する。これらセンサは、電圧出力式、容量検出式、電流出力式などがある。一方、車両用のマイクロコンピュータ（マイコン）などに搭載されているＡ／Ｄ変換器は、入力された電圧をＡ／Ｄ変換する。このため、センサの出力信号が電圧以外の場合には、Ｃ／Ｖ変換機能あるいはＩ／Ｖ変換機能を持つ専用回路、その出力を増幅する増幅回路などをＡ／Ｄ変換器の前段に設け、信号処理を行う必要がある。

Ａ／Ｄ変換器とは別にＣ／Ｖ変換器、増幅器などを設けると、その分だけ回路面積および消費電力が増加する。このような問題を解消するため、電圧以外の信号を電圧へ変換する電圧変換（Ｃ／Ｖ変換、Ｉ／Ｖ変換）、増幅およびＡ／Ｄ変換の各信号処理を時分割で切り替えて実行する信号処理回路が考案されている（例えば、特許文献１参照）。

特開２０１１−２０５１９０号公報

特許文献１記載の構成のようにすれば、回路面積を小さく抑えることができるが、次のような点において改善の余地があった。すなわち、同一のアンプ（演算増幅器）を用いて上記各信号処理を実行する関係上、その使用するアンプの能力（周波数特性＝帯域）としては、各信号処理のうち、要求される性能（精度、速度など）が最も高いものを満たす必要がある。

従って、例えばＡ／Ｄ変換の変換精度および変換速度の要求が厳しい（高性能が求められる）場合、それを満たすアンプを使用すると、電圧変換を行う際にアンプの帯域が必要以上に大きくなる。電圧変換の際にアンプの帯域が必要以上に大きいと、アンプ入力側のアナログスイッチ（特に変換動作中にオンされるもの）の熱ノイズ（ＭＯＳトランジスタのオン抵抗によるノイズなど）がアンプの出力側に伝達されてしまい、その結果、Ｓ／Ｎ比が低下する。

本発明は上記事情に鑑みてなされたものであり、その目的は、回路面積を小さく抑えつつ、電圧変換動作による出力信号のＳ／Ｎ比の低下を抑制することができる信号処理回路を提供することにある。

請求項１に記載の信号処理回路は、Ａ／Ｄ変換回路、残余電圧生成回路、入力回路、入力切替回路、制御回路および帯域制限手段を備えている。残余電圧生成回路は、Ａ／Ｄ変換回路の入力電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成するものであって、アレイコンデンサ、演算増幅器および積分コンデンサを備える。入力回路は、残余電圧生成回路から出力される電圧をＡ／Ｄ変換回路および残余電圧生成回路に入力する。入力切替回路は、外部信号電荷を残余電圧生成回路の演算増幅器の入力端子に入力するか否かを切り替える。

制御回路は、外部信号電荷を入力切替回路を介して残余電圧生成回路に入力し、その残余電圧生成回路から外部信号電荷に応じた電圧を出力させる電圧変換動作を実行する。その後、制御回路は、残余電圧生成回路におけるアナログ電圧をＡ／Ｄ変換回路から出力されるデジタル変換値のＤ／Ａ変換値とした上で、外部信号電荷の変換電圧を入力回路、Ａ／Ｄ変換回路および残余電圧生成回路通して巡回させることによりＡ／Ｄ変換するＡ／Ｄ変換動作を実行する。

このような構成によれば、Ａ／Ｄ変換動作に先立って、巡回型のＡ／Ｄ変換器が本来備えている残余電圧生成回路の構成を用いてＡ／Ｄ変換の対象である外部信号電荷を電圧に変換する電圧変換動作を行う。このように外部信号電荷を電圧に変換した後、動作制御部は、残余電圧生成回路において、Ａ／Ｄ変換回路から出力されるデジタル変換値をＤ／Ａ変換してアナログ電圧を生成するようにし、外部信号電荷の変換電圧を入力回路、Ａ／Ｄ変換回路および残余電圧生成回路を通して巡回させることによりＡ／Ｄ変換するＡ／Ｄ変換動作を実行する。この外部信号電荷としては、静電容量式センサの出力信号（電荷）や、電流出力式センサの出力信号（電流＝単位時間あたりの電荷の移動量）などを想定している。このようにすれば、Ａ／Ｄ変換器の前段に変換回路を付加する必要がなくなり、回路構成を縮小でき、ＩＣのチップサイズを低減できる。

また、請求項１に記載の信号処理回路は、演算増幅器の帯域を制限する帯域制限動作を実行する帯域制限手段を備えている。そして、制御回路は、帯域制限手段による帯域制限動作を実行した状態で電圧変換動作を実行するとともに、上記帯域制限動作を停止した状態でＡ／Ｄ変換動作を実行する。そのため、例えばＡ／Ｄ変換の変換精度および変換速度の要求が厳しく、それを満たす演算増幅器を使用した場合であっても、電圧変換動作が行われる際に演算増幅器の帯域が必要以上に大きくなることがなくなる。従って、電圧変換動作の際に演算増幅器の入力側のアナログスイッチの熱ノイズがアンプの出力側に伝達され難くなり、その結果、Ｓ／Ｎ比の低下が抑制される。

本発明の第１の実施形態を示す巡回型Ａ／Ｄ変換器の構成図 １．５ビットＡ／Ｄ変換回路の構成図 動作タイミングを示す図 Ｃ／Ｖ変換動作に係るＡ／Ｄ変換器の構成を示す図 帯域制限手段の具体的な構成を示す図１相当図 図３相当図 本発明の第２の実施形態を示す図５相当図 図６相当図 本発明の第３の実施形態を示す図５相当図 図６相当図 本発明の第４の実施形態を示す図６相当図 本発明の第５の実施形態を示す図５相当図 図４相当図 本発明の第６の実施形態を示す図１相当図 図３相当図 図４相当図 本発明の第７の実施形態を示す図２相当図 図６相当図

以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１の実施形態）
以下、本発明の第１の実施形態について図１〜図６を参照しながら説明する。
図１は、車載用制御ＩＣに用いられる容量式加速度センサおよびそのセンサ出力をＡ／Ｄ変換する巡回型Ａ／Ｄ変換器の構成を示している。容量式加速度センサのセンサエレメント１は、コンデンサＣＥ１、ＣＥ２を備えている。コンデンサＣＥ１、ＣＥ２の静電容量は、加速度が加わらない状態において何れもＣＥとなっている。コンデンサＣＥ１、ＣＥ２は、加速度が加わると、その加速度に応じて相補的に静電容量が変化する。例えば、所定の加速度が加わったことにより、コンデンサＣＥ１の静電容量がΔＣ／２だけ増加すると（＋ΔＣ／２）、コンデンサＣＥ２の静電容量がΔＣ／２だけ減少する（−ΔＣ／２）。コンデンサＣＥ１、ＣＥ２の一方の端子はそれぞれ端子ＦＥ１、ＦＥ２に接続されている。端子ＦＥ１、ＦＥ２には、駆動電圧Ｖsp、Ｖsmが交互に印加される。コンデンサＣＥ１、ＣＥ２の他方の端子（相互接続点）は、巡回型Ａ／Ｄ変換器２（信号処理回路に相当）の信号入力端子３に接続されている。

巡回型Ａ／Ｄ変換器２（信号処理回路に相当）は、コンデンサＣＥ１、ＣＥ２の静電容量の変化を電圧に変換する（検出する）Ｃ／Ｖ変換器としての機能を有している。巡回型Ａ／Ｄ変換器２は、信号入力端子３に入力される信号電荷Ｓin（外部信号電荷に相当）をＣ／Ｖ変換した上で増幅し、その増幅した電圧をＡ／Ｄ変換してＮビットのＡ／Ｄ変換コードを出力する。また、巡回型Ａ／Ｄ変換器２は、信号入力端子４に入力された信号電圧Ｖinを増幅し、その増幅した電圧をＡ／Ｄ変換してＮビットのＡ／Ｄ変換コードを出力することも可能となっている。巡回型Ａ／Ｄ変換器２は、入力信号の種類（センサの出力形式）に応じて上記各動作を選択的に切替可能に構成されている。すなわち、巡回型Ａ／Ｄ変換器２は、入力信号が電圧である場合および電荷である場合の何れにおいても、その入力信号をＡ／Ｄ変換することが可能となっている。巡回型Ａ／Ｄ変換器２から出力されるＡ／Ｄ変換コードは、後段のデジタル信号処理回路５に与えられる。デジタル信号処理回路５は、入力されたＡ／Ｄ変換コードを用いて所定の信号処理を行い、その結果を示すデータを出力する。

巡回型Ａ／Ｄ変換器２は、切替回路６、マルチプライングＤ／Ａ変換器７、Ａ／Ｄ変換回路８、制御回路９、コンデンサＣＧ、スイッチＳ１〜Ｓ３およびアンプ帯域制限回路１０を備えている。切替回路６（入力回路に相当）は、信号入力端子４に入力される信号電圧ＶinおよびマルチプライングＤ／Ａ変換器７の出力電圧のうち何れか一方を選択してＡ／Ｄ変換回路８およびマルチプライングＤ／Ａ変換器７に入力するようになっている。なお、図１に示すように、入力信号が電荷である場合（電圧以外である場合）、切替回路６は、マルチプライングＤ／Ａ変換器７の出力電圧を選択した状態に固定される。

マルチプライングＤ／Ａ変換器７（残余電圧生成回路に相当）は、Ａ／Ｄ変換回路８の入力電圧と、制御回路９から出力されるデジタル値をＤ／Ａ変換して得たアナログ電圧との差電圧を増幅した電圧（増幅電圧または残余電圧）を生成するものである。マルチプライングＤ／Ａ変換器７は、上記生成した電圧をサンプルホールドしてから出力する。

マルチプライングＤ／Ａ変換器７は、ＯＰアンプ１１（演算増幅器に相当）、コンデンサアレイ回路１２、コンデンサＣＦおよびスイッチＳ１０〜Ｓ１６を備えている。コンデンサアレイ回路１２は、互いに等しい静電容量ＣＳを有する２つのアレイコンデンサＣＳ１０、ＣＳ１１により構成されている。コンデンサＣＳ１０、ＣＳ１１の下部電極（共通側電極）はそれぞれコモンライン１３に接続され、上部電極（非共通側電極）はそれぞれスイッチＳ１０、Ｓ１１を介して複数の基準電圧線（Ｖrefp（５Ｖ）、Ｖrefm（０Ｖ）の各電圧線）および切替回路６の共通接点うちの何れかに接続されるようになっている。

コモンライン１３は、スイッチＳ１２（スイッチ回路に相当）を介してＯＰアンプ１１の反転入力端子に接続されるとともに、スイッチＳ１３を介してグランド（所定の電圧線）に接続されている。また、ＯＰアンプ１１の反転入力端子と出力端子との間にはスイッチＳ１４が接続されており、切替回路６とＯＰアンプ１１の反転入力端子との間には、コンデンサＣＦおよびスイッチＳ１５が直列に接続されている。コンデンサＣＦおよびスイッチＳ１５の相互接続点は、スイッチＳ１６を介してグランドに接続されている。ＯＰアンプ１１の非反転入力端子はグランドに接続されている。コンデンサＣＦは、コンデンサＣＳ１０、ＣＳ１１の２倍の静電容量（２・ＣＳ）を有している。コンデンサＣＦ（第２の積分コンデンサに相当）は、スイッチＳ１４がオフ、スイッチＳ１５がオン、切替回路６がマルチプライングＤ／Ａ変換器７側に切り替えられた状態でＯＰアンプ１１の入出力端子間に接続される。

信号入力端子３とＯＰアンプ１１の反転入力端子との間には、スイッチＳ１（入力切替回路に相当）が接続されている。ＯＰアンプ１１の反転入力端子と出力端子との間には、スイッチＳ２およびＳ３が直列に接続されている。スイッチＳ３の両端子間には、コンデンサＣＧ（第１の積分コンデンサに相当）が接続されている。コンデンサＣＧの静電容量は、所望するＣ／Ｖ変換のゲインに応じた値に設定すればよい。

アンプ帯域制限回路１０（帯域制限手段に相当）は、ＯＰアンプ１１の帯域を制限する（周波数特性を低下させる）帯域制限動作を実行可能に構成されている。アンプ帯域制限回路１０の動作は、制御回路９により制御される。つまり、アンプ帯域制限回路１０による帯域制限動作は、制御回路９により実行または停止される。なお、本実施形態において、各スイッチＳ１〜Ｓ１６は、何れもアナログスイッチにより構成されている。それらスイッチＳ１〜Ｓ１６の切り替えおよび開閉（オン／オフ）は、制御回路９により制御される。

続いて、Ａ／Ｄ変換回路８の具体的な構成について説明する。図２に示すように、Ａ／Ｄ変換回路８は、Ｖrefp（５Ｖ）およびＶrefm（０Ｖ）を基準電圧とし、Ｍ＝１．５ビットつまり３値のデジタル変換値０、１、２（＝００、０１、１０）を出力するようになっている。

具体的には、基準電圧ＶrefpおよびＶrefmの差電圧を抵抗Ｒ０、Ｒ１、Ｒ２で分圧し、抵抗Ｒ０とＲ１、抵抗Ｒ１とＲ２の各接続点は、それぞれコンパレータＣＭＰ１、ＣＭＰ２の非反転入力端子に接続されている。コンパレータＣＭＰ１、ＣＭＰ２の反転入力端子には、切替回路６を介して電圧が入力されている。ここで、抵抗Ｒ０、Ｒ１、Ｒ２の抵抗値としては、抵抗Ｒ１を所定の抵抗値Ｒ［Ω］としたときに、抵抗Ｒ０とＲ２を１．５Ｒ［Ω］となるように設定している。

コンパレータＣＭＰ１、ＣＭＰ２から出力されるハイレベルまたはロウレベルを有する出力信号はラッチ回路１４に入力される。ラッチ回路１４は、ラッチ信号がハイレベルになると、その時のコンパレータＣＭＰ１、ＣＭＰ２の出力信号を保持して、その保持した出力信号をエンコーダ１５に出力する。エンコーダ１５は、ラッチ回路１４からの信号に基づいて３値のＡ／Ｄ変換コードを生成して出力する。

次に、巡回型Ａ／Ｄ変換器２の動作タイミングを示す図３などを参照しながらその動作を説明する。以下の説明においては、動作タイミング図に示したマルチプライングＤ／Ａ変換器７の機能を括弧付きで記載している。
巡回型Ａ／Ｄ変換器２は、Ａ／Ｄ変換を実行するために本来備えている切替回路６、マルチプライングＤ／Ａ変換器７などを用いて信号電荷ＳinをＣ／Ｖ変換した上で増幅し、その後、Ａ／Ｄ変換回路８も用いてＡ／Ｄ変換を実行する。制御回路９は、Ａ／Ｄ変換回路８とスイッチＳ１〜Ｓ３およびスイッチＳ１０〜Ｓ１６を制御して、図３に示すように信号電荷ＳinのＣ／Ｖ変換を実行し、その後、Ｃ／Ｖ変換により得られた電圧（変換電圧）を１回巡回させて（マルチプライングＤ／Ａ変換器７に２回通過させて）増幅動作を実行し、その後、その増幅電圧を９回巡回させて（Ａ／Ｄ変換回路８にＡ／Ｄ変換を１０回実行させて）１０ビットのＡ／Ｄ変換動作を実行する。

（１）Ｃ／Ｖ変換動作
制御回路９は、増幅動作およびＡ／Ｄ変換動作に先立ってＣ／Ｖ変換動作（電圧変換動作に相当）を実行する。すなわち、切替回路６をマルチプライングＤ／Ａ変換器７側、スイッチＳ１０、Ｓ１１を切替回路６側に切り替え、スイッチＳ１、Ｓ２、Ｓ１３、Ｓ１４、Ｓ１６をオン、スイッチＳ３、Ｓ１２、Ｓ１５をオフとし、コンデンサＣＧ、ＣＳ１０、ＣＳ１１、ＣＦの電荷を初期化する（sampling）。この電荷初期化動作は、Ｃ／Ｖ変換動作の「リセット」に相当する。図４（ａ）は、上記リセットの期間（リセット期間と称す）における巡回型Ａ／Ｄ変換器２の構成のうち、Ｃ／Ｖ変換動作に関わる構成を抽出して概略的に示している。図４（ａ）および図３に示すように、リセット期間中、センサエレメント１の端子ＦＥ１には電圧Ｖspが印加され、端子ＦＥ２には電圧Ｖsmが印加されている。また、ＯＰアンプ１１の反転入力端子および出力端子は、スイッチＳ１４を介して短絡されている。このため、リセット期間におけるＯＰアンプ１１の反転入力端子の電荷Ｑrは、グランド電位（０Ｖ）をVcomとすると、下記（１）式により表される。
Qr＝(CE＋ΔC/2)(Vsp−Vcom)＋(CE−ΔC/2)(Vsm−Vcom) …（１）

また、制御回路９は、上記リセット期間中、アンプ帯域制限回路１０による帯域制限動作を停止する。つまり、アンプ帯域制限回路１０による帯域制限動作が停止された状態で、Ｃ／Ｖ変換動作の「リセット」が行われる。

続いて、スイッチＳ１４をオフとし、コンデンサＣＦに信号電荷Ｓinで電荷設定する（Sampling）。この電荷設定動作は、Ｃ／Ｖ変換動作の「変換」に相当する。図４（ｂ）は、上記変換の期間（変換期間と称す）における巡回型Ａ／Ｄ変換器２の構成のうち、Ｃ／Ｖ変換動作に関わる構成を抽出して概略的に示している。図４（ｂ）および図３に示すように、変換期間中、センサエレメント１の端子ＦＥ１には電圧Ｖsmが印加され、端子ＦＥ２には電圧Ｖspが印加されている。また、ＯＰアンプ１１の反転入力端子および出力端子の間には、コンデンサＣＧが接続されている。このため、変換期間におけるＯＰアンプ１１の反転入力端子の電荷Ｑcは、Ｃ／Ｖ変換後のＯＰアンプ１１の出力電圧をＶoとすると、下記（２）式により表される。
Qc＝(CE＋ΔC/2)(Vsm−Vcom)＋(CE−ΔC/2)(Vsp−Vcom)＋CG(Vo−Vcom)…（２）

上記各期間における電荷Ｑr、Ｑcは、電荷保存則により、下記（３）式のように等しくなる。
Qr＝Qc …（３）
上記（１）〜（３）式により、Ｃ／Ｖ変換後の出力電圧Ｖoは、下記（４）式により表される。
Vo＝(ΔC/CG)(Vsp−Vsm)＋Vcom …（４）

すなわち、出力電圧Ｖoは、Vcomのオフセット電圧を有するとともに、コンデンサＣＥ１、ＣＥ２の静電容量の変化ΔＣを(1/CG)(Vsp−Vsm)というゲインで増幅したものに相当する。また、このとき、上記出力電圧Ｖoにより、コンデンサＣＦとＣＳ１０、ＣＳ１１に電荷設定がなされる（sampling）。

また、制御回路９は、上記変換期間中、アンプ帯域制限回路１０による帯域制限動作を実行する。つまり、アンプ帯域制限回路１０による帯域制限動作が実行された状態で、Ｃ／Ｖ変換動作の「変換」が行われる。

（２）増幅動作
制御回路９は、Ｃ／Ｖ変換動作に続いて増幅動作を実行する。すなわち、スイッチＳ１、Ｓ２、Ｓ１３、Ｓ１６をオフとした後、スイッチＳ１０、Ｓ１１をＶrefm側に切り替え、スイッチＳ３、Ｓ１２、Ｓ１５をオンとし、マルチプライングＤ／Ａ変換器７を増幅動作させる（Amp(1)）。

これにより、コンデンサＣＦがＯＰアンプ１１の入出力端子間に接続され、コンデンサＣＦ、ＣＳ１０、ＣＳ１１の間で電荷再分配が行われる。ＯＰアンプ１１の出力電圧をＶoとすれば、Ｖrefmが０Ｖに設定されているとして電荷再分配に係る式は下記（５）式のようになり、増幅された出力電圧Ｖoは（６）式のようになる。つまり、Ｃ／Ｖ変換後の電圧をマルチプライングＤ／Ａ変換器７に１回通過させることにより２倍の増幅率が得られる。
(CF＋2・CS)(Vin−0）＝2・CS(0−0)＋CF(Vo−0) …（５）
Vo＝(CF＋2・CS)／CF・Vin＝2・Vin …（６）

本実施形態ではより高い増幅率を得るために、制御回路９は、スイッチＳ１２をオフして増幅電圧をホールドし、その増幅電圧を切替回路６を介してマルチプライングＤ／Ａ変換器７に巡回させ、マルチプライングＤ／Ａ変換器７に２回目の増幅動作を行わせる。すなわち、スイッチＳ１０、Ｓ１１を切替回路６側に切り替え、スイッチＳ１３をオンしてコンデンサＣＳ１０、ＣＳ１１に電荷を設定する（Sampling）。その後、スイッチＳ１３をオフとした後、スイッチＳ１０、Ｓ１１をＶrefm側に切り替え、スイッチＳ１２をオンとし、電荷を再分配する（Amp(2)）。増幅動作は、スイッチＳ１２をオフして増幅電圧をホールドした時点で終了する。

また、制御回路９は、上記増幅動作中、アンプ帯域制限回路１０による帯域制限動作を停止する。つまり、アンプ帯域制限回路１０による帯域制限動作が停止された状態で、増幅動作が行われる。

（３）Ａ／Ｄ変換動作
制御回路９は、Ａ／Ｄ変換回路８のラッチ回路１４に対しハイレベルのラッチ信号を出力する。そして、スイッチＳ１０、Ｓ１１を切替回路６側に切り替え、スイッチＳ１３をオンしてコンデンサＣＳ１０、ＣＳ１１に増幅電圧で電荷設定をする（Sampling）。電荷設定が完了すると、スイッチＳ１３をオフし、その後スイッチＳ１２をオンするとともにＡ／Ｄ変換回路８のＡ／Ｄ変換値に応じてスイッチＳ１０、Ｓ１１をＶrefp側またはＶrefm側に切り替えて電荷再分配を実行する（MD/A(1)）。

制御回路９は、電荷再分配が完了すると、スイッチＳ１２をオフして残余電圧をホールドし、その残余電圧をマルチプライングＤ／Ａ変換器７に巡回させる。増幅電圧（残余電圧）をマルチプライングＤ／Ａ変換器７に９（＝Ｋ−１）回通過させることにより、Ａ／Ｄ変換回路８は１０（＝Ｋ）回のＡ／Ｄ変換を実行し、制御回路９のシフト加算回路（図示せず）は、各Ａ／Ｄ変換値を１ビットずつ重ねながら順次加算して最終的にＮ＝１０ビットのＡ／Ｄ変換コードを出力する。

また、制御回路９は、上記Ａ／Ｄ変換動作中、アンプ帯域制限回路１０による帯域制限動作を停止する。つまり、アンプ帯域制限回路１０による帯域制限動作が停止された状態で、Ａ／Ｄ変換動作が行われる。

巡回型Ａ／Ｄ変換器２は、容量式加速度センサのセンサエレメント１からの信号電荷Ｓinが入力される場合には上記動作となる。これに対し、出力信号として電圧を出力する形式の各種センサからの信号電圧Ｖinが入力される場合には、以下のとおりの動作となる。すなわち、巡回型Ａ／Ｄ変換器２は、Ａ／Ｄ変換を実行するために本来備えている切替回路６、マルチプライングＤ／Ａ変換器７などを用いて信号電圧Ｖinを増幅し、その後、Ａ／Ｄ変換回路８も用いてＡ／Ｄ変換を実行する。制御回路９は、Ａ／Ｄ変換回路８とスイッチＳ１〜Ｓ３およびスイッチＳ１０〜Ｓ１６を制御して、信号電圧Ｖinを１回巡回させて（マルチプライングＤ／Ａ変換器７に２回通過させて）増幅動作を実行し、その後、その増幅電圧を９回巡回させて（Ａ／Ｄ変換回路８にＡ／Ｄ変換を１０回実行させて）１０ビットのＡ／Ｄ変換動作を実行する。

制御回路９は、Ａ／Ｄ変換動作に先立って増幅動作を実行する。すなわち、切替回路６を信号入力端子４側（信号電圧Ｖin側）、スイッチＳ１０、Ｓ１１を切替回路６側に切り替え、スイッチＳ３、Ｓ１３、Ｓ１４、Ｓ１５をオン、スイッチＳ１、Ｓ２、Ｓ１２、Ｓ１６をオフとし、コンデンサＣＦとＣＳ１０、ＣＳ１１に信号電圧Ｖinで電荷設定をする（Sampling）。続いて、スイッチＳ１３、Ｓ１４をオフとした後、切替回路６をマルチプライングＤ／Ａ変換器７側、スイッチＳ１０、Ｓ１１をＶrefm側に切り替え、スイッチＳ１２をオンとし、マルチプライングＤ／Ａ変換器７を増幅動作させる（Amp(1)）。増幅された出力電圧Ｖoは上記（６）式のようになる。その後、前述した信号電荷Ｓinが入力される場合と同様に、マルチプライングＤ／Ａ変換器７に２回目の増幅動作を行わせている（Amp(2)）。また、その後のＡ／Ｄ変換動作も信号電荷Ｓinが入力される場合と同様であるため動作説明を省略する。

続いて、アンプ帯域制限回路１０の具体的な構成および動作について説明する。図５に示すように、アンプ帯域制限回路１０は、コンデンサＣＬ１（負荷コンデンサに相当）およびスイッチＳ１７（帯域制限用スイッチに相当）を備えている。コンデンサＣＬ１の一方の端子は、ＯＰアンプ１１の出力端子に接続されている。コンデンサＣＬ１の他方の端子は、スイッチＳ１７を介してグランド（低インピーダンスラインに相当）に接続されている。スイッチＳ１７の開閉（オン／オフ）は、制御回路９により制御される。

このような構成によれば、スイッチＳ１７がオフされた状態にあっては、ＯＰアンプ１１の出力端子にコンデンサＣＬ１が接続されない状態となる。そのため、ＯＰアンプ１１の帯域は、制限されず、元々の仕様（能力）通りとなる。つまり、アンプ帯域制限回路１０による帯域制限動作が停止された状態となる。一方、スイッチＳ１７がオンされた状態にあっては、ＯＰアンプ１１の出力端子およびグランドの間に容量性負荷であるコンデンサＣＬ１が接続された状態となる。そのため、ＯＰアンプ１１の帯域は、元々の仕様よりも低い値に制限される。つまり、アンプ帯域制限回路１０による帯域制限動作が実行された状態となる。なお、帯域制限動作により制限されるＯＰアンプ１１の帯域は、コンデンサＣＬ１の静電容量値に応じて定まる。従って、コンデンサＣＬ１の静電容量値は、所望する帯域の制限幅に応じて適宜設定すればよい。

スイッチＳ１７の開閉タイミング（帯域制限動作の実行または停止）については、図６に示すとおりとなる。すなわち、制御回路９は、Ｃ／Ｖ変換動作におけるリセット期間中、スイッチＳ１７をオフすることにより、アンプ帯域制限回路１０による帯域制限動作を停止する。また、制御回路９は、Ｃ／Ｖ変換動作における変換期間中、スイッチＳ１７をオンすることにより、アンプ帯域制限回路１０による帯域制限動作を実行する。また、制御回路９は、増幅動作中、スイッチＳ１７をオフすることにより、アンプ帯域制限回路１０による帯域制限動作を停止する。また、制御回路９は、Ａ／Ｄ変換動作中、スイッチＳ１７をオフすることにより、アンプ帯域制限回路１０による帯域制限動作を停止する。

以上説明したように、本実施形態の巡回型Ａ／Ｄ変換器２は、入力信号として信号電荷Ｓinが与えられる場合、増幅動作およびＡ／Ｄ変換動作に先立って、Ａ／Ｄ変換を実行するために本来備えている切替回路６、マルチプライングＤ／Ａ変換器７などを用いて信号電荷ＳinをＣ／Ｖ変換する。これにより、容量式加速度センサのセンサエレメント１から出力される信号電荷Ｓin、すなわちセンサエレメント１のコンデンサＣＥ１、ＣＥ２の静電容量の変化ΔＣを電圧に変換することができる。そして、巡回型Ａ／Ｄ変換器２は、Ｃ／Ｖ変換した電圧を切替回路６およびマルチプライングＤ／Ａ変換器７を介して適当な回数巡回させることにより、所望のゲイン倍だけ増幅することができる。これにより、容量式加速度センサの静電容量の変化ΔＣに比例した微小レベルの電圧を増幅し、Ａ／Ｄ変換に適したダイナミックレンジ（例えば０Ｖから５Ｖの範囲）に調整してからＡ／Ｄ変換を実行することができ、これによって本来の（上記増幅機能を有しない）Ａ／Ｄ変換器の分解能を有効に活用することができ、実効的にＡ／Ｄ変換分解能を高めることができる。

巡回型Ａ／Ｄ変換器２は、Ａ／Ｄ変換を実行するために本来備えている回路要素を用いて増幅動作を行うことを可能にしている。また、巡回型Ａ／Ｄ変換器２は、Ａ／Ｄ変換を実行するために本来備えている回路要素に対してコンデンサＣＧおよびスイッチＳ１〜Ｓ３、Ｓ１５、Ｓ１６を新たに設けることにより、Ｃ／Ｖ変換動作を行うことも可能にしている。すなわち、巡回型Ａ／Ｄ変換器２は、１つの共通のＯＰアンプ１１を用いて、Ｃ／Ｖ変換動作、増幅動作およびＡ／Ｄ変換動作を行うようになっている。従って、従来構成のものとは異なり巡回型Ａ／Ｄ変換器２の前段にＣ／Ｖ変換器および増幅器を付加する必要がなく、回路構成を縮小できＩＣのチップサイズを低減できる。特に、マルチプライングＤ／Ａ変換器７は、高いＡ／Ｄ変換精度を得るために一般に高精度を有しているので、このマルチプライングＤ／Ａ変換器７を用いることにより、高精度、低オフセットの特性を持つ優れたＣ／Ｖ変換器を実現できるとともに、高精度、低オフセット、高リニアリティの特性を持つ優れた増幅器を実現できる。また、マルチプライングＤ／Ａ変換器７への通過回数（＝巡回数＋１）に応じて増幅率を変えることができるので、プログラマブルな可変ゲイン増幅器を実現できる。

コモンライン１３とＯＰアンプ１１の反転入力端子との間に介在するようにスイッチＳ１２を設けたことによって、スイッチＳ１２とＯＰアンプ１１と積分コンデンサＣＦは、コンデンサアレイ回路１２とは分離されたサンプルホールド回路として機能することができる。これにより、別途サンプルホールド回路を設ける必要がなくなり、回路を一層簡素化でき、高精度化が図れる。また、スイッチＳ１３を設けたことによって、そのサンプルホールドされた電圧をアレイコンデンサＣＳ１０、ＣＳ１１に充電することができるため、上記一連の巡回動作が可能となる。

また、巡回型Ａ／Ｄ変換器２は、信号入力端子４に入力された信号電圧Ｖinを増幅し、その増幅した電圧をＡ／Ｄ変換してＮビットのＡ／Ｄ変換コードを出力することも可能としている。従って、巡回型Ａ／Ｄ変換器２は、入力信号が電荷である場合または電圧である場合の何れであっても、その入力信号をＡ／Ｄ変換することが可能となっている。すなわち、巡回型Ａ／Ｄ変換器２は、容量式のセンサから出力される信号のみならず、例えば圧力センサなどの電圧出力形式のセンサから出力される信号についてもＡ／Ｄ変換することができる。

Ｃ／Ｖ変換動作時には第１の積分コンデンサとしてコンデンサＣＧを用い、増幅動作時およびＡ／Ｄ変換動作時には第２の積分コンデンサとしてコンデンサＣＦを用いる構成とした。それらコンデンサＣＧ、ＣＦは、個別に容量値を選択することが可能である。従って、Ｃ／Ｖ変換動作時のゲインと、増幅動作およびＡ／Ｄ変換動作時のゲインとをそれぞれ個別に設定することが可能となる。このため、いずれか一方のゲイン設定によって他方のゲイン設定が制約を受けることがなくなる。

また、本実施形態の巡回型Ａ／Ｄ変換器２は、ＯＰアンプ１１の帯域を制限する帯域制限動作を実行するアンプ帯域制限回路１０を備えている。そして、制御回路９は、アンプ帯域制限回路１０による帯域制限動作を実行した状態でＣ／Ｖ変換動作の「変換」を実行するとともに、上記帯域制限動作を停止した状態でＡ／Ｄ変換動作を実行する。そのため、例えばＡ／Ｄ変換の変換精度および変換速度の要求が厳しく、それを満たすＯＰアンプ１１を使用した場合であっても、「変換」動作が行われる際にＯＰアンプ１１の帯域が必要以上に大きくなることがなくなる。従って、「変換」動作の際にＯＰアンプ１１の入力側のスイッチ（Ｓ１、Ｓ２、Ｓ１０、Ｓ１１、Ｓ１３、Ｓ１６など）の熱ノイズがＯＰアンプ１１の出力側に伝達され難くなり、その結果、Ｓ／Ｎ比の低下が抑制される。

さらに、制御回路９は、アンプ帯域制限回路１０による帯域制限動作を停止した状態で増幅動作を実行する。そのため、Ａ／Ｄ変換動作と同一の速度で増幅動作を実施することが可能となり、サンプリング時間が短い場合にも対応することができる。

（第２の実施形態）
以下、本発明の第２の実施形態について図７および図８を参照しながら説明する。
図７に示すように、本実施形態の巡回型Ａ／Ｄ変換器２１（信号処理回路に相当）は、巡回型Ａ／Ｄ変換器２に対し、コンデンサＣＧに代えてコンデンサＣＧ１、ＣＧ２およびスイッチＳ２１を備えている点と、コンデンサＣＬ１およびスイッチＳ１７に代えてスイッチＳ２２を備えている点とが異なる。この場合、スイッチＳ２２（帯域制限用スイッチに相当）およびコンデンサＣＧ２（負荷コンデンサに相当）により、ＯＰアンプ１１の帯域を制限する帯域制限動作を実行するアンプ帯域制限回路２２（帯域制限手段に相当）が構成される。

コンデンサＣＧ１の両端子間には、スイッチＳ２１およびコンデンサＣＧ２が直列に接続されている。スイッチＳ２１およびコンデンサＣＧ２の相互接続点は、スイッチＳ２２を介してグランド（低インピーダンスラインに相当）に接続されている。スイッチＳ２１、Ｓ２２の開閉（オン／オフ）は、制御回路９により制御される。コンデンサＣＧ１、ＣＧ２の静電容量は、所望するＣ／Ｖ変換のゲインに応じた値に設定すればよい。

上記構成の巡回型Ａ／Ｄ変換器２１は、Ｃ／Ｖ変換時のゲインを２段階に切り替えることができる。すなわち、スイッチＳ２１がオンされた状態では、コンデンサＣＧ１およびＣＧ２の並列合成容量が第１の積分コンデンサとして機能する。そのため、Ｃ／Ｖ変換動作時のゲインは、後述するスイッチＳ２１がオフした状態のゲインに比べて低い値となる（低ゲイン）。一方、スイッチＳ２１がオフした状態では、コンデンサＣＧ１が第１の積分コンデンサとして機能する。そのため、Ｃ／Ｖ変換動作時のゲインは、前述したスイッチＳ２１がオンした状態のゲインに比べて高い値となる（高ゲイン）。

上記したように、高ゲインでのＣ／Ｖ変換動作時には、コンデンサＣＧ２は使用されない。そこで、本実施形態では、高ゲインでのＣ／Ｖ変換動作時、コンデンサＣＧ２を利用してＯＰアンプ１１の帯域を制限する帯域制限動作を実行または停止する。すなわち、高ゲインでのＣ／Ｖ変換動作時、スイッチＳ２２がオンされた状態にあっては、ＯＰアンプ１１の出力端子およびグランドの間に容量性負荷であるコンデンサＣＧ２が接続された状態となる。そのため、ＯＰアンプ１１の帯域は、元々の仕様よりも低い値に制限される。つまり、帯域制限動作が実行された状態となる。一方、スイッチＳ２２がオフされた状態にあっては、ＯＰアンプ１１の出力端子にコンデンサＣＧ２が接続されない状態となる。そのため、ＯＰアンプ１１の帯域は、制限されず、元々の仕様通りとなる。つまり、帯域制限動作が停止された状態となる。

なお、帯域制限動作により制限されるＯＰアンプ１１の帯域は、コンデンサＣＧ２の静電容量値に応じて定まる。従って、コンデンサＣＧ２の静電容量値は、前述した所望するＣ／Ｖ変換時のゲインだけでなく、所望する帯域の制限幅をも考慮した上で設定する必要がある。

Ｃ／Ｖ変換動作を高ゲインで行う場合の各スイッチの開閉タイミングについては、図８に示すとおりとなる。すなわち、制御回路９は、Ｃ／Ｖ変換動作におけるリセット期間中、スイッチＳ２１をオンするとともにスイッチＳ２２をオフする。これにより、帯域制限動作が停止された状態で、Ｃ／Ｖ変換動作の「リセット」が行われる。また、制御回路９は、Ｃ／Ｖ変換動作における変換期間中、スイッチＳ２１をオフするとともにスイッチＳ２２をオンする。これにより、帯域制限動作が実行された状態で、Ｃ／Ｖ変換動作の「変換」が行われる。また、制御回路９は、増幅動作中、スイッチＳ２１をオンするとともにスイッチＳ２２をオフする。これにより、帯域制限動作が停止された状態で、増幅動作が行われる。また、制御回路９は、Ａ／Ｄ変換動作中、スイッチＳ２１をオンするとともにスイッチＳ２２をオフする。これにより、帯域制限動作が停止された状態で、Ａ／Ｄ変換動作が行われる。

以上説明したように、本実施形態の巡回型Ａ／Ｄ変換器２１は、Ｃ／Ｖ変換動作時のゲインを２段階に切り替えることができる。そして、本実施形態では、高ゲインでのＣ／Ｖ変換動作時、ＯＰアンプ１１の帯域を制限する帯域制限動作を実行することが可能となっている。従って、本実施形態によれば、高ゲインでのＣ／Ｖ変換動作を実行する際、第１の実施形態と同様の作用および効果が得られる。さらに、本実施形態によれば、ゲインが高いことにより一層顕著に出力側に現れる熱ノイズによる影響を排除することができるため、Ｓ／Ｎ比の低下抑制の効果が高まる。また、本実施形態では、高ゲインでのＣ／Ｖ変換動作時に使用されないコンデンサＣＧ２を利用して（流用して）帯域制限動作を実現する。そのため、帯域制限手段の構成を簡素化することができ、これにより、回路面積を小さく抑えることができる。

本実施形態の構成では、低ゲインでのＣ／Ｖ変換動作時、ＯＰアンプ１１の帯域を制限する帯域制限動作を実行することはできない。しかし、そもそも、低いゲインでＣ／Ｖ変換動作が行われる際、出力側に現れる熱ノイズによる影響（Ｓ／Ｎ比の低下）も少ない。そのため、本実施形態のように、低ゲインでのＣ／Ｖ変換動作時に帯域制限動作を実行できない構成であっても問題が生じることはない。

（第３の実施形態）
以下、本発明の第３の実施形態について図９および図１０を参照しながら説明する。
図９に示すように、巡回型Ａ／Ｄ変換器３１（信号処理回路に相当）は、巡回型Ａ／Ｄ変換器２に対し、アンプ帯域制限回路１０に代えて電流制御回路３２（電流可変手段に相当）を備えている点が異なる。この場合、電流制御回路３２が、ＯＰアンプ１１の帯域を制限する帯域制限動作を実行する帯域制限手段に相当する。

電流制御回路３２は、ＯＰアンプ１１を駆動するための駆動電流を供給する電流源（図示せず）の電流量を動的に変更する（可変する）。電流制御回路３２による電流量の変更は、制御回路９により制御される。この場合、制御回路９は、電流制御回路３２を通じて、ＯＰアンプ１１に供給する駆動電流を第１電流値および第２電流値の２段階に切り替える。第２電流値は、ＯＰアンプ１１を十分に駆動可能な電流値である。第１電流値は、第２電流値よりも小さく、ＯＰアンプ１１を駆動可能な電流値ではあるものの、その性能（周波数特性＝帯域）が若干低下した状態での駆動を可能とする電流値である。

このような構成によれば、ＯＰアンプ１１に第２電流値の駆動電流が供給された状態にあっては、ＯＰアンプ１１は十分に駆動される。そのため、ＯＰアンプ１１の帯域は、制限されず、元々の仕様通りとなる。つまり、帯域制限動作が停止された状態となる。一方、ＯＰアンプ１１に第１電流値の駆動電流が供給された状態にあっては、ＯＰアンプ１１は、その性能が若干低下した状態で駆動される。そのため、ＯＰアンプ１１の帯域は、元々の仕様よりも低い値に制限される。つまり、帯域制限動作が実行された状態となる。なお、帯域制限動作により制限されるＯＰアンプ１１の帯域は、第１電流値の設定に応じて定まる。従って、第１電流値は、所望する帯域の制限幅に応じて適宜設定すればよい。

電流制御回路３２による駆動電流の変更タイミングについては、図９に示すとおりとなる。すなわち、制御回路９は、Ｃ／Ｖ変換動作時におけるリセット期間中、電流制御回路３２を制御してＯＰアンプ１１の駆動電流を第２電流値（大）に設定する。これにより、帯域制限動作が停止された状態で、Ｃ／Ｖ変換動作の「リセット」が行われる。また、制御回路９は、Ｃ／Ｖ変換動作時における変換期間中、電流制御回路３２を制御してＯＰアンプ１１の駆動電流を第１電流値（小）に設定する。これにより、帯域制限動作が実行された状態で、Ｃ／Ｖ変換動作の「変換」が行われる。

また、制御回路９は、増幅動作中、電流制御回路３２を制御してＯＰアンプ１１の駆動電流を第２電流値（大）に設定する。これにより、帯域制限動作が停止された状態で、増幅動作が行われる。また、制御回路９は、Ａ／Ｄ変換動作中、電流制御回路３２を制御してＯＰアンプ１１の駆動電流を第２電流値（大）に設定する。これにより、帯域制限動作が停止された状態で、Ａ／Ｄ変換動作が行われる。

以上説明したように、本実施形態の巡回型Ａ／Ｄ変換器３１は、ＯＰアンプ１１の駆動電流を動的に制御することにより、その帯域を制限する帯域制限動作を実行することが可能となっている。従って、本実施形態によれば、第１の実施形態と同様の作用および効果が得られる。

（第４の実施形態）
以下、本発明の第４の実施形態について図１１を参照しながら説明する。
第１の実施形態では、巡回型Ａ／Ｄ変換器２は、信号電荷ＳinをＣ／Ｖ変換した上で増幅し、その後、Ａ／Ｄ変換を実行していた。しかし、例えば、信号電荷ＳinをＣ／Ｖ変換して得られる電圧が、既にＡ／Ｄ変換のダイナミックレンジに適している場合などには、増幅動作を省略することも考えられる。そこで、本実施形態の巡回型Ａ／Ｄ変換器２は、信号電荷ＳinをＣ／Ｖ変換し、その後、Ｃ／Ｖ変換後の電圧のＡ／Ｄ変換を実行する。

（１）Ｃ／Ｖ変換動作
図１１に示すように、制御回路９は、Ａ／Ｄ変換動作に先立って、第１の実施形態と同様のＣ／Ｖ変換動作を実行する（Sampling）。この場合も、制御回路９は、リセット期間ではスイッチＳ１７をオフし、変換期間ではスイッチＳ１７をオンする。つまり、アンプ帯域制限回路１０による帯域制限動作が停止された状態でＣ／Ｖ変換動作の「リセット」が行われるとともに、上記帯域制限動作が実行された状態でＣ／Ｖ変換動作の「変換」が行われる。

（２）Ａ／Ｄ変換動作
図１１に示すように、制御回路９は、Ｃ／Ｖ変換動作に続いてＡ／Ｄ変換動作を実行する。すなわち、Ａ／Ｄ変換回路８のラッチ回路１４に対しハイレベルのラッチ信号を出力する。そして、スイッチＳ１、Ｓ２、Ｓ１６をオフとし、スイッチＳ３、Ｓ１５をオンとしてコンデンサＣＳ１０、ＣＳ１１にＣ／Ｖ変換後の出力電圧Ｖoで電荷設定をする（Sampling）。電荷設定が完了すると、スイッチＳ１３をオフし、その後スイッチＳ１２をオンするとともにＡ／Ｄ変換回路８のＡ／Ｄ変換値に応じてスイッチＳ１０、Ｓ１１をＶrefp側またはＶrefm側に切り替えて電荷再分配を実行する（MD/A(1)）。

制御回路９は、電荷再分配が完了すると、スイッチＳ１２をオフして残余電圧をホールドし、その残余電圧をマルチプライングＤ／Ａ変換器７に巡回させる。残余電圧をマルチプライングＤ／Ａ変換器７に９（＝Ｋ−１）回通過させることにより、Ａ／Ｄ変換回路８は１０（＝Ｋ）回のＡ／Ｄ変換を実行し、制御回路９のシフト加算回路（図示せず）は、各Ａ／Ｄ変換値を１ビットずつ重ねながら順次加算して最終的にＮ＝１０ビットのＡ／Ｄ変換コードを出力する。この場合も、制御回路９は、Ａ／Ｄ変換動作中、スイッチＳ１７をオフする。つまり、アンプ帯域制限回路１０による帯域制限動作が停止された状態でＡ／Ｄ変換動作が行われる。

以上説明したように、本実施形態の巡回型Ａ／Ｄ変換器２は、入力信号として信号電荷Ｓinが与えられる場合、Ｃ／Ｖ変換動作を行った後、増幅動作を行うことなく、Ａ／Ｄ変換動作を行う。このようにすれば、例えば、信号電荷ＳinをＣ／Ｖ変換して得られる電圧が、既にＡ／Ｄ変換のダイナミックレンジに適している場合に、本来不要となる増幅動作を行うことがなくなるため、Ａ／Ｄ変換動作に要する時間および効率が向上する。

（第５の実施形態）
以下、本発明の第５の実施形態について図１２および図１３を参照しながら説明する。
本実施形態では、図１２に示すように、排ガスセンサ４１からの検出電流Ｉinが信号入力端子３を介して巡回型Ａ／Ｄ変換器２に入力されている。排ガスセンサ４１は、例えば車両に搭載されるエンジンの排ガス中に含まれるＮoxの濃度に応じて変化する検出電流Ｉinを出力する。なお、電流は単位時間あたりの電荷の移動量である。このため、本実施形態では、検出電流Ｉinが外部信号電荷に相当する。

巡回型Ａ／Ｄ変換器２は、Ａ／Ｄ変換を実行するために本来備えている切替回路６、マルチプライングＤ／Ａ変換器７などを用いて検出電流ＩinをＩ／Ｖ変換した上で増幅し、その後、Ａ／Ｄ変換回路８も用いてＡ／Ｄ変換を実行する。なお、本実施形態の巡回型Ａ／Ｄ変換器２の動作タイミングは、図６に示した第１の実施形態のものと同じであるため、以下では図６も参照して動作説明を行う。ただし、図６中、「Ｃ／Ｖ変換」という記載を「Ｉ／Ｖ変換」と読み替えるとともに、端子ＦＥ１、ＦＥ２については無視するものとする。

制御回路９は、増幅動作およびＡ／Ｄ変換動作に先立ってＩ／Ｖ変換動作を実行する。すなわち、切替回路６をマルチプライングＤ／Ａ変換器７側、スイッチＳ１０、Ｓ１１を切替回路６側に切り替え、スイッチＳ１、Ｓ２、Ｓ１３、Ｓ１４、Ｓ１６をオン、スイッチＳ３、Ｓ１２、Ｓ１５をオフとし、コンデンサＣＧ、ＣＳ１０、ＣＳ１１、ＣＦの電荷を初期化する（sampling）。この電荷初期化動作は、Ｉ／Ｖ変換動作の「リセット」に相当する。図１３（ａ）は、上記リセットの期間（リセット期間と称す）における巡回型Ａ／Ｄ変換器２の構成のうち、Ｉ／Ｖ変換動作に関わる構成を抽出して概略的に示している。図１３（ａ）および図６に示すように、リセット期間中、ＯＰアンプ１１の反転入力端子および出力端子は、スイッチＳ１４を介して短絡されている。このため、コンデンサＣＧは、検出電流Ｉinによって充電されることはない。

また、制御回路９は、上記リセット期間中、アンプ帯域制限回路１０による帯域制限動作を停止する。つまり、アンプ帯域制限回路１０による帯域制限動作が停止された状態で、Ｉ／Ｖ変換動作の「リセット」が行われる。

続いて、スイッチＳ１４をオフとし、コンデンサＣＦに検出電流Ｉinで電荷設定する（Sampling）。この電荷設定動作は、Ｉ／Ｖ変換動作の「変換」に相当する。図１３（ｂ）は、上記変換の期間（変換期間と称す）における巡回型Ａ／Ｄ変換器２の構成のうち、Ｉ／Ｖ変換動作に関わる構成を抽出して概略的に示している。図１３（ｂ）および図６に示すように、変換期間中、ＯＰアンプ１１の反転入力端子および出力端子の間には、コンデンサＣＧが接続されている。このため、コンデンサＣＧは、検出電流Ｉinによって充電される。このようなＩ／Ｖ変換後のＯＰアンプ１１の出力電圧Ｖoは、変換期間（変換時間）をｔとすると、下記（７）式により表される。
Vo＝Vcom−(Iin/CG)・t …（７）

すなわち、出力電圧Ｖoは、Vcomのオフセット電圧を有するとともに、検出電流Ｉinを−t/CGというゲインで増幅したものに相当する。このとき、上記出力電圧Ｖoにより、コンデンサＣＦとＣＳ１０、ＣＳ１１に電荷設定がなされる（sampling）。そして、制御回路９は、Ｉ／Ｖ変換動作に続いて、第１の実施形態と同様の増幅動作およびＡ／Ｄ変換動作を実行する。あるいは、制御回路９は、Ｉ／Ｖ変換動作に続いて、第４の実施形態と同様のＡ／Ｄ変換動作を実行する。

また、制御回路９は、上記変換期間中、アンプ帯域制限回路１０による帯域制限動作を実行する。つまり、アンプ帯域制限回路１０による帯域制限動作が実行された状態で、Ｉ／Ｖ変換動作の「変換」が行われる。

以上説明したように、本実施形態の巡回型Ａ／Ｄ変換器２は、入力信号として検出電流Ｉinが与えられる場合、Ａ／Ｄ変換動作に先立って、Ａ／Ｄ変換を実行するために本来備えている回路要素などを用いて検出電流ＩinをＩ／Ｖ変換する。従って、本実施形態の巡回型Ａ／Ｄ変換器２は、電流出力形式のセンサから出力される信号をＡ／Ｄ変換することができる。

（第６の実施形態）
以下、本発明の第６の実施形態について図１４〜図１６を参照しながら説明する。
図１４に示すように、センサエレメント１のコンデンサＣＥ１、ＣＥ２の一方の端子はそれぞれ端子ＦＥ１、ＦＥ２に接続されている。これら端子ＦＥ１、ＦＥ２は、それぞれ巡回型Ａ／Ｄ変換器５１の信号入力端子３ｐ、３ｍに接続されている。コンデンサＣＥ１、ＣＥ２の他方の端子（相互接続点）は、端子ＦＥに接続されている。端子ＦＥには、駆動電圧Ｖsp、Ｖsmが交互に印加される。

巡回型Ａ／Ｄ変換器５１（信号処理回路に相当）は、図１に示す巡回型Ａ／Ｄ変換器２を差動構成としたもので、１．５ビットの分解能を有するＡ／Ｄ変換回路５２、マルチプライングＤ／Ａ変換器５３（残余電圧生成回路に相当）、コンデンサＣＧｐ、ＣＧｍ（第１の積分コンデンサに相当）、スイッチＳ１ｐ〜Ｓ３ｐ、Ｓ１ｍ〜Ｓ３ｍおよびアンプ帯域制限回路５４を備えている。また、差動入出力型のＯＰアンプ５５の非反転出力端子および反転出力端子は、それぞれ（Ｖrefp＋Ｖrefm）／２を中心として逆位相で変化する差動電圧が出力されるようになっている。

Ａ／Ｄ変換回路５２の非反転入力端子は、切替回路６ｐを介して非反転信号入力端子４ｐまたはＯＰアンプ５５の非反転出力端子の何れかに選択的に接続されるようになっている。同様に、Ａ／Ｄ変換回路５２の反転入力端子は、切替回路６ｍを介して反転信号入力端子４ｍまたはＯＰアンプ５５の反転出力端子の何れかに選択的に接続されるようになっている。なお、図１４に示すように、入力信号が電荷である場合（電圧以外である場合）、切替回路６ｐ、６ｍ（入力回路に相当）は、ＯＰアンプ５５（演算増幅器に相当）の各出力端子を選択した状態に固定される。

切替回路６ｐの共通接点とＯＰアンプ５５の反転入力端子との間には、図１に示すシングル構成と同様にして、コンデンサＣＦｐ（第２の積分コンデンサに相当）およびスイッチＳ１５ｐ、アレイコンデンサＣＳ１０ｐとＣＳ１１ｐからなるコンデンサアレイ回路１２ｐ、コンデンサＣＳ１０ｐとＣＳ１１ｐの上部電極の接続を切り替えるスイッチＳ１０ｐとＳ１１ｐおよびスイッチＳ１２ｐ（スイッチ回路に相当）が接続されている。コモンライン１３ｐとグランドとの間にはスイッチＳ１３ｐが接続されている。ＯＰアンプ５５の反転入力端子と非反転出力端子との間にはスイッチＳ１４ｐが接続されている。コンデンサＣＦｐおよびスイッチＳ１５ｐの相互接続点は、スイッチＳ１６ｐを介してグランドに接続されている。また、信号入力端子３ｐとＯＰアンプ５５の反転入力端子との間には、スイッチＳ１ｐ（入力切替回路に相当）が接続されている。ＯＰアンプ５５の反転入力端子と非反転出力端子との間には、スイッチＳ２ｐおよびＳ３ｐが直列に接続されている。スイッチＳ３ｐの両端子間には、コンデンサＣＧｐが接続されている。

同様に、切替回路６ｍの共通接点とＯＰアンプ５５の非反転入力端子との間には、コンデンサＣＦｍ（第２の積分コンデンサに相当）およびスイッチＳ１５ｍ、アレイコンデンサＣＳ１０ｍとＣＳ１１ｍからなるコンデンサアレイ回路１２ｍ、これらコンデンサＣＳ１０ｍとＣＳ１１ｍの上部電極の接続を切り替えるスイッチＳ１０ｍとＳ１１ｍおよびスイッチＳ１２ｍ（スイッチ回路に相当）が接続されている。コモンライン１３ｍとグランドとの間にはスイッチＳ１３ｍが接続されている。ＯＰアンプ５５の非反転入力端子と反転出力端子との間にはスイッチＳ１４ｍが接続されている。コンデンサＣＦｍおよびスイッチＳ１５ｍの相互接続点は、スイッチＳ１６ｍを介してグランドに接続されている。また、信号入力端子３ｍとＯＰアンプ５５の非反転入力端子との間には、スイッチＳ１ｍ（入力切替回路に相当）が接続されている。ＯＰアンプ５５の非反転入力端子と反転出力端子との間には、スイッチＳ２ｍおよびスイッチＳ３ｍが直列に接続されている。スイッチＳ３ｍの両端子間には、コンデンサＣＧｍが接続されている。なお、回路のレイアウトは、非反転信号側と反転信号側とで対称構造とすることが好ましい。

Ａ／Ｄ変換回路５２より出力されるＡ／Ｄ変換コードｎは、制御回路５６内のシフト加算回路（図示せず）において１ビットずつずらしながら加算されるようになっている。なお、本実施形態において、スイッチＳ１ｐ〜Ｓ１６ｐおよびスイッチＳ１ｍ〜Ｓ１６ｍは、何れもアナログスイッチにより構成されている。それらスイッチＳ１ｐ〜Ｓ１６ｐおよびスイッチＳ１ｍ〜Ｓ１６ｍの切り替えおよび開閉（オン／オフ）は、制御回路５６により制御される。

アンプ帯域制限回路５４は、ＯＰアンプ５５の帯域を制限する（周波数特性を低下させる）帯域制限動作を実行可能に構成されている。アンプ帯域制限回路５４の動作は、制御回路５６により制御される。つまり、アンプ帯域制限回路５４による帯域制限動作は、制御回路５６により実行または停止される。アンプ帯域制限回路５４の具体的な構成としては、第１および第２の実施形態の構成などを採用することができる。あるいは、アンプ帯域制限回路５４に代えて第３の実施形態における電流制御回路３２のようにＯＰアンプ５５の駆動電流を動的に変更する構成を採用することもできる。なお、第１および第２の実施形態の構成を採用する場合、ＯＰアンプ５５の２つの出力端子とグランドとの間に、容量性負荷を接続可能な構成にすればよい。

図１５は、上記構成を有する巡回型Ａ／Ｄ変換器５１の動作タイミングを示している。図１５に示すように、巡回型Ａ／Ｄ変換器５１の動作タイミングは、図３に示した巡回型Ａ／Ｄ変換器２の動作タイミングとほぼ同様となる。ただし、Ａ／Ｄ変換動作における電荷再分配時において、スイッチＳ１０ｐ、Ｓ１１ｐはＡ／Ｄ変換回路５２から出力されるＡ／Ｄ変換コードｎに基づいて切り替えられ、スイッチＳ１０ｍ、Ｓ１１ｍは（２−ｎ）に基づいて切り替えられる。こうした一連の動作において、非反転信号側と反転信号側における各スイッチの切り替えは同タイミングで行われるようになっている。

また、巡回型Ａ／Ｄ変換器５１によるＣ／Ｖ変換動作は以下のようになる。図１６（ａ）は、Ｃ／Ｖ変換動作のリセット期間における巡回型Ａ／Ｄ変換器５１の構成のうち、Ｃ／Ｖ変換動作に関わる構成を抽出して概略的に示している。図１６（ａ）および図１５に示すように、リセット期間中、センサエレメント１の端子ＦＥには電圧Ｖsmが印加されている。また、ＯＰアンプ５５の反転入力端子と非反転出力端子、非反転入力端子と反転出力端子は、それぞれスイッチＳ１４ｐ、Ｓ１４ｍを介して短絡されている。このため、リセット期間におけるＯＰアンプ５５の反転入力端子の電荷Ｑrpは、このときの反転入力端子の電圧がＶcomであるとすると、下記（８）式により表される。また、非反転入力端子の電荷Ｑrmは、このときの非反転入力端子の電圧がＶcomであるとすると、下記（９）式により表される。
Qrp＝(CE＋ΔC/2)(Vsm−Vcom) …（８）
Qrm＝(CE−ΔC/2)(Vsm−Vcom) …（９）

また、制御回路５６は、上記リセット期間中、アンプ帯域制限回路５４による帯域制限動作を停止する。つまり、アンプ帯域制限回路５４による帯域制限動作が停止された状態で、Ｃ／Ｖ変換動作の「リセット」が行われる。

図１６（ｂ）は、Ｃ／Ｖ変換動作の変換期間における巡回型Ａ／Ｄ変換器５１の構成のうち、Ｃ／Ｖ変換動作に関わる構成を抽出して概略的に示している。図１６（ｂ）および図１５に示すように、変換期間中、センサエレメント１の端子ＦＥには電圧Ｖspが印加されている。また、ＯＰアンプ５５の反転入力端子と非反転出力端子との間、非反転入力端子と反転出力端子との間には、それぞれコンデンサＣＧｐ、ＣＧｍが接続されている。このため、変換期間におけるＯＰアンプ５５の反転入力端子の電荷Ｑcpは、このときの反転入力端子の電圧がＶｘであり、非反転出力端子の電圧がＶopであるとすると、下記（１０）式により表される。また、非反転入力端子の電荷Ｑcmは、このときの非反転入力端子の電圧がＶｘであり、反転出力端子の電圧がＶomであるとすると、下記（１１）式により表される。
Qcp＝(CE＋ΔC/2)(Vsp−Vx)＋CGp(Vop−Vx) …（１０）
Qcm＝(CE−ΔC/2)(Vsp−Vx)＋CGm(Vom−Vx) …（１１）

上記各期間における電荷ＱrpとＱcp、電荷ＱrmとＱcmは、電荷保存則により、下記（１２）、（１３）式のようにそれぞれ等しくなる。
Qrp＝Qcp …（１２）
Qrm＝Qcm …（１３）

上記（８）〜（１３）式により、Ｃ／Ｖ変換後の出力電圧ＶopとＶomとの差、すなわちＯＰアンプ５５の差動出力は、下記（１４）式により表される。ただし、コンデンサＣＧｐの静電容量ＣＧｐと、コンデンサＣＧｍの静電容量ＣＧｍとは、互いに等しい値ＣＧであるとする。
Vop−Vom＝−(ΔC/(CE+CG))(Vsp−Vsm) …（１４）
すなわち、Ｃ／Ｖ変換後のＯＰアンプ５５の差動出力（Vop−Vom）は、コンデンサＣＥ１、ＣＥ２の静電容量の変化ΔＣを-(1/(CE+CG))(Vsp−Vsm)というゲインで増幅したものに相当する。

また、制御回路５６は、上記変換期間中、アンプ帯域制限回路５４による帯域制限動作を実行する。つまり、アンプ帯域制限回路５４による帯域制限動作が実行された状態で、Ｃ／Ｖ変換動作の「変換」が行われる。

また、制御回路５６は、増幅動作中およびＡ／Ｄ変換動作中、アンプ帯域制限回路５４による帯域制限動作を停止する。つまり、アンプ帯域制限回路５４によるアンプ帯域制限動作が停止された状態で、増幅動作およびＡ／Ｄ変換動作が行われる。

このように、巡回型Ａ／Ｄ変換器５１は、容量式加速度センサのセンサエレメント１からの信号電荷Ｓinが入力される場合、シングル構成の巡回型Ａ／Ｄ変換器２と同様の動作を行う。また、出力信号として電圧を出力する形式の各種センサからの信号電圧Ｖinが入力される場合も、巡回型Ａ／Ｄ変換器２と同様の動作を行う。従って、本実施形態の巡回型Ａ／Ｄ変換器５１によれば、第１の実施形態と同様の作用および効果を得られ、さらに、信号電荷ＳinpとＳinmとの差、あるいは信号電圧ＶinpとＶinmとの差電圧をＡ／Ｄ変換するので、外部からのコモンモードノイズを有効に除去することができる。

（第７の実施形態）
以下、本発明の第７の実施形態について図１７および図１８を参照しながら説明する。
本実施形態は、第１の実施形態に対し、Ａ／Ｄ変換回路の構成を変更するとともに、そのＡ／Ｄ変換回路に帯域制限手段としての機能を持たせた点が異なる。

図１７に示すように、本実施形態のＡ／Ｄ変換回路６１は、Ａ／Ｄ変換回路８に対し、コンパレータＣＭＰ１、ＣＭＰ２の非反転入力端子に与えられる参照電圧をコンデンサの容量比により生成する構成（容量式コンパレータ）となっている点が異なる。なお、本実施形態では、Ａ／Ｄ変換回路６１の構成のうち、ラッチ回路１４およびエンコーダ１５を除く構成により、容量式のコンパレータ回路６２が構成されている。

コンデンサＣ６１の一方の電極は、Ｖrefp（５Ｖ）の電圧線に接続されている。コンデンサＣ６１の他方の電極は、スイッチＳ６１（接続切替手段に相当）を介して、コンパレータＣＭＰ１の非反転入力端子およびＡ／Ｄ変換回路６１の入力端子のうちの何れかに接続されるようになっている。Ａ／Ｄ変換回路６１の入力端子には、切替回路６を介して電圧が入力されている。コンデンサＣ６２の一方の電極は、Ｖrefm（０Ｖ）の電圧線に接続されている。コンデンサＣ６２の他方の電極は、スイッチＳ６２（接続切替手段に相当）を介して、コンパレータＣＭＰ１の非反転入力端子およびＡ／Ｄ変換回路６１の入力端子のうちの何れかに接続されるようになっている。コンパレータＣＭＰ１の反転入力端子は、Ａ／Ｄ変換回路６１の入力端子に接続されている。コンパレータＣＭＰ１の非反転入力端子は、スイッチＳ６３を介してＶrefmの電圧線に接続されている。

コンデンサＣ６３の一方の電極は、Ｖrefp（５Ｖ）の電圧線に接続されている。コンデンサＣ６３の他方の電極は、スイッチＳ６４（接続切替手段に相当）を介して、コンパレータＣＭＰ２の非反転入力端子およびＡ／Ｄ変換回路６１の入力端子のうちの何れかに接続されるようになっている。コンデンサＣ６４の一方の電極は、Ｖrefm（０Ｖ）の電圧線に接続されている。コンデンサＣ６４の他方の電極は、スイッチＳ６５（接続切替手段に相当）を介して、コンパレータＣＭＰ２の非反転入力端子およびＡ／Ｄ変換回路６１の入力端子のうちの何れかに接続されるようになっている。コンパレータＣＭＰ２の反転入力端子は、Ａ／Ｄ変換回路６１の入力端子に接続されている。コンパレータＣＭＰ１の非反転入力端子は、スイッチＳ６６を介してＶrefmの電圧線に接続されている。スイッチＳ６１〜Ｓ６６の切り替えおよび開閉は、制御回路９により制御される。

上記構成によれば、スイッチＳ６１、Ｓ６２、Ｓ６４、Ｓ６５が何れもコンパレータ（ＣＭＰ１、ＣＭＰ２）側に切り替えられるとともに、スイッチＳ６３、Ｓ６６がオフのとき、Ａ／Ｄ変換回路６１は、Ａ／Ｄ変換回路８と同様に、ＶrefpおよびＶrefmを基準電圧とし、Ｍ＝１．５ビットつまり３値のデジタル変換値０、１、２（＝００、０１、１０）を出力するようになっている。

一方、スイッチＳ６１、Ｓ６２、Ｓ６４、Ｓ６５が何れも入力端子（切替回路６）側に切り替えられたとき、次のように、ＯＰアンプ１１の帯域を制限する帯域制限動作が実行される。すなわち、このとき、ＯＰアンプ１１の出力端子には、切替回路６を通じて、コンデンサＣ６１〜Ｃ６４の他方の電極が接続された状態となる。そして、コンデンサＣ６１、Ｃ６３の一方の電極は、低インピーダンスラインであるＶrefpの電圧線に接続されている。また、コンデンサＣ６２、Ｃ６４の一方の電極は、低インピーダンスラインであるＶrefmの電圧線に接続されている。

つまり、ＯＰアンプ１１の出力端子および低インピーダンスラインの間に容量性負荷であるコンデンサＣ６１〜Ｃ６４が接続された状態となる。そのため、ＯＰアンプ１１の帯域は、元々の仕様よりも低い値に制限される。つまり、帯域制限動作が実行された状態となる。なお、この際、スイッチＳ６３、Ｓ６６がオンされるようになっており、これにより、コンパレータＣＭＰ１、ＣＭＰ２の出力は固定されている。

スイッチＳ６１〜Ｓ６６の開閉タイミング（帯域制限動作の実行または停止）については、図１８に示すとおりとなる。すなわち、制御回路９は、Ｃ／Ｖ変換動作におけるリセット期間中、スイッチＳ６１、Ｓ６２、Ｓ６４、Ｓ６５をコンパレータ側（ＣＭＰ側）に切り替えるとともにスイッチＳ６３、Ｓ６６をオンする。これにより、帯域制限動作が停止された状態で、Ｃ／Ｖ変換動作の「リセット」が行われる。また、制御回路９は、Ｃ／Ｖ変換動作における変換期間中、スイッチＳ６１、Ｓ６２、Ｓ６４、Ｓ６５を入力端子側（ＡＭＰ側）に切り替えるとともに、スイッチＳ６３、Ｓ６６をオンする。これにより、帯域制限動作が実行された状態で、Ｃ／Ｖ変換動作の「変換」が行われる。また、制御回路９は、増幅動作中、スイッチＳ６１、Ｓ６２、Ｓ６４、Ｓ６５をコンパレータ側に切り替えるとともにスイッチＳ６３、Ｓ６６をオンする。これにより、帯域制限動作が停止された状態で、増幅動作が行われる。また、制御回路９は、Ａ／Ｄ変換動作中、スイッチＳ６１、Ｓ６２、Ｓ６４、Ｓ６５をコンパレータ側に切り替えるとともにスイッチＳ６３、Ｓ６６をオフする。これにより、帯域制限動作が停止された状態で、Ａ／Ｄ変換動作が行われる。

以上説明したように、本実施形態では、Ａ／Ｄ変換回路６１が備えるコンデンサＣ６１〜Ｃ６４をＯＰアンプ１１の出力端子および低インピーダンスラインの間に接続することを可能とした。これにより、Ｃ／Ｖ変換時、元々動作する必要がないＡ／Ｄ変換回路６１を利用してＯＰアンプ１１の帯域を制限する帯域制限動作を実行することができる。従って、本実施形態によっても第１の実施形態と同様の作用および効果が得られる。さらに、本実施形態では、Ｃ／Ｖ変換動作時に動作不要となるＡ／Ｄ変換回路６１を利用して（流用して）帯域制限動作を実現する。そのため、帯域制限手段の構成を簡素化することができ、これにより、回路面積を小さく抑えることができる。

（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
上述した各実施形態では、変換電圧をマルチプライングＤ／Ａ変換器７、５３に２回通過（１回巡回）させることにより増幅したが、１回通過させた後にＡ／Ｄ変換を実行させてもよいし、３回以上通過（２回以上巡回）させた後にＡ／Ｄ変換を実行させてもよい。この通過回数（巡回数）を適宜設定することにより、Ａ／Ｄ変換器にプログラマブルな可変ゲイン増幅器としての機能を持たせることができる。

増幅動作中、マルチプライングＤ／Ａ変換器７、５３に被増幅信号を通過させるごとに増幅率を変更してもよい。この場合、変換電圧の増幅動作における増幅率とその後のＡ／Ｄ変換動作における増幅率とをそれぞれ独立して設定する。増幅動作における増幅率は１倍以下であってもよい。

例えば第１の実施形態において、増幅動作時にコンデンサＣＦ、ＣＳ１０、ＣＳ１１に電荷設定をしたが、コンデンサＣＦとコンデンサＣＳ１０、ＣＳ１１のうちの少なくとも１つに電荷設定する構成としてもよい。また、増幅動作の電荷再分配時にスイッチＳ１０、Ｓ１１の少なくとも１つをＶrefm側ではなく切替回路６側に切り替えてもよい。このようにすれば多種類の増幅率を実現できる。

コンデンサＣＦの静電容量を変更可能に構成し、増幅動作におけるコンデンサＣＦの静電容量と、その後のＡ／Ｄ変換動作におけるコンデンサＣＦの静電容量とをそれぞれ独立して設定してもよい。

各実施形態において、増幅動作時にオフセット電圧を与える構成としてもよい。すなわち、変換電圧または増幅電圧をマルチプライングＤ／Ａ変換器７、５３に通過させるごとに、本発明でいうアナログ電圧の規定値を異なる値に設定してもよい。例えば、第１の実施形態では、増幅動作時の電荷再分配に際しスイッチＳ１０、Ｓ１１の少なくともいずれか１つをＶrefp側に切り替えればよい。

増幅動作を行うか否かを変更可能にするとともに、増幅動作を行う場合の巡回数を変更可能とし、Ｃ／Ｖ変換動作時および増幅動作時にもＡ／Ｄ変換回路８、５２、６１にＡ／Ｄ変換を実行させ、その変換結果に基づいて変換電圧または増幅電圧がＡ／Ｄ変換に適したダイナミックレンジにまで増幅されたか否かを判断して巡回動作を停止するように構成してもよい。この場合、制御回路９、５６は、巡回数（マルチプライングＤ／Ａ変換器７、５３への通過回数）と各回の増幅率とを記憶し、得られたＡ／Ｄ変換値に対する補正処理を行えばよい。

第６の実施形態における差動構成の巡回型Ａ／Ｄ変換器５１についても、第７の実施形態と同様にして、Ａ／Ｄ変換回路５２に帯域制限手段としての機能を持たせてもよい。
帯域制限手段としては、上記各実施形態において説明した各構成（アンプ帯域制限回路１０、２２、電流制御回路３２、Ａ／Ｄ変換回路６１）のうち、２つ以上の構成を組み合わせたものであってもよい。例えば、第２の実施形態の構成に対し、アンプ帯域制限回路１０、２２および電流制御回路３２のうち、少なくとも何れか一つを追加してもよい。そうすれば、低ゲインでのＣ／Ｖ変換動作時にも帯域制限動作を実行することが可能となるため、低ゲインでＣ／Ｖ変換動作を行う際におけるＳ／Ｎ比の僅かな低下をも抑制することができる。

さらに、帯域制限手段の具体的な構成としては、上記各実施形態において説明した構成に限らずともよく、ＯＰアンプ１１、５５の帯域を制限することができる構成であればよい。例えば、ＯＰアンプ１１、５５を構成するトランジスタのサイズを切り替える機能を設け、Ｃ／Ｖ変換動作時にトランジスタのサイズを小さくするように切り替えることにより帯域制限を実現する構成が考えられる。この場合の具体的な構成としては、例えば次のような構成を採用することができる。すなわち、ＯＰアンプ１１、５５を構成する各トランジスタを、複数のトランジスタを並列接続した構成に置き換える。なお、この場合、並列接続する複数のトランジスタは、互いにサイズが同一であってもよし、異なっていてもよい。上記構成において、並列接続したトランジスタのうち、実際に使用するトランジスタの数を多くすると、ＯＰアンプ１１、５５の帯域は制限されず、元々の仕様通りとなる。つまり、帯域制限動作が停止された状態となる。一方、実際に使用するトランジスタの数を少なくすると、ＯＰアンプ１１、５５の帯域は、元々の仕様よりも低い値に制限される。つまり、帯域制限動作が実行された状態となる。

Ａ／Ｄ変換回路に帯域制限手段としての機能を持たせる場合の具体的な構成としては、図１７に示した構成に限らずともよい。すなわち、容量式のコンパレータ回路を備えるＡ／Ｄ変換回路に対し、そのコンパレータ回路が備えるコンデンサを、演算増幅器の出力端子および低インピーダンスラインの間に接続可能とする接続切替手段を付加した構成であればよい。

図面中、２、２１、３１、５１は巡回型Ａ／Ｄ変換器（信号処理回路）、６、６ｐ、６ｍは切替回路（入力回路）、７、５３はマルチプライングＤ／Ａ変換器（残余電圧生成回路）、８、５２はＡ／Ｄ変換回路、９、５６は制御回路、１０、２２、５４はアンプ帯域制限回路（帯域制限手段）、１１、５５はＯＰアンプ（演算増幅器）、３２は電流制御回路（電流可変手段、帯域制限手段）、６１はＡ／Ｄ変換回路（帯域制限手段）、６２は容量式のコンパレータ回路、ＣＧ、ＣＧ１、ＣＧｐ、ＣＧｍ、ＣＦ、ＣＦｐ、ＣＦｍはコンデンサ（積分コンデンサ）、ＣＧ２はコンデンサ（積分コンデンサ、負荷コンデンサ）、ＣＬ１はコンデンサ（負荷コンデンサ）、ＣＳ１０、ＣＳ１１、ＣＳ１０ｐ、ＣＳ１１ｐ、ＣＳ１０ｍ、ＣＳ１１ｍはアレイコンデンサ、Ｃ６１〜Ｃ６４はコンデンサ、ＣＭＰ１、ＣＭＰ２はコンパレータ、Ｓ１、Ｓ１ｐ、Ｓ１ｍはスイッチ（入力切替回路）、Ｓ１７、Ｓ２２はスイッチ（帯域制限用スイッチ）、Ｓ６１、Ｓ６２、Ｓ６４、Ｓ６５はスイッチ（接続切替手段）を示す。

Claims (6)

1. Ａ／Ｄ変換回路（８、５２、６１）と、
   前記Ａ／Ｄ変換回路（８、５２、６１）の入力電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成するものであって、アレイコンデンサ（ＣＳ１０、ＣＳ１１、ＣＳ１０ｐ、ＣＳ１１ｐ、ＣＳ１０ｍ、ＣＳ１１ｍ）、演算増幅器（１１、５５）および積分コンデンサ（ＣＧ、ＣＧ１、ＣＧ２、ＣＧｐ、ＣＧｍ、ＣＦ、ＣＦｐ、ＣＦｍ）を備える残余電圧生成回路（７、５３）と、
   前記残余電圧生成回路（７、５３）から出力される電圧を前記Ａ／Ｄ変換回路（８、５２、６１）および前記残余電圧生成回路（７、５３）に入力する入力回路（６、６ｐ、６ｍ）と、
   外部信号電荷を前記残余電圧生成回路（７、５３）の前記演算増幅器（１１、５５）の入力端子に入力するか否かを切り替える入力切替回路（Ｓ１、Ｓ１ｐ、Ｓ１ｍ）と、
   前記外部信号電荷を前記入力切替回路（Ｓ１、Ｓ１ｐ、Ｓ１ｍ）を介して前記残余電圧生成回路（７、５３）に入力し、その残余電圧生成回路（７、５３）から前記外部信号電荷に応じた電圧を出力させる電圧変換動作を実行し、その後、前記残余電圧生成回路（７、５３）におけるアナログ電圧を前記Ａ／Ｄ変換回路（８、５２、６１）から出力されるデジタル変換値のＤ／Ａ変換値とした上で、前記外部信号電荷の変換電圧を前記入力回路（６、６ｐ、６ｍ）、前記Ａ／Ｄ変換回路（８、５２、６１）および前記残余電圧生成回路（７、５３）を通して巡回させることによりＡ／Ｄ変換するＡ／Ｄ変換動作を実行する制御回路（９、５６）と、
   前記演算増幅器（１１、５５）の帯域を制限する帯域制限動作を実行する帯域制限手段（１０、２２、３２、５４、６１）と、
   を備え、
   前記制御回路（９、５６）は、
   前記帯域制限手段（１０、２２、３２、５４、６１）による前記帯域制限動作を実行した状態で前記電圧変換動作を実行するとともに、前記帯域制限手段（１０、２２、３２、５４、６１）による前記帯域制限動作を停止した状態で前記Ａ／Ｄ変換動作を実行することを特徴とする信号処理回路。
2. 前記帯域制限手段（１０、２２、５４）は、前記演算増幅器（１１、５５）の出力端子と低インピーダンスラインとの間に接続された負荷コンデンサ（ＣＧ２、ＣＬ１）および帯域制限用スイッチ（Ｓ１７、Ｓ２２）の直列回路を備え、
   前記制御回路（９、５６）は、前記帯域制限動作を実行する際には前記帯域制限用スイッチ（Ｓ１７、Ｓ２２）をオンし、前記帯域制限動作を停止する際には前記帯域制限用スイッチ（Ｓ１７、Ｓ２２）をオフすることを特徴とする請求項１に記載の信号処理回路。
3. 前記帯域制限手段は、前記演算増幅器（１１、５５）の駆動電流を可変する電流可変手段（３２）を備え、
   前記制御回路（９、５６）は、前記帯域制限動作を実行する際には前記駆動電流が第１電流値となるように前記電流可変手段（３２）を制御し、前記帯域制限動作を停止する際には前記駆動電流が前記第１電流値よりも大きい第２電流値となるように前記電流可変手段（３２）を制御することを特徴とする請求項１に記載の信号処理回路。
4. 前記Ａ／Ｄ変換回路（６１）は、容量式のコンパレータ回路（６２）を含んで構成され、
   前記帯域制限手段（６１）は、前記コンパレータ回路（６２）が備えるコンデンサ（Ｃ６１〜Ｃ６４）を前記演算増幅器（１１、５５）の出力端子と低インピーダンスラインとの間または前記コンパレータ回路（６２）が備えるコンパレータ（ＣＭＰ１、ＣＭＰ２）の入力端子と低インピーダンスラインとの間に接続する接続切替手段（Ｓ６１、Ｓ６２、Ｓ６４、Ｓ６５）を備え、
   前記制御回路（９、５６）は、前記帯域制限動作を実行する際には前記コンデンサ（Ｃ６１〜Ｃ６４）を前記演算増幅器（１１、５５）の出力端子側に接続し、前記帯域制限動作を停止する際には前記コンデンサ（Ｃ６１〜Ｃ６４）を前記コンパレータ（ＣＭＰ１、ＣＭＰ２）の入力端子側に接続するように前記接続切替手段（Ｓ６１、Ｓ６２、Ｓ６４、Ｓ６５）を制御することを特徴とする請求項１に記載の信号処理回路。
5. 前記制御回路（９、５６）は、
   前記電圧変換動作を実行した後、前記帯域制限手段（１０、２２、３２、５４、６１）による帯域制限動作を停止した状態で、前記残余電圧生成回路（７、５３）を用いて前記外部信号電荷の変換電圧を増幅する増幅動作を実行し、その後、前記変換電圧に代えて前記増幅した電圧をＡ／Ｄ変換する前記Ａ／Ｄ変換動作を実行することを特徴とする請求項１〜４のいずれか一つに記載の信号処理回路。
6. 前記Ａ／Ｄ変換回路（５２）、前記残余電圧生成回路（５３）、前記入力回路（６ｐ、６ｍ）および前記入力切替回路（Ｓ１ｐ、Ｓ１ｍ）は、それぞれ差動動作可能に構成されていることを特徴とする請求項１〜５のいずれか一つに記載の信号処理回路。

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