JP4694214B2

JP4694214B2 - 比較器、ａｄ変換回路、半導体装置、および撮像装置

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Description

この発明は、比較器、ＡＤ変換回路、半導体装置、および撮像装置に関する。この発明は特に、比較器およびＡＤ変換回路に設けるヒステリシス回路の技術に関する。

従来、多ビットＡＤ変換回路に用いる比較器においては、ノイズによる影響を低減して動作安定性を向上させるためにヒステリシス回路を設けることがある（例えば、特許文献１参照）。特に１０ビットを超えるような多ビットＡＤ変換回路の場合、ビット数が増えるほどビット間の電圧ステップが微少となり、ノイズによる誤動作のおそれが高くなるためである。従来のヒステリシス回路は、入力電圧が上昇するときは参照電圧を閾値より高い電圧値に切り替え、入力電圧が減少するときは参照電圧値を閾値より低い電圧値に切り替える。これにより、閾値近辺で入力電圧値が上下しても出力がハイレベルとローレベルで行き来せず、安定した出力が得られる。
特開平５−１６７４００号公報

ここで、従来の多ビットＡＤ変換回路においては、ヒステリシス回路を実現するためにトランジスタ等のスイッチを複数設けており、その分回路規模が増大してしまう欠点があった。また、スイッチの個数が増加する分、設計や制御が複雑になるおそれもあった。

本発明者は以上の認識に基づき本発明をなしたもので、その目的は、簡易な構成でヒステリシス回路を実現し、安定した比較器を実現することにある。

上記課題を解決するために、本発明のある態様の比較器は、直列に接続された複数の反転回路により入力電圧と参照電圧を比較する比較器において、入力電圧と参照電圧の差分を反転出力する第１の反転回路と、第１の反転回路の出力信号をさらに反転出力する第２の反転回路と、第２の反転回路の出力信号を第１の反転回路の入力側に帰還させる帰還路と、帰還路に設けられ、入力電圧の増減に対する第２反転回路の出力の増加閾値と減少閾値に差が出るようヒステリシス回路として機能する容量と、を備える。

ここで「増加閾値」は、入力電圧の増加にしたがって第２反転回路の出力が増加開始する閾値電圧を示し、「減少閾値」は、入力電圧の減少にしたがって第２反転回路の出力が減少開始する閾値電圧を示す。この態様によると、ヒステリシス回路として機能する容量を介して入力電圧と参照電圧の差分を叩き上げによって微増させることができるので、ノイズの影響で入力電圧が閾値近辺で細かく増減したときでも出力電圧が増減せず、ノイズの影響を低減させることができる。また、容量を設けるだけなので、簡易な構成にて制御が容易なヒステリシス回路を実現できる。

本発明の別の態様は、ＡＤ変換回路である。このＡＤ変換回路は、直列に接続された複数の反転回路により入力電圧と参照電圧を比較する複数の比較器によりアナログ信号をデジタル信号に変換する回路であって、複数の比較器のそれぞれは、入力電圧と参照電圧の差分を反転出力する第１の反転回路と、第１の反転回路の出力信号をさらに反転出力する第２の反転回路と、第２の反転回路の出力信号を第１の反転回路の入力側に帰還させる帰還路と、帰還路に設けられ、入力電圧の増減に対する第２反転回路の出力の増加閾値と減少閾値に差が出るようヒステリシス回路として機能する容量と、を備える。

この態様によると、このＡＤ変換回路に、ヒステリシス回路として機能する容量を介して入力電圧と参照電圧の差分を叩き上げによって微増させることができるので、ノイズの影響で入力電圧が閾値近辺で細かく増減したときでも出力電圧が増減せず、ノイズの影響を低減させてＡＤ変換精度を高めることができる。また、容量を設けるだけなので、簡易な構成にて制御が容易なヒステリシス回路を実現できる。

この比較器を備えるＡＤ変換回路を、ＣＣＤまたはそのＣＣＤを備える撮像装置やスキャナに搭載してもよいし、ＤＶＤドライブに搭載してもよい。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、回路などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、ヒステリシス回路の規模を減少させることができ、また、安定したＡＤ変換回路を実現することができる。

（実施例１）
従来のヒステリシス回路は、比較器に入力する参照電圧を切り替えることにより実現していた。すなわち、少なくとも２通りの参照電圧信号とそれらを切り替えるための複数のスイッチを設ける必要があった。それらのスイッチはアナログスイッチであるため、極力インピーダンスの低いスイッチにする必要がある。ここで、１Ｖ_ｐｐの電圧値を１０ビットの分解能でＡＤ変換する場合、１ＬＳＢ＝０．９８ｍＶとなる。また、１２ビットの分解能でＡＤ変換する場合、１ＬＳＢ＝０．２４ｍＶとなる。このように、ビット数が増えるほどビット間のステップ幅が小さくなり、その分ノイズによる誤差が現れやすく下位ビットの変換精度が低下してしまう。

本実施例では、チョッパ型比較器の入力段にパルスを加える構成によりヒステリシス回路を実現する。これにより、ヒステリシス回路としてのスイッチを複数設けずに簡易な構成にて微小ヒステリシスを実現できる。特に、論理回路でヒステリシス回路をオンオフできるので、回路面積を小さく抑えることができる。また、容量をトリミングすることにより、小さなヒステリシスも容易に実現できる。

本実施例においては、ヒステリシス回路および比較器を備えた撮像装置を例に説明する。
図１は、撮像装置の基本構成を示す。撮像装置１００は、レンズ１０２、ＣＣＤ１０４、ＡＤ変換回路１０、画像処理部１０６、表示部１０８、および記録部１１０を備える。ＣＣＤ１０４は、レンズ１０２を介して被写体の像を光学的に取得し、電気信号に変換する。ＡＤ変換回路１０は、ＣＣＤ１０４から受け取るアナログの電気信号をデジタル値に変換する。画像処理部１０６は、ＡＤ変換回路１０から受けとったデジタル値を補正してデジタル画像を生成する。表示部１０８は、撮影されたデジタル画像を画面に表示させ、記録部１１０は、撮影されたデジタル画像を、外部から装着されたメモリカード１１２に記録する。

図２は、実施例１におけるＡＤ変換回路の構成を示す。このＡＤ変換回路１０は、フラッシュ型（並列比較型）ＡＤ変換回路である。例えばｎビットの分解能でＡＤ変換する回路の場合、２^ｎ−１個（以下、これを「ｍ個」とする）の第１〜ｍ比較器Ａ_１〜Ａ_ｍが入力電圧Ｖ_ｉｎの入力経路および参照電圧Ｖ_ｒｅｆの入力経路にそれぞれ並列に接続される。参照電圧Ｖ_ｒｅｆから接地電位の間は、（ｍ−１）個の抵抗Ｒ_１〜Ｒ_{（ｍ−１）}により分圧される。分圧された各電圧は、それぞれ高い電位から順に比較器Ａ_１〜Ａ_ｍのそれぞれに参照電圧として入力され、それら参照電圧のそれぞれと入力電圧Ｖ_ｉｎとの差分が第１〜ｍ比較器Ａ_１〜Ａ_ｍのそれぞれから比較結果として出力される。エンコーダ１２は、第１〜ｍ比較器Ａ_１〜Ａ_ｍのそれぞれから出力された比較結果の信号をｎビットのデジタル信号に変換して出力する。このようにＡＤ変換回路１０は、入力電圧Ｖ_ｉｎの値が第１〜ｍ比較器Ａ_１〜Ａ_ｍのうちどの比較器における参照電圧と一致するかを一瞬で判定する。

図３は、ＡＤ変換回路に含まれる比較器の構成を原理的に示した回路の図である。本図では、図２の第１比較器Ａ_１を例示するが、第２〜ｍ比較器Ａ_２〜Ａ_ｍの構成は第１比較器Ａ_１と同様である。第１比較器Ａ_１は、主に第１反転回路２８、第２反転回路３０、ラッチ回路４０、否定論理和回路４４、および第４反転回路４５を含む。第１反転回路２８と第２反転回路３０は直列に配置されている。第１反転回路２８の入力端子は第１容量Ｃ_１の一端と接続されている。第１容量Ｃ_１は、例えば５ｐＦの容量であり、他端は第１ノード２４に接続されている。第１反転回路２８の出力端子は第２容量Ｃ_２の一端と接続され、第２容量Ｃ_２の他端は第２反転回路３０の入力端子と接続されている。第２反転回路３０の出力はラッチ回路４０に入力され、ラッチ回路４０の出力は第３帰還路４２を経由して否定論理和回路４４に入力されるとともに、第３反転回路６０により反転されてＶ_ｏｕｔとして出力される。否定論理和回路４４にはさらに、タイミング信号Ｐ_１が第４反転回路４５によって反転入力される。

否定論理和回路４４は、タイミング信号Ｐ_１がローの場合、否定論理和回路４４はつねにローを出力する。否定論理和回路４４は、タイミング信号Ｐ_１がハイの場合、ラッチ回路４０の出力がハイの場合はローを出力し、ラッチ回路４０の出力がローの場合はハイを出力する。否定論理和回路４４の出力端子と第１反転回路２８の入力端子の間には第３容量Ｃ_３が設けられている。第３容量Ｃ_３は、微量なキャパシタであり、例えば０．０００５ｐＦ程度でよく、トランジスタのゲート容量やアルミニウム−アルミニウム間容量等の寄生容量を用いてもよい。

入力電圧Ｖ_ｉｎは、第１スイッチ２０を介して第１ノード２４に印加される。参照電圧Ｖ_ｒｅｆは、第２スイッチ２２を介して第１ノード２４に印加される。第１反転回路２８の出力は、第１反転回路２８の入力端子と第１容量Ｃ_１を接続する第２ノード２６へ第３スイッチ３２を介して帰還される。同様に、第２反転回路３０の出力は、第２反転回路３０の入力端子と第２容量Ｃ_２を接続する第３ノード２７へ第４スイッチ３４を介して帰還される。第１反転回路２８は、入力された信号を反転して出力し、その出力信号を第２反転回路３０がさらに反転して出力する。

第１比較器Ａ_１の動作を説明する。この回路の初期化動作として、第２スイッチ２２、第３スイッチ３２、第４スイッチ３４をいずれもオンする。この間、第１反転回路２８および第２反転回路３０では、入力の反転出力が帰還するので、出力範囲の１／２の値で落ち着く。第１反転回路２８および第２反転回路３０の電源電圧が３Ｖの場合は出力範囲の中点である１．５Ｖで落ち着く。第２スイッチ２２、第３スイッチ３２、第４スイッチ３４をオフすると、第１ノード２４の電位が参照電圧Ｖ_ｒｅｆの電圧値で、第２ノード２６の電位が１．５Ｖでそれぞれ保持される。

比較動作として、第１スイッチ２０がオンされると、入力電圧Ｖ_ｉｎが印加され、第１ノード２４の電位は参照電圧Ｖ_ｒｅｆと入力電圧Ｖ_ｉｎの差分であるΔＶ＝Ｖ_ｒｅｆ−Ｖ_ｉｎだけ変化する。このとき、第３容量Ｃ_３とその両端の電位差を無視して考えると、第２ノード２６の電位は１．５Ｖから叩き上げまたは叩き下げによりΔＶだけ変化し、１．５Ｖ＋ΔＶとなる。このΔＶが正の値であれば第１反転回路２８はローを出力し、ΔＶが負の値であれば第１反転回路２８はハイを出力する。第２反転回路３０が第１反転回路２８の出力をさらに反転させるので、最終的には、ΔＶが正の値であればＶ_ｏｕｔはハイになり、負の値であればＶ_ｏｕｔはローになる。ラッチ回路４０は、クロック信号ＱＣ_１がハイになったときに第２反転回路３０から入力された信号に基づく値を出力する。すなわち、第２反転回路３０がハイを出力するときはラッチ回路４０はローを出力し、第２反転回路３０がローを出力するときはラッチ回路４０はハイを出力する。ただし、第２反転回路３０の出力が１．５Ｖのときは、ラッチ回路４０の出力はそれまでの出力値を維持する。

タイミング信号Ｐ_１は、初期化動作時にローで、比較動作時にハイになる。したがって、否定論理和回路４４は、初期化動作時にはつねにローを出力し、比較動作時にはラッチ回路４０の出力がハイであればローを出力し、ラッチ回路４０の出力がローであればハイを出力する。出力電圧Ｖ_ｏｕｔがハイの場合、ラッチ回路４０の出力はローであり、タイミング信号Ｐ_１がハイになるとラッチ回路４０はハイを出力し、第３容量Ｃ_３の否定論理和回路４４側の電位は、ローになる。したがって、出力電圧Ｖ_ｏｕｔがハイからローに変化するときは第３容量Ｃ_３の否定論理和回路４４側の電位がローのままであり、第２ノード２６の電位に対する叩き上げは生じない。一方、出力電圧Ｖ_ｏｕｔがローからハイに変化するときは第３容量Ｃ_３の否定論理和回路４４側の電位がローからハイに切り替わり、第３容量Ｃ_３の容量値に応じた分、すなわち微少な電圧分ΔＶｘだけ第２ノード２６の電位を叩き上げで変化させる。これにより、第２ノード２６の電位は、１．５＋ΔＶ＋ΔＶｘとなり、ΔＶｘの分だけノイズの影響が除去される。

図４は、初期化動作と比較動作のタイミングチャートである。図において、上から第２スイッチ２２、第１スイッチ２０、第３スイッチ３２、およびクロック信号ＱＣ_１のオンオフタイミングを示す。まず第２スイッチ２２および第３スイッチ３２がオンされると第１反転回路２８の初期化動作が開始され、第２スイッチ２２および第３スイッチ３２がオフされると第１反転回路２８の初期化動作が終了し、クロック信号ＱＣ_１をオフし、第１スイッチ２０をオンする。第１スイッチ２０がオンされる間に入力電圧Ｖ_ｉｎと参照電圧Ｖ_ｒｅｆの比較動作が実行され、第１スイッチ２０がオフされる前にクロック信号ＱＣ_１をオンすると、ラッチ回路４０から出力電圧Ｖ_ｏｕｔが出力される。第１スイッチ２０がオフされると第２スイッチ２２および第３スイッチ３２がオンされ、次の初期化動作が始まる。このように、初期化動作と比較動作が繰り返される。

図５は、入力電圧と出力電圧の関係において生ずるヒステリシスを示す。入力電圧Ｖ_ｉｎが閾値Ｔ_２を超えることにより出力電圧Ｖ_ｏｕｔがローからハイへ変わった後は、入力電圧Ｖ_ｉｎが低下して閾値Ｔ_２を下回っても出力電圧Ｖ_ｏｕｔはハイからローへと切り替わらない。そのまま入力電圧Ｖ_ｉｎがさらに低下して閾値Ｔ_１を下回ったときに出力電圧Ｖ_ｏｕｔがハイからローへ切り替わる。その後、入力電圧Ｖ_ｉｎが上昇して閾値Ｔ_１を超えても出力電圧Ｖ_ｏｕｔはローのまま切り替わらず、入力電圧Ｖ_ｉｎが閾値Ｔ_２を超えてたときに出力電圧Ｖ_ｏｕｔがローからハイへ切り替わる。このように、閾値Ｔ_１とＴ_２の差分はΔＶｘであり、第３容量Ｃ_３に応じた電圧値となる。このΔＶｘはヒステリシスとして生ずる不感帯であり、その間で入力電圧Ｖ_ｉｎが増減しても出力電圧Ｖ_ｏｕｔは切り替わらず、直前の出力電圧Ｖ_ｏｕｔの値であるハイまはたローのいずれかのまま維持される。

以上の通り、第１比較器Ａ_１は、参照電圧Ｖ_ｒｅｆの値自体は変化させず、出力電圧Ｖ_ｏｕｔがローからハイに切り替わるときの入力電圧Ｖ_ｉｎの閾値Ｔ_２と、ハイからローに切り替わるときの入力電圧Ｖ_ｉｎの閾値Ｔ_１が異なる値になるよう動作する。これにより、参照電圧Ｖ_ｒｅｆ近辺でヒステリシスが生じ、閾値Ｔ_１と閾値Ｔ_２の間でノイズを原因とした入力電圧Ｖ_ｉｎの微小変化が起こっても出力電圧Ｖ_ｏｕｔに影響しなくなる。Ｔ_１とＴ_２の差分の幅は、第３容量Ｃ_３の値に応じて定まる。ただし、第３容量Ｃ_３の値は回路設計の上で厳密な値が要求されるわけではなく、微量の値で設けるだけでその値に応じた効果が得られる。したがって、本実施例におけるヒステリシス回路は第３容量Ｃ_３と否定論理和回路４４を主に設けるだけでよいという設計上の容易さがあり、回路面積も小さく抑えることができる。また否定論理和回路４４の制御で動作する点で、アナログスイッチを利用する従来のヒステリシス回路より簡易な構成で容易に制御できる。

（実施例２）
本実施例における比較器の動作は、基本的に実施例１における比較器の動作と同様である。ただし、本実施例における比較器を図６では差動増幅回路を含む構成の形で表す。本実施例における比較器以外の構成は、実施例１における各回路の構成と同様であるため説明を省略する。

図６は、実施例２における比較器の構成を示す。第１比較器Ａ_１において、第１差動増幅回路５０と第２差動増幅回路５２が直列に配置される。第１差動増幅回路５０は、図３における第１反転回路２８に相当し、差動入力端子と反転した差動出力端子をもつ。同様に、第２差動増幅回路５２は、図３における第２反転回路３０に相当し、差動入力端子と反転した差動出力端子をもつ。

第２差動増幅回路５２の差動出力は、第５反転回路５４および第６反転回路５６によってそれぞれ反転し、ＲＳラッチ回路５８に入力される。これら、第５反転回路５４、第６反転回路５６、およびＲＳラッチ回路５８が主に図３のラッチ回路４０に相当する。ただし、ラッチ回路４０に入力されるクロック信号ＱＣ_１は、図６においては第２差動増幅回路５２の電源をオンオフする第１１スイッチ７８に対応する。ＲＳラッチ回路５８の出力は第３反転回路６０により反転されて出力電圧Ｖ_ｏｕｔとなる。

ＲＳラッチ回路５８の出力は、第３帰還路４２を経由して否定論理和回路４４へ入力される。否定論理和回路４４は、ＲＳラッチ回路５８の出力と、タイミング信号Ｐ_１を第４反転回路４５で反転させた信号との否定論理和を出力する。否定論理和回路４４および第４反転回路４５は、図３の否定論理和回路４４および第４反転回路４５に相当する。否定論理和回路４４と第１差動増幅回路５０の入力端子とを接続する経路上に第６容量Ｃ_６が設けられている。第６容量Ｃ_６は図３の第３容量Ｃ_３に相当する。入力電圧Ｖ_ｉｎは、第５スイッチ６６および第７スイッチ７０を介して差動入力される。参照電圧Ｖ_ｒｅｆは、第６スイッチ６８および第８スイッチ７２を介して差動入力される。第５スイッチ６６および第７スイッチ７０は、図３の第１スイッチ２０に相当し、第６スイッチ６８および第８スイッチ７２は、図３の第２スイッチ２２に相当する。

第１差動増幅回路５０の差動入力端子のそれぞれに、第４容量Ｃ_４と第５容量Ｃ_５が接続されている。第４容量Ｃ_４および第５容量Ｃ_５は、図３の第１容量Ｃ_１に相当する。第１差動増幅回路５０の差動出力端子と差動入力端子とが接続された第４帰還路８２および第５帰還路８４は、図３の第１帰還路３６に相当する。第４帰還路８２および第５帰還路８４に設けられた第９スイッチ７４と第１０スイッチ７６は、図３の第３スイッチ３２に相当する。

以上の回路は、原理的には図３に示された第１比較器Ａ_１と同様に動作するので、詳細な動作に関しては説明を省略する。この構成によっても、実施例１と同様に制御が容易なヒステリシス回路を簡易な構成にて実現できる。

（実施例３）
本実施例におけるＡＤ変換回路は、パイプライン型ＡＤ変換回路である。
図７は、実施例３におけるＡＤ変換回路の構成を示す。ＡＤ変換回路２００は、ｓ個のステージで構成され、各ステージにて数ビットずつＡＤ変換を処理する。ここでは、第１ステージ２０２、第２ステージ２０４、第３ステージ２０６から第ｓステージ２０８までのステージがＡＤ変換回路２００に含まれる。第１ステージ２０２は、入力電圧Ｖ_ｉｎ ^＋およびＶ_ｉｎ ⁻を数ビットのデジタル値に変換して信号生成回路２１０へ送り、変換した値を元の入力値から減算増幅して第２ステージ２０４へ送る。第２ステージ２０４も同様に入力値を数ビットのデジタル値に変換して信号生成回路２１０へ送り、変換した値を元の入力値から減算増幅して第３ステージ２０６へ送る。第３ステージ２０６もまた、入力値を数ビットのデジタル値に変換して信号生成回路２１０へ送り、変換した値を元の入力値から減算増幅して次のステージへ送る。最終ステージである第ｓステージ２０８は、入力された値を数ビットのデジタル値に変換して信号生成回路２１０へ送る。

第１ステージ２０２による変換後の値が第２ステージ２０４でＡＤ変換される間、第１ステージ２０２は次の入力値をＡＤ変換する。このように、第１ステージ２０２、第２ステージ２０４、第３ステージ２０６から第ｓステージ２０８は、それぞれ並行してＡＤ変換を処理する。各ステージにおけるＡＤ変換は例えば４ビット以下の数ビットしか処理しないため処理速度が速く、しかも各ステージで同時に処理するので、全体として処理速度が向上する。各ステージから出力されたデジタル信号は信号生成回路２１０によってまとめられ、出力される。

図８は、第１ステージの詳細な構成を示す。第１ステージ２０２は、サンプルホールド回路２１２、サブＡＤ変換回路２１４、サブＤＡ変換回路２１６、第１減算器２１８、第２減算器２２０、および増幅回路２２２を含む。入力電圧Ｖ_ｉｎ ^＋およびＶ_ｉｎ ⁻は、サンプルホールド回路２１２へ差動入力されて保持される。サンプルホールド回路２１２へ保持されたアナログ値は、サブＡＤ変換回路２１４によりｎビットのデジタル値に変換されて信号生成回路２１０へ出力されるとともに、サブＤＡ変換回路２１６によりアナログ値に変換される。第１減算器２１８および第２減算器２２０は、サンプルホールド回路２１２に保持された値から、サブＤＡ変換回路２１６により変換されたアナログ値を減算して増幅回路２２２へ差動入力する。増幅回路２２２は、第１減算器２１８および第２減算器２２０から受け取った信号を増幅して、次のステージである第２ステージ２０４へ送る。

サブＡＤ変換回路２１４は、図２のＡＤ変換回路１０と同様のフラッシュ型ＡＤ変換回路であり、ビット数の違いがあるものの実施例１、２のＡＤ変換回路１０と同様に動作する。したがって、サブＡＤ変換回路２１４においても実施例１、２と同様に簡易な構成にて制御が容易なヒステリシス回路を実現できる。

以上、本発明を実施の形態をもとに説明した。各実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。

各実施例においては、初期化動作において参照電圧Ｖ_ｒｅｆを印加し、比較動作において入力電圧Ｖ_ｉｎを印加する制御を説明した。変形例においては、初期化動作において入力電圧Ｖ_ｉｎを印加し、比較動作において参照電圧Ｖ_ｒｅｆを印加する制御であってもよい。

撮像装置の基本構成を示す図である。実施例１におけるＡＤ変換回路の構成を示す図である。ＡＤ変換回路に含まれる比較器の構成を原理的に示した回路の図である。初期化動作と比較動作のタイミングチャートである。入力電圧と出力電圧の関係において生ずるヒステリシスを示す図である。実施例２における比較器の構成を示す図である。実施例３におけるＡＤ変換回路の構成を示す図である。第１ステージの詳細な構成を示す図である。

符号の説明

１０ＡＤ変換回路、２８第１反転回路、３０第２反転回路、４４否定論理和回路、４５第４反転回路、５０第１差動増幅回路、５２第２差動増幅回路、１００撮像装置、１０４ＣＣＤ、２００ＡＤ変換回路、２０２第１ステージ、２０４第２ステージ、２０６第３ステージ、２０８第ｓステージ、２１４サブＡＤ変換回路、２１６サブＤＡ変換回路。

Claims

直列に接続された複数の反転回路により入力電圧と参照電圧を比較する比較器において、
参照電圧の入力と入力電圧の入力が切り換えられ、入力電圧入力時における入力電圧と参照電圧の差分に基づき出力反転の有無を決定する第１の反転回路と、
前記第１の反転回路の出力信号を反転出力する第２の反転回路と、
前記第２の反転回路の出力信号を前記第１の反転回路の入力側に帰還させる帰還路に設けられる微小電圧生成用の容量と、
前記帰還路に設けられ、前記第２の反転回路の出力信号における第１の値から第２の値への反転に基づいて前記容量の微小電圧を前記第１の反転回路の入力側に帰還させるとともに、前記第２の反転回路の出力信号における第２の値から第１の値への反転に基づいて前記容量の微小電圧を前記第１の反転回路の入力側に帰還させない帰還制御回路と、を備えることによって、
前記入力電圧の増減に対する前記第２反転回路の増加閾値と減少閾値に差が出るようヒステリシスを生じさせることを特徴とする比較器。
前記帰還制御回路は、
前記第２の反転回路の出力信号における第１の値から第２の値への反転が起こる場合は該反転に応じた第３の値をラッチして出力し、前記第２の反転回路の出力信号における第２の値から第１の値への反転が起こる場合は第４の値をラッチして出力するラッチ回路と、
第５の値と第６の値を出力するタイミング制御手段と、
前記ラッチ回路からの出力及び前記タイミング制御手段からの出力を入力し、前記第３の値及び前記第５の値が入力される場合は前記容量に微小電圧を印加し、前記第４の値及び前記第６の値が入力される場合は前記容量に微小電圧を印加しない論理回路と、
を含むことを特徴とする請求項１に記載の比較器。
前記第１、第３、及び第５の値はローレベルであり、前記第２、第４、及び第６の値はハイレベルであることを特徴とする請求項２に記載の比較器。
前記第１の値はローレベルであり、前記第２の値はハイレベルであることを特徴とする請求項１に記載の比較器。
前記容量は、前記第２の反転回路の出力信号がローレベルからハイレベルへ変化するときは、前記入力電圧と参照電圧の差分値を微増させるよう作用することを特徴とする請求項３または４に記載の比較器。
前記第１の反転回路への入力電圧の入力をオンオフする第１のスイッチと、
前記第１の反転回路への参照電圧の入力をオンオフする第２のスイッチと、
前記第１の反転回路の出力信号を前記第１の反転回路の入力側へ帰還させる経路においてその帰還をオンオフする第３のスイッチと、をさらに備え、
前記第１の反転回路の出力信号は、第１のスイッチをオフして前記第２のスイッチおよび第３のスイッチをオンしたときに、その電圧幅における中間的な値にて安定するとともに、前記第２のスイッチおよび第３のスイッチをオフして第１のスイッチをオンしたときに、前記入力電圧と参照電圧の差分値となり、
前記容量は、前記第２のスイッチおよび第３のスイッチをオフして第１のスイッチをオンしたときに、前記入力電圧の増加時における前記差分値を微増させることを特徴とする請求項１から５のいずれかに記載の比較器。
直列に接続された複数の反転回路により入力電圧と参照電圧を比較する複数の比較器によりアナログ信号をデジタル信号に変換する回路であって、
前記複数の比較器のそれぞれは、
参照電圧の入力と入力電圧の入力が切り換えられ、入力電圧入力時における入力電圧と参照電圧の差分に基づき出力反転の有無を決定する第１の反転回路と、
前記第１の反転回路の出力信号を反転出力する第２の反転回路と、
前記第２の反転回路の出力信号を前記第１の反転回路の入力側に帰還させる帰還路に設けられる微小電圧生成用の容量と、
前記帰還路に設けられ、前記第２の反転回路の出力信号における第１の値から第２の値への反転に基づいて前記容量の微小電圧を前記第１の反転回路の入力側に帰還させるとともに、前記第２の反転回路の出力信号における第２の値から第１の値への反転に基づいて前記容量の微小電圧を前記第１の反転回路の入力側に帰還させない帰還制御回路と、を備えることによって、
前記入力電圧の増減に対する前記第２反転回路の増加閾値と減少閾値に差が出るようヒステリシスを生じさせることを特徴とするＡＤ変換回路。
前記帰還制御回路は、
前記第２の反転回路の出力信号における第１の値から第２の値への反転が起こる場合は該反転に応じた第３の値をラッチして出力し、前記第２の反転回路の出力信号における第２の値から第１の値への反転が起こる場合は第４の値をラッチして出力するラッチ回路と、
第５の値と第６の値を出力するタイミング制御手段と、
前記ラッチ回路からの出力及び前記タイミング制御手段からの出力を入力し、前記第３の値及び前記第５の値が入力される場合は前記容量に微小電圧を印加し、前記第４の値及び前記第６の値が入力される場合は前記容量に微小電圧を印加しない論理回路と、
を含むことを特徴とする請求項７に記載のＡＤ変換回路。
前記第１、第３、及び第５の値はローレベルであり、前記第２、第４、及び第６の値はハイレベルであることを特徴とする請求項８に記載のＡＤ変換回路。
前記第１の値はローレベルであり、前記第２の値はハイレベルであることを特徴とする請求項７に記載のＡＤ変換回路。
前記容量は、前記第２の反転回路の出力信号がローレベルからハイレベルへ変化するときは、前記入力電圧と参照電圧の差分値を微増させるよう作用することを特徴とする請求項９または１０に記載のＡＤ変換回路。
前記第１の反転回路への入力電圧の入力をオンオフする第１のスイッチと、
前記第１の反転回路への参照電圧の入力をオンオフする第２のスイッチと、
前記第１の反転回路の出力信号を前記第１の反転回路の入力側へ帰還させる経路においてその帰還をオンオフする第３のスイッチと、をさらに備え、
前記第１の反転回路の出力信号は、第１のスイッチをオフして前記第２のスイッチおよび第３のスイッチをオンしたときに、その電圧幅における中間的な値にて安定するとともに、前記第２のスイッチおよび第３のスイッチをオフして第１のスイッチをオンしたときに、前記入力電圧と参照電圧の差分値となり、
前記容量は、前記第２のスイッチおよび第３のスイッチをオフして第１のスイッチをオンしたときに、前記入力電圧の増加時における前記差分値を微増させることを特徴とする請求項７から１１のいずれかに記載のＡＤ変換回路。
請求項１から１２のいずれかに記載の複数の回路のうち少なくともいずれかを搭載したことを特徴とする半導体装置。
直列に接続された複数の反転回路により入力電圧と参照電圧を比較する複数の比較器によりアナログ信号をデジタル信号に変換するＡＤ変換回路を備え、
前記ＡＤ変換回路における前記複数の比較器のそれぞれは、
参照電圧の入力と入力電圧の入力が切り換えられ、入力電圧入力時における入力電圧と参照電圧の差分に基づき出力反転の有無を決定する第１の反転回路と、
前記第１の反転回路の出力信号を反転出力する第２の反転回路と、
前記第２の反転回路の出力信号を前記第１の反転回路の入力側に帰還させる帰還路に設けられる微小電圧生成用の容量と、
前記帰還路に設けられ、前記第２の反転回路の出力信号における第１の値から第２の値への反転に基づいて前記容量の微小電圧を前記第１の反転回路の入力側に帰還させるとともに、前記第２の反転回路の出力信号における第２の値から第１の値への反転に基づいて前記容量の微小電圧を前記第１の反転回路の入力側に帰還させない帰還制御回路と、を備えることによって、
前記入力電圧の増減に対する前記第２反転回路の増加閾値と減少閾値に差が出るようヒステリシスを生じさせることを特徴とする撮像装置。
被写体の像を結像するレンズと、
前記レンズを介して被写体の像を光学的に取得して電気信号に変換するＣＣＤと、
前記ＣＣＤから受け取るアナログの電気信号をデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路から受けとったデジタル値を補正してデジタル画像を生成する画像処理部と、
前記デジタル画像を画面に表示させる表示部と、
前記デジタル画像を記録する記録部と、を備え、
前記ＡＤ変換回路は、直列に接続された複数の反転回路により入力電圧と参照電圧を比較する複数の比較器によりアナログ信号をデジタル信号に変換し、
前記複数の比較器のそれぞれは、
参照電圧の入力と入力電圧の入力が切り換えられ、入力電圧入力時における入力電圧と参照電圧の差分に基づき出力反転の有無を決定する第１の反転回路と、
前記第１の反転回路の出力信号を反転出力する第２の反転回路と、
前記第２の反転回路の出力信号を前記第１の反転回路の入力側に帰還させる帰還路に設けられる微小電圧生成用の容量と、
前記帰還路に設けられ、前記第２の反転回路の出力信号における第１の値から第２の値への反転に基づいて前記容量の微小電圧を前記第１の反転回路の入力側に帰還させるとともに、前記第２の反転回路の出力信号における第２の値から第１の値への反転に基づいて前記容量の微小電圧を前記第１の反転回路の入力側に帰還させない帰還制御回路と、を備えることによって、
前記入力電圧の増減に対する前記第２反転回路の増加閾値と減少閾値に差が出るようヒステリシスを生じさせることを特徴とする撮像装置。
前記帰還制御回路は、
前記第２の反転回路の出力信号における第１の値から第２の値への反転が起こる場合は該反転に応じた第３の値をラッチして出力し、前記第２の反転回路の出力信号における第２の値から第１の値への反転が起こる場合は第４の値をラッチして出力するラッチ回路と、
第５の値と第６の値を出力するタイミング制御手段と、
前記ラッチ回路からの出力及び前記タイミング制御手段からの出力を入力し、前記第３の値及び前記第５の値が入力される場合は前記容量に微小電圧を印加し、前記第４の値及び前記第６の値が入力される場合は前記容量に微小電圧を印加しない論理回路と、
を含むことを特徴とする請求項１４または１５に記載の撮像装置。
前記第１、第３、及び第５の値はローレベルであり、前記第２、第４、及び第６の値はハイレベルであることを特徴とする請求項１６に記載の撮像装置。
前記第１の値はローレベルであり、前記第２の値はハイレベルであることを特徴とする請求項１４または１５に記載の撮像装置。
前記容量は、前記第２の反転回路の出力信号がローレベルからハイレベルへ変化するときは、前記入力電圧と参照電圧の差分値を微増させるよう作用することを特徴とする請求項１７または１８に記載の撮像装置。
前記第１の反転回路への入力電圧の入力をオンオフする第１のスイッチと、
前記第１の反転回路への参照電圧の入力をオンオフする第２のスイッチと、
前記第１の反転回路の出力信号を前記第１の反転回路の入力側へ帰還させる経路においてその帰還をオンオフする第３のスイッチと、をさらに備え、
前記第１の反転回路の出力信号は、第１のスイッチをオフして前記第２のスイッチおよび第３のスイッチをオンしたときに、その電圧幅における中間的な値にて安定するとともに、前記第２のスイッチおよび第３のスイッチをオフして第１のスイッチをオンしたときに、前記入力電圧と参照電圧の差分値となり、
前記容量は、前記第２のスイッチおよび第３のスイッチをオフして第１のスイッチをオンしたときに、前記入力電圧の増加時における前記差分値を微増させることを特徴とする請求項１４から１９のいずれかに記載の撮像装置。