KR20050068843A

KR20050068843A - 칼라 필터를 갖는 박막 트랜지스터 기판 및 그 제조 방법

Info

Publication number: KR20050068843A
Application number: KR1020030100658A
Authority: KR
Inventors: 김세준; 박승렬
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2003-12-30
Filing date: 2003-12-30
Publication date: 2005-07-05

Abstract

본 발명은 개구율을 증가시키면서 공정을 단순화할 수 있는 칼라 필터가 형성된 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.

이를 위하여, 본 발명의 박막 트랜지스터 기판은 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인 사이에 접속된 박막 트랜지스터와, 그들을 보호하는 보호막을 포함하는 박막 트랜지스터 어레이와; 상기 박막 트랜지스터 어레이 위에 형성되며 상기 화소 영역에 화소홀이 형성된 절연막과; 상기 화소홀을 통해 노출된 상기 박막 트랜지스터의 드레인 전극과 접속되며 상기 박막 트랜지스터를 덮도록 상기 절연막 위에 형성된 더미 전극과; 상기 화소홀 내에 형성된 칼라 필터와; 상기 칼라 필터 위에 형성되며 그 칼라 필터 밖으로 노출된 상기 더미 전극과 접속된 화소 전극을 구비한다.

Description

칼라 필터를 갖는 박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate With Color Filter And Method For Fabricating The Same}

본 발명은 액정 표시 장치에 관한 것으로, 특히 칼라 필터가 형성된 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정 표시 장치는 액정셀들이 매트릭스 형태로 배열되어진 액정 표시 패널(이하, 액정 패널)과, 액정 패널을 구동하기 위한 구동 회로를 구비한다.

일반적으로, 액정 패널은 서로 대향하는 박막 트랜지스터 기판 및 칼러 필터 기판과, 두 기판 사이에 주입된 액정과, 두 기판 사이의 셀갭을 유지시키는 스페이서를 구비한다.

박막 트랜지스터 기판은 게이트 라인과 데이터 라인의 교차로 정의된 액정셀 영역마다 형성된 화소 전극, 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터, 다수의 절연막, 그들 위에 도포된 배향막으로 구성된다.

칼라 필터 기판은 액정셀 단위로 형성된 칼라 필터, 칼러 필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스, 액정에 공통적으로 기준 전압을 공급하는 공통 전극, 그들 위에 도포되는 배향막으로 구성된다.

이러한 박막 트랜지스터 기판과 칼라 필터 기판을 합착하여 액정을 주입 및 봉입하여 액정 패널을 완성하거나, 두 기판 중 어느 하나에 액정을 형성한 다음 합착하여 액정 패널을 완성하게 된다. 이때, 칼라 필터 기판의 칼라 필터가 박막 트랜지스터 기판의 화소 전극과 일대일로 대응되도록 두 기판을 정렬시켜 합착하게 된다. 그런데, 두 기판의 정렬이 바르지 못한 경우 빛샘 불량이 발생하게 된다. 이를 방지하기 위하여, 칼라 필터 기판의 블랙 매트릭스 폭을 넓게 형성하는 방안이 있으나, 이는 개구율 저하를 초래한다.

따라서, 최근에는 칼라 필터를 박막 트랜지스터 기판에 형성하는 컬러 필터 온 박막 트랜지스터(Color Filter On Thin Film Transistor; 이하, COT) 구조가 제안되어졌다.

도 1 및 도 2를 참조하면, COT 기판은 게이트 라인(2) 및 데이터 라인(4)과 박막 트랜지스터(6) 및 보호막(50)을 포함하는 박막 트랜지스터 어레이와; 그 박막 트랜지스터 어레이 위에 형성된 칼라 필터(R, G, B) 및 블랙 매트릭스(30)와, 평탄화층(52)을 사이에 두고 칼라 필터(R, G, B)와 중첩되는 화소 전극(18)을 구비한다.

게이트 라인(2)과 데이터 라인(4)은 기판(42) 위에서 게이트 절연막(44)을 사이에 두고 교차하는 구조로 형성되어 화소 영역을 정의한다.

박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8), 데이터 라인(4)에 접속된 소스 전극(10), 소스 전극(10)과 마주하는 드레인 전극(12)을 구비한다. 그리고, 박막 트랜지스터(6)는 게이트 전극(8)과 게이트 절연막(44)을 사이에 두고 중첩되어 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(46), 그 활성층(46)과 소스 및 드레인 전극(10, 12)과의 컨택 저항을 줄이기 위한 오믹 컨택층(48)을 구비한다.

스토리지 상부 전극(22)은 전단 게이트 라인(2)과 게이트 절연막(44)을 사이에 두고 중첩되어 스토리지 캐패시터를 형성한다.

보호막(50)은 상기 박막 트랜지스터(6)와 데이터 라인(4) 및 스토리지 상부 전극(22)을 덮도록 게이트 절연막(44) 위에 형성된다.

R, G, B 칼러 필터(28)는 화소 영역별로 구분되도록 도트형으로 보호막(50) 위에 형성된다. 이 경우, 칼라 필터(28)는 게이트 라인(2) 및 데이터 라인(4)과 중첩되지 않도록 이격되거나, 부분적으로 중첩되게 형성된다.

블랙 매트릭스(30)는 칼라 필터(28)가 형성된 보호막(50) 상에 게이트 라인(2) 및 데이터 라인(4)을 따라 인접한 칼라 필터(28)에 걸치도록 형성됨과 아울러 박막 트랜지스터(6)과 중첩되게 형성된다. 이러한 블랙 매트릭스(30)는 칼라 필터들(28) 사이를 빛샘, 외부광 반사, 그리고 박막 트랜지스터(6)의 채널부가 외부광에 노출됨으로 인한 광 누설 전류 등을 방지하게 된다.

칼러 필터(28) 및 블랙 매트릭스(30) 위에는 유기 절연물로 이루어진 평탄화층(52)이 형성된다. 평탄화층(52)은 칼러 필터(28)와 블랙 매트릭스(30)의 단차를 보상하여 평탄한 표면을 제공하고, 그 칼러 필터(28) 및 블랙 매트릭스(30)로부터의 불순물이 액정으로 유입되는 것을 방지한다.

화소 전극(18)은 평탄화층(52) 위에서 칼라 필터(R, G, B)와 중첩되도록 각 화소 영역에 독립적으로 형성된다. 그리고, 화소 전극(18)은 평탄화층(52), 칼라 필터(28), 보호막(50)을 관통하는 제1 컨택홀(24)을 통해 노출된 드레인 전극(12)과 접속된다. 또한, 화소 전극(18)은 평탄화층(52), 칼라 필터(28), 보호막(50)을 관통하는 제2 컨택홀(26)을 통해 노출된 스토리지 상부 전극(22)과 접속된다.

이와 같이, 종래의 COT 기판은 화소 전극(18)과 드레인 전극(12)과의 접속 및 화소 전극(18)과 스토리지 상부 전극(22)과의 접속을 위한 칼라 필터(28)를 관통하는 제1 및 제2 컨택홀(24, 26)을 구비하여야만 한다. 그러나, 칼라 필터(28)는 노광된 부분이 패턴으로 남게 되는 네가티브(Negative) 특성을 가지므로 칼라 필터(28) 내에 미세한 컨택홀(24)을 형성하는 것은 어려운 실정이다. 이로 인하여, 컨택홀(24)과 함께 드레인 전극(12) 및 스토리지 상부 전극(22)의 면적을 증대시키는 경우 개구율이 저하가 초래된다.

또한, 제1 및 제2 컨택홀(24)이 서로 다른 재질의 평탄화층(52), 칼라 필터(28), 보호막(50)을 관통하여야 하므로 서로 다른 마스크 공정으로 형성되어야만 한다. 구체적으로, 제1 및 제2 컨택홀(24)은 보호막(50)을 패터닝하는 마스크 공정과, 칼라 필터(28)를 패터닝하는 마스크 공정, 그리고 평탄화층(52)을 패터닝하는 마스크 공정과 같이 적어도 3회의 마스크 공정을 수행하여야만 형성된다. 이로 인하여, 공정수가 증가하여 생산성이 저하 및 제조 원가 상승이 초래된다.

그리고, 종래의 COT 기판에서는 빛샘 방지를 위하여 화소 전극의 주변부와 중첩되는 블랙 매트릭스에 의해 개구율 저하가 초래된다.

따라서, 본 발명의 목적은 화소 전극이 칼라 필터를 관통하지 않고 드레인 전극 및 스토리지 상부 전극과 접속할 수 있는 COT 기판 및 그 제조 방법을 제공하는 것이다.

본 발명의 다른 목적은 블랙 매트릭스로 인한 개구율 감소를 방지할 수 있는 COT 기판 및 그 제조 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 공정을 단순화할 수 있는 COT 기판 및 그 제조 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 COT 기판은 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인 사이에 접속된 박막 트랜지스터와, 그들을 보호하는 보호막을 포함하는 박막 트랜지스터 어레이와; 상기 박막 트랜지스터 어레이 위에 형성되며 상기 화소 영역에 화소홀이 형성된 절연막과; 상기 화소홀을 통해 노출된 상기 박막 트랜지스터의 드레인 전극과 접속되며 상기 박막 트랜지스터를 덮도록 상기 절연막 위에 형성된 더미 전극과; 상기 화소홀 내에 형성된 칼라 필터와; 상기 칼라 필터 위에 형성되며 그 칼라 필터 밖으로 노출된 상기 더미 전극과 접속된 화소 전극을 구비한다.

그리고, 본 발명의 COT 기판은 스토리지 캐패시터를 형성하기 위하여 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 중첩되며 상기 화소홀을 통해 일부분이 노출되도록 형성된 제1 스토리지 상부 전극과; 상기 노출된 제1 스토리지 상부 전극과 접속되면서 상기 절연막 위에 형성되어 상기 화소 전극과 접속된 제2 스토리지 상부 전극을 추가로 구비한다.

또한, 본 발명의 COT 기판은 상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극과; 상기 게이트 패드 하부 전극 위에 적층된 게이트 절연막, 보호막, 절연막을 관통하는 제1 컨택홀과; 상기 제1 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속된 제1 게이트 패드 상부 전극과; 상기 제1 게이트 패드 상부 전극과 중첩되게 형성된 제2 게이트 패드 상부 전극을 추가로 구비한다.

또한, 본 발명의 COT 기판은 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극과; 상기 데이터 패드 하부 전극 위에 적층된 보호막 및 절연막을 관통하는 컨택홀과; 상기 컨택홀을 통해 노출된 데이터 패드 하부 전극과 접속된 제1 데이터 패드 상부 전극과; 상기 제1 데이터 패드 상부 전극과 중첩되게 형성된 제2 데이터 패드 상부 전극을 추가로 구비한다.

상기 화소홀은 상기 화소 영역에서 절연막, 보호막 게이트 절연막을 관통하여 형성된다.

또한, 본 발명의 COT 기판은 상기 화소홀의 에지부를 감싸면서 상기 절연막 위에서 상기 데이터 라인의 양측부와 중첩되도록 형성된 제2 더미 전극을 추가로 구비한다.

상기 제2 더미 전극은 상기 드레인 전극 및 제1 스토리지 상부 전극과 일체화되어 형성된다.

상기 칼라 필터는 그의 양측부가 상기 데이터 라인과는 이격되면서 상기 제2 더미 전극의 양측부와는 중첩되도록 형성된다.

상기 칼라 필터는 상기 게이트 라인 및 데이터 라인 중 적어도 어느 하나와 그의 주변부가 중첩되도록 형성된다.

상기 화소 전극은 상기 칼라 필터, 더미 전극, 제2 스토리지 상부 전극을 덮도록 형성된다.

상기 제2 게이트 상부 전극과, 제2 데이터 상부 전극 각각은 상기 제1 데이터 상부 전극 및 제2 데이터 상부 전극 각각을 덮도록 형성된다.

상기 더미 전극, 제2 스토리지 상부 전극, 제1 게이트 패드 상부 전극, 제1 데이터 패드 상부 전극, 제2 더미 전극 각각은 저반사 금속인 Mo, Cr, CrOx/Mo, CrOx/Cr, MoOx/Mo 중 적어도 어느 하나로 형성된다.

상기 절연막은 유기 절연물로 형성된다.

본 발명에 따른 COT 기판의 제조 방법은 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인 사이에 접속된 박막 트랜지스터와, 그들을 보호하는 보호막을 포함하는 박막 트랜지스터 어레이를 형성하는 단계와; 상기 박막 트랜지스터 어레이 위에 절연막을 도포한 후, 상기 화소 영역에서 상기 절연막, 보호막, 게이트 절연막을 관통하는 화소홀을 형성하는 단계와; 상기 화소홀을 통해 노출된 상기 박막 트랜지스터의 드레인 전극과 접속되며 상기 박막 트랜지스터를 덮도록 상기 절연막 위에 더미 전극을 형성하는 단계와; 상기 화소홀 내에 칼라 필터를 형성하는 단계와; 상기 칼라 필터 밖으로 노출된 상기 더미 전극과 접속되도록 상기 칼라 필터 위에 화소 전극을 형성하는 단계를 포함한다.

그리고, 본 발명의 제조 방법은 스토리지 캐패시터를 형성하기 위하여 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 중첩되며 상기 화소홀을 통해 일부분이 노출되도록 제1 스토리지 상부 전극을 형성하는 단계와; 상기 노출된 제1 스토리지 상부 전극과 접속되면서 상기 절연막 위에서 상기 화소 전극과 접속된 제2 스토리지 상부 전극을 형성하는 단계를 추가로 포함한다.

또한, 본 발명의 제조 방법은 상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극을 형성하는 단계와; 상기 게이트 패드 하부 전극 위에 적층된 게이트 절연막, 보호막, 절연막을 관통하는 제1 컨택홀을 형성하는 단계와; 상기 제1 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속된 제1 게이트 패드 상부 전극을 형성하는 단계와; 상기 제1 게이트 패드 상부 전극과 중첩되게 형성된 제2 게이트 패드 상부 전극을 형성하는 단계를 추가로 포함한다.

또한, 본 발명의 제조 방법은 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극을 형성하는 단계와; 상기 데이터 패드 하부 전극 위에 적층된 보호막 및 절연막을 관통하는 컨택홀을 형성하는 단계와; 상기 컨택홀을 통해 노출된 데이터 패드 하부 전극과 접속된 제1 데이터 패드 상부 전극을 형성하는 단계와; 상기 제1 데이터 패드 상부 전극과 중첩되게 형성된 제2 데이터 패드 상부 전극을 형성하는 단계를 추가로 포함한다.

또한, 본 발명의 제조 방법은 상기 화소홀의 에지부를 감싸면서 상기 절연막 위에서 상기 데이터 라인의 양측부와 중첩되도록 제2 더미 전극을 형성하는 단계를 추가로 포함한다.

본 발명의 다른 특징에 따른 COT 기판의 제조 방법은 기판 상에 게이트 라인, 그 게이트 라인과 접속된 게이트 전극 및 게이트 패드 하부 전극을 포함하는 게이트 금속 패턴을 형성하는 단계와; 상기 게이트 금속 패턴이 형성된 기판 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막의 소정 영역에 반도체 패턴을 형성하는 단계와; 상기 반도체 패턴이 형성된 게이트 절연막 상에 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 그 데이터 라인과 접속된 소스 전극 및 데이터 패드 하부 전극, 그 소스 전극과 상기 반도체 패턴을 사이에 두고 대향된 드레인 전극, 전단 게이트 라인과 중첩된 제1 스토리지 상부 전극을 포함하는 소스/드레인 금속 패턴을 형성하는 단계와; 상기 소스/드레인 금속 패턴이 형성된 게이트 절연막 상에 보호막을 형성하는 단계와; 상기 보호막 상에 절연막을 형성한 후 상기 화소 영역에서 상기 기판과 드레인 전극 및 제1 스토리지 상부 전극의 일부를 노출시키는 화소홀과, 상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극 각각을 노출시키는 제1 및 제2 컨택홀을 형성하는 단계와; 상기 노출된 드레인 전극, 제1 스토리지 상부 전극, 게이트 패드 하부 전극, 데이터 패드 하부 전극 각각과 접속된 더미 전극, 제2 스토리지 상부 전극, 제1 게이트 패드 상부 전극, 제1 데이터 패드 상부 전극을 포함하는 더미 도전 패턴을 형성하는 단계와; 상기 화소홀에 칼라 필터를 형성하는 단계와; 상기 칼라 필터를 덮으면서 상기 더미 전극 및 제2 스토리지 상부 전극과 접속된 화소 전극, 상기 제1 게이트 패드 상부 전극 및 제1 데이터 패드 상부 전극 각각과 접속된 제2 게이트 패드 상부 전극 및 제2 데이터 패드 상부 전극을 포함하는 투명 도전 패턴을 형성하는 단계를 포함한다.

상기 더미 도전 패턴을 형성하는 단계는 상기 화소홀의 에지부를 감싸면서 상기 절연막 위에서 상기 데이터 라인의 양측부와 중첩되면서 상기 더미 전극 및 제2 스토리지 상부 전극과 일체화된 제2 더미 전극을 형성하는 단계를 추가로 포함한다.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예들을 도 3 내지 도 11을 참조하여 상세하게 설명하기로 한다.

도 3은 본 발명의 실시 예에 따른 COT 기판의 일부분을 도시한 평면도이고, 도 4는 도 3에 도시된 COT 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도이다.

도 3 및 도 4에 도시된 COT 기판은 크게 표시 영역(DA)과 비표시 영역(NDA)으로 구분된다.

표시 영역(DA)은 화소 영역을 정의하는 게이트 및 데이터 라인(102, 104), 게이트 및 데이터 라인(102, 104)과 접속된 박막 트랜지스터(6), 칼라 필터(150) 형성을 위한 화소홀(165)을 마련한 유기막(166), 박막 트랜지스터(106)는 덮는 더미 전극(116), 화소홀(165)에 형성된 칼라 필터(150), 칼라 필터(150) 위에 형성되어 더미 전극(116)을 통해 박막 트랜지스터(106)와 접속된 화소 전극(118)을 구비한다. 또한, 표시 영역(DA)은 게이트 라인(102)과 중첩되며 화소 전극(118)과 접속된 제1 및 제2 스토리지 상부 전극(122, 124)을 더 구비한다.

게이트 라인(102)과 데이터 라인(104)은 기판(160) 위에서 게이트 절연막(162)을 사이에 두고 교차하는 구조로 형성되어 화소 영역을 정의한다.

박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108), 데이터 라인(104)에 접속된 소스 전극(110), 소스 전극(110)과 마주하는 드레인 전극(112)을 구비한다. 그리고, 박막 트랜지스터(106)는 게이트 전극(108)과 게이트 절연막(144)을 사이에 두고 중첩되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114), 그 활성층(114)과 소스 및 드레인 전극(110, 112)과의 컨택 저항을 줄이기 위한 오믹 컨택층(163)을 구비한다.

제1 스토리지 상부 전극(122)은 전단 게이트 라인(102)과 게이트 절연막(144)을 사이에 두고 중첩되어 스토리지 캐패시터를 형성한다.

유기막(166)은 보호막(150) 위에 형성되고, 상기 화소 영역내에 칼라 필터(150)가 형성되어질 화소홀(165)을 마련한다. 이 화소홀(165)은 유기막(166) 아래의 보호막(164) 및 게이트 절연막(162)까지 관통하도록 형성되므로 화소 영역내에서 드레인 전극(112) 및 제1 스토리지 상부 전극(122)의 일부분을 노출시킨다.

더미 전극(116)은 유기막(166) 위에서 박막 트랜지스터(106)를 덮으면서, 화소홀(165)을 통해 노출된 드레인 전극(112)과 접속된다. 제2 스토리지 상부 전극(124)도 유기막(166) 위에서 제1 스토리지 상부 전극(122)을 덮으면서, 화소홀(165)을 통해 노출된 스토리지 상부 전극(122)과 접속된다. 이 경우, 더미 전극(166)은 화소홀(165)을 통해 노출된 드레인 전극(112)을 감싸면서 박막 트랜지스터(106)의 채널부가 외부광 노출되는 것을 방지하기 위하여, 박막 트랜지스터(106) 보다 넓은 면적으로 형성된다. 제2 스토리지 상부 전극(124)도 화소홀(165)을 통해 노출된 제1 스토리지 상부 전극(122)을 감싸도록 그 제1 스토리지 상부 전극(122) 보다 넓은 면적으로 형성된다.

R, G, B 칼러 필터(150)는 화소홀(165) 각각에 도트형으로 형성된다. 칼라 필터(150)는 그의 주변부가 게이트 라인(102) 및 데이터 라인(104)와 중첩되게 형성되면서, 인접한 칼라 필터(150)와는 이격된다. 또한, 칼라 필터(150)는 더미 전극(116) 및 제2 스토리지 상부 전극(124)의 일부분이 노출되게 형성된다. 예를 들면, 칼라 필터(150)은 더미 전극(116)에서 박막 트랜지스터(106)와 중첩된 부분이 노출되게 하고, 제2 스토리지 상부 전극(124)에서 게이트 라인(102)과 중첩된 부분이 노출되게 한다.

화소 전극(118)은 R, G, B 칼라 필터(150) 각각의 위에 독립적으로 형성된다. 그리고, 화소 전극(118)은 칼라 필터(150)를 통해 노출된 더미 전극(116) 및 제2 스토리지 상부 전극(124) 각각을 통해 박막 트랜지스터(106)의 드레인 전극(112) 및 제1 스토리지 상부 전극(122)과 접속된다. 이에 따라, 화소 전극(118)은 칼라 필터(150)를 관통하는 컨택홀을 형성하지 않고도 드레인 전극(112) 및 제1 스토리지 상부 전극(122)과의 접속된다.

그리고, COT 기판의 비표시 영역(NDA)은 게이트 라인(102)과 접속된 게이트 패드(126), 데이터 라인(104)과 접속된 데이터 패드(136)를 구비한다.

게이트 패드(126)는 게이트 라인(102)으로부터 연장된 게이트 패드 하부 전극(128)과, 그 위에 적층된 게이트 절연막(162), 보호막(164), 유기막(166)을 관통하는 제1 컨택홀(130)을 통해 게이트 패드 하부 전극(128)과 접속된 이중 구조의 제1 및 제2 게이트 패드 상부 전극(132, 134)을 구비한다. 여기서, 제2 게이트 패드 상부 전극(134)은 제1 게이트 패드 상부 전극(132)를 감싸도록 그 보다 넓은 면적으로 형성된다.

데이터 패드(136)는 데이터 라인(104)으로부터 연장된 데이터 패드 하부 전극(138)과, 그 위에 적층된 보호막(164), 유기막(166)을 관통하는 제2 컨택홀(140)을 통해 데이터 패드 하부 전극(138)과 접속된 이중 구조의 제1 및 제2 데이터 패드 상부 전극(142, 144)을 구비한다. 여기서, 제2 데이터 패드 상부 전극(144)은 제1 데이터 패드 상부 전극(142)를 감싸도록 그 보다 넓은 면적으로 형성된다.

이와 같이, 본 발명에 따른 COT 기판은 더미 전극(116) 및 제2 스토리지 상부 전극(124)을 구비함으로써 칼라 필터(150)을 관통하는 컨택홀을 형성하지 않고도 화소 전극(118)을 드레인 전극(112) 및 제1 스토리지 상부 전극(122)과 접속시킬 수 있게 된다. 또한, 칼라 필터(150)의 주변부가 게이트 라인(102) 및 데이터 라인(104)의 주변부와 중첩되고, 더미 전극(116)으로 박막 트랜지스터(106)의 채널부를 외부광으로부터 차단함으로써 별도의 블랙 매트릭스가 필요없게 된다. 따라서, 본 발며에 따른 COT 기판은 칼라 필터내의 컨택홀과, 블랙 매트릭스로 인한 개구율 감소를 방지할 수 있게 된다. 이러한 특징을 갖는 본 발명에 따른 COT 기판은 다음과 같은 제조 방법을 통해 형성된다.

도 5a 내지 도 9b는 본 발명의 실시 예에 따른 COT 기판의 제조 방법을 순차적으로 설명하기 위한 평면도들 및 단면도들을 도시한 것이다.

도 5a 및 도 5b를 참조하면, 기판(160) 위에는 보호막(164)까지 포함하는 박막 트랜지스터 어레이가 형성되고, 그 박막 트랜지스터 어레이 위에 화소홀(165)과 컨택홀(130, 140)을 포함하는 유기막(166)이 형성된다. 구체적으로, 박막 트랜지스터 어레이와 유기막(166)은 다음 도 6a 내지 도 6e에 도시된 바와 같이 순차적으로 형성된다.

도 6a를 참조하면, 기판(160) 상에 제1 마스크 공정으로 게이트 라인(102) 및 게이트 전극(108), 게이트 패드 하부 전극(128)을 포함하는 게이트 금속 패턴이 형성된다.

구체적으로, 기판(160) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd)이 이용된다. 게이트 금속층은 제1 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 게이트 금속층이 패터닝된다. 이에 따라, 게이트 라인(102), 그 게이트 라인(102)으로부터 돌출된 게이트 전극(108), 게이트 라인(102)으로부터 연장된 게이트 패드 하부 전극(128)을 포함하는 게이트 금속 패턴이 형성된다.

도 6b를 참조하면, 게이트 금속 패턴이 형성된 기판(160) 상에 게이트 절연막(162)이 형성되고, 그 위에 제2 마스크 공정으로 활성층(114) 및 오믹 컨택층(163)을 포함하는 반도체 패턴이 형성된다.

게이트 절연막(162)은 게이트 금속 패턴이 형성된 기판(160) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 형성된다. 게이트 절연막(162)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다.

게이트 절연막(162) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 반도체층, 즉 비정질 실리콘층 및 n+ 비정질 실리콘층이 적층된다. 이러한 반도체층은 제2 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝된다. 이에 따라, 게이트 전극(108)과 중첩되는 활성층(114) 및 오믹 컨택층(163)을 포함하는 반도체 패턴이 형성된다.

도 6c를 참조하면, 반도체 패턴이 형성된 게이트 절연막(162) 상에 제3 마스크 공정으로 데이터 라인(104), 소스 및 드레인 전극(110, 112), 제1 스토리지 상부 전극(122), 데이터 패드 하부 전극(138)을 포함하는 소스/드레인 금속 패턴이 형성된다.

구체적으로, 반도체 패턴이 형성된 게이트 절연막(162) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 소스/드레인 금속층이 형성된다. 소스/드레인 금속층으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 이용된다. 소스/드레인 금속층은 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝된다. 이에 따라, 게이트 라인(102)과 교차하는 데이터 라인(104), 데이터 라인(104)로부터 돌출된 소스 전극(110), 소스 전극(110)과 마주하는 드레인 전극(112), 전단 게이트 라인(102)과 중첩된 제1 스토리지 상부 전극(122), 데이터 라인(104)으로부터 연장된 데이터 패드 하부 전극(138)을 포함하는 소스/드레인 금속 패턴이 형성된다. 그리고, 소스 전극(112) 및 드레인 전극(114)을 마스크로 하여 그 사이로 노출된 오믹 컨택층(148)을 제거하여 활성층(146)을 노출시킨다.

한편, 전술한 반도체 패턴 및 소스/드레인 금속 패턴은 부분 투과(회절 노광 또는 반투과) 마스크를 이용하는 경우 하나의 마스크 공정으로 형성할 수 있다.

도 6d를 참조하면, 소스/드레인 금속 패턴이 형성된 게이트 절연막(162) 상에 보호막(164)이 형성되고, 그 위에 제4 마스크 공정으로 유기막(166)이 적층된다.

구체적으로, 보호막(164)은 소스/드레인 금속 패턴이 형성된 게이트 절연막(162 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 형성된다. 보호막(164)의 재료로는 게이트 절연막(162)과 같은 무기 절연 물질이나, 유기 절연 물질이 이용된다.

유기 절연막(166)은 보호막(164) 위에 스핀 코팅(Spin Coating) 또는 스핀리스 코팅(Spinless Coating) 등의 방법으로 형성된다. 유기 절연막(166)은 제4 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝된다. 이에 따라, 화소 영역에 칼라 필터(150)가 형성되어질 화소홀(165)이 형성되고, 게이트 및 데이터 패드 하부 전극(128, 138) 각각을 노출시킬 제1 및 제2 컨택홀(130, 140)이 형성된다.

도 6e를 참조하면, 유기 절연막(166)을 마스크로 이용하여 그 아래의 보호막(164) 및 게이트 절연막(162)을 식각한다. 이에 따라, 유기 절연막(166)을 관통하도록 형성된 화소홀(165)는 보호막(164) 및 게이트 절연막(162)까지 관통하게 됨으로써 드레인 전극(112)과 제1 스토리지 상부 전극(122)의 일부분이 노출되게 한다. 또한, 유기 절연막(166)을 관통하도록 형성된 제1 컨택홀(130)은 보호막(164) 및 게이트 절연막(162)까지, 제2 컨택홀(140)은 보호막(164)까지 관통하게 됨으로써 게이트 패드 하부 전극(128) 및 데이터 패드 하부 전극(138) 각각이 노출되게 한다.

도 7a 및 도 7b를 참조하면, 유기 절연막(166) 위에 제5 마스크 공정으로 더미 전극(116), 제2 스토리지 상부 전극(124), 제1 게이트 패드 상부 전극(132), 제1 데이터 패드 상부 전극(142)을 포함하는 더미 도전 패턴이 형성된다.

구체적으로, 유기 절연막(166)이 형성된 기판(160) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 더미 도전층이 형성된다. 더미 도전층으로는 그 위에 형성되어질 투명 도전층과의 갈바닉 현상으로 부식되는 특성을 갖는 알루미늄(Al)계열의 금속을 제외하고, 외부광 반사를 방지하기 위하여 저반사 특성을 갖는 도전 물질이 이용된다. 예를 들면, 더미 도전층으로는 Mo, Cr 등과 같은 단일 금속층 이용되거나, CrOx/Mo, CrOx/Cr, MoOx/Mo 등과 같이 이중 금속층이 이용된다. 이러한 더미 도전층은 제5 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝된다. 이에 따라, 박막 트랜지스터(106)를 덮으면서 화소홀(165)을 통해 노출된 드레인 전극(112)과 접속된 더미 전극(116), 제1 스토리지 상부 전극(122)을 덮으면서 화소홀(165)을 통해 노출된 제1 스토리지 상부 전극(122)과 접속된 제2 스토리지 상부 전극(124), 제1 컨택홀(130)을 통해 노출된 게이트 패드 하부 전극(128)과 접속된 제1 게이트 패드 상부 전극(132), 제2 컨택홀(140)을 통해 노출된 데이터 패드 하부 전극(138)과 접속된 제1 데이터 패드 상부 전극(142)을 포함하는 더미 도전 패턴이 형성된다.

도 8a 및 도 8b를 참조하면, 제6 내지 제8 마스크 공정으로 화소홀(165) 각각에 R, G, B 칼라 필터(150)가 순차적으로 형성된다.

구체적으로, 더미 도전 패턴이 형성된 기판(160) 상에 적색 안료가 분산된 포토레지스트가 도포되어 제6 마스크를 이용한 포토리소그래피 공정으로 현상됨으로써 해당 화소홀(165)에 R 칼라 필터(150)가 형성된다. 그리고, 제7 및 제8 마스크 공정을 상기와 같이 반복함으로써 해당 화소홀(165) 각각에 G, B 칼라 필터(150)가 순차적으로 형성된다. 이 경우, 더미 도전 패턴에 의해 게이트 금속 패턴과, 소스/드레인 금속 패턴이 포토리소그래피 공정에 이용되는 알칼리성 현상액에 의해 손상되는 것을 방지할 수 있게 된다.

그리고, 칼라 필터(150)가 형성된 후, 전면 애싱(Ashing) 공정이나, 노출된 더미 전극 패턴의 표면을 건식 식각하는 공정으로, 더미 전극 패턴의 표면에 존재하는 칼라 필터의 잔사를 제거할 수 있다. 이에 따라, 칼라 필터의 잔사로 인하여 더미 전극 패턴과 그 위에 형성되어질 투명 도전 패턴과의 컨택 불량을 방지할 수 있게 된다.

도 9a 및 도 9b를 참조하면, 제9 마스크 공정으로 화소 전극(118), 제2 게이트 패드 상부 전극(134), 제2 데이터 패드 상부 전극(144)을 포함하는 투명 도전 패턴이 형성된다.

구체적으로, 칼라 필터(150)가 형성된 기판(160) 상에 투명 도전막이 PECVD, 스퍼터링 등의 증착 방법을 통해 형성된다. 투명 도전막으로는 인듐 주석 산화물(Indium Tin Oxide : 이하, ITO)이나 주석 산화물(Tin Oxide : 이하, TO) 또는 인듐 아연 산화물(Indium Zinc Oxide : 이하, IZO) 등이 이용된다. 투명 도전막은 제9 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝된다. 이에 따라, 칼라 필터(150)와 중첩되면서 노출된 더미 전극(116) 및 제2 스토리지 상부 전극(124)과 접속된 화소 전극(118), 제1 게이트 패드 상부 전극(132)과 접속된 제2 게이트 패드 상부 전극(134), 제1 데이터 패드 상부 전극(142)과 접속된 제2 데이터 패드 상부 전극(144)을 포함하는 투명 도전 패턴이 형성된다. 이에 따라, 화소 전극(118)은 더미 전극(116) 및 제2 스토리지 상부 전극(124)을 통해 드레인 전극(112) 및 제1 스토리지 상부 전극(122)과 접속된다. 여기서, 화소 전극(118)은 칼라 필터(150)와 더미 전극(116) 및 제2 스토리지 상부 전극(124)을 완전히 덮도록 형성됨으로써 화소 전극(118)과 더미 전극(116) 및 제2 스토리지 상부 전극(124)의 컨택 특성을 향상시킬 수 있게 된다. 또한, 제2 게이트 및 데이터 패드 상부 전극(134, 144)도 제1 게이트 및 데이터 패드 상부 전극(132, 142) 각각을 완전히 덮도록 형성된다.

도 10 및 도 11은 본 발명의 다른 실시 예에 따른 COT 기판을 도시한 평면도 및 단면도이다.

도 10 및 도 11에 도시된 COT 기판은 도 3 및 도 4에 도시된 COT 기판과 대비하여, 데이터 라인(104)의 양측부와 중첩된 제2 더미 전극(170)이 추가로 구비된 것을 제외하고는 동일한 구성 요소들을 구비하므로, 전술한 구성 요소들에 대한 설명은 생략하기로 한다.

제2 더미 전극(170)은 화소홀(165)의 에지부, 즉 화소홀(165)이 형성된 게이트 절연막(162), 보호막(164), 유기 절연막(166)의 에지부를 감싸면서, 그 유기 절연막(166) 위에서 데이터 라인(104)의 양측부와 중첩되도록 형성된다. 이러한 제2 더미 전극(170)은 박막 트랜지스터(106)와 중첩된 더미 전극(116)과, 제1 스토리지 상부 전극(122)과 중첩된 제2 스토리지 상부 전극(124)와 일체로 형성된다. 다시 말하여, 제2 더미 전극(170)은 전술한 제5 마스크 공정에서 더미 전극(116), 제2 스토리지 상부 전극(122), 제1 게이트 및 데이터 상부 전극(132, 142)과 함께 더미 도전 패턴으로 형성된다.

이에 따라, 칼라 필터(150)의 양측부가 데이터 라인(104)의 양측부와 중첩되지 않는 경우 제2 더미 전극(170)은 그 칼라 필터(150)와 데이터 라인(104)과의 사이를 통한 빛샘을 방지할 수 있게 된다. 이 경우, 데이터 라인(104)을 사이에 두고 인접한 칼라 필터(150) 간의 간격을 증대시킬 수 있으므로 칼라 필터(150)의 패터닝 마진을 증가시킬 수 있게 된다. 나아가, 칼라 필터(150)를 덮도록 형성되는 화소 전극(118)간의 간격도 증가하게 되므로 인접한 화소 전극(118)간의 쇼트 불량을 방지할 수 있게 된다.

상술한 바와 같이, 본 발명에 따른 COT 기판 및 그 제조 방법은 더미 전극 및 제2 스토리지 상부 전극을 구비함으로써 칼라 필터를 관통하는 컨택홀을 형성하지 않고도 화소 전극을 드레인 전극 및 제1 스토리지 상부 전극과 접속시킬 수 있게 된다. 이에 따라, 칼라 필터를 관통하는 컨택홀로 인한 개구율 감소를 방지할 수 있게 된다.

또한, 본 발명에 따른 COT 기판 및 그 제조 방법은 칼라 필터의 주변부가 게이트 라인 및 데이터 라인의 주변부와 중첩되고, 저반사 특성을 갖는 더미 전극이 박막 트랜지스터를 덮도록 형성됨으로써 별도의 블랙 매트릭스가 필요없게 된다. 또는, 칼라 필터의 주변부가 데이터 라인의 주변부와 중첩되지 않는 경우 데이터 라인의 주변부와 중첩되는 제2 더미 전극을 더 형성함으로써 별도의 블랙 매트릭스가 필요없게 된다. 이에 따라, 블랙 매트릭스로 인한 개구율 감소를 방지할 수 있게 된다.

또한, 본 발명에 따른 COT 기판 및 그 제조 방법은 상기 더미 전극 및 제1 스토리지 상부 전극과 함께 제1 게이트 및 데이터 패드 상부 전극을 구비함으로써 칼라 필터 공정시 게이트 금속 패턴과, 소스/드레인 금속 패턴이 칼라 필터의 알칼리성 현상액에 의해 노출되어 손상되는 것을 방지할 수 있게 된다.

또한, 본 발명에 따른 COT 기판 및 그 제조 방법은 칼라 필터 형성 후 더미 도전 패턴 위에 존재하는 칼라 필터의 잔사를 제거함으로써 더미 도전 패턴과 그 위에 형성되어질 투명 도전 패턴과의 컨택 불량을 방지할 수 있게 된다. 나아가, 투명 도전 패턴이 더미 도전 패턴을 완전히 덮도록 형성됨으로써 더미 도전 패턴과 투명 도전 패턴과의 컨택 특성을 더욱 향상시킬 수 있게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1은 종래의 칼라 필터를 갖는 박막 트랜지스터 기판을 부분적으로 도시한 평면도.

도 2은 도 2에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.

도 3은 본 발명의 실시 예에 따른 칼라 필터를 갖는 박막 트랜지스터 기판을 부분적으로 도시한 평면도.

도 4는 도 3에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도.

도 5a 및 도 5b는 본 발명의 실시 예에 따른 칼라 필터를 갖는 박막 트랜지스터 기판에서 유기 절연막까지 형성된 구조를 도시한 평면도 및 단면도.

도 6a 내지 도 6c는 도 5b에 도시된 유기 절연막까지의 형성 과정을 단계적으로 도시한 단면도.

도 7a 및 도 7b는 본 발명의 실시 예에 따른 칼라 필터를 갖는 박막 트랜지스터 기판에서 더미 전극 패턴까지 형성된 구조를 도시한 평면도 및 단면도.

도 8a 및 도 8b는 본 발명의 실시 예에 따른 칼라 필터를 갖는 박막 트랜지스터 기판에서 칼라 필터까지 형성된 구조를 도시한 평면도 및 단면도.

도 9a 및 도 9b는 본 발명의 실시 예에 따른 칼라 필터를 갖는 박막 트랜지스터 기판에서 투명 전극 패턴까지 형성된 구조를 도시한 평면도 및 단면도.

도 10은 본 발명의 다른 실시 예에 따른 칼라 필터를 갖는 박막 트랜지스터 기판을 부분적으로 도시한 평면도.

도 11은 도 10에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

2, 102 : 게이트 라인 4, 104 : 데이터 라인

6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극

10, 110 : 소스 전극 12, 112 : 드레인 전극

24, 26, 130, 140 : 컨택홀 18, 118 : 화소 전극

22, 122 : 스토리지 상부 전극 30 : 블랙 매트릭스

42, 160 : 기판 44, 162 : 게이트 절연막

46, 114 : 활성층 48, 163 : 오믹 컨택층

50, 164 : 제1 보호막 52 : 평탄화층

28, 150 : 칼라 필터 116 : 더미 전극

124 : 제2 스토리지 상부 전극 126 : 게이트 패드

128 : 게이트 패드 하부 전극 132 : 제1 게이트 패드 상부 전극

134 : 제2 게이트 패드 상부 전극 136 : 데이터 패드

138 : 데이터 패드 하부 전극 142 : 제1 데이터 패드 상부 전극

144 : 제2 데이터 패드 상부 전극 165 : 화소홀

166 : 유기 절연막 170 : 제2 더미 전극

Claims

게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인 사이에 접속된 박막 트랜지스터와, 그들을 보호하는 보호막을 포함하는 박막 트랜지스터 어레이와;

상기 박막 트랜지스터 어레이 위에 형성되며 상기 화소 영역에 화소홀이 형성된 절연막과;

상기 화소홀을 통해 노출된 상기 박막 트랜지스터의 드레인 전극과 접속되며 상기 박막 트랜지스터를 덮도록 상기 절연막 위에 형성된 더미 전극과;

상기 화소홀 내에 형성된 칼라 필터와;

상기 칼라 필터 위에 형성되며 그 칼라 필터 밖으로 노출된 상기 더미 전극과 접속된 화소 전극을 구비하는 것을 특징으로 하는 칼라 필터가 형성된 박막 트랜지스터 기판.
제 1 항에 있어서,

스토리지 캐패시터를 형성하기 위하여 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 중첩되며 상기 화소홀을 통해 일부분이 노출되도록 형성된 제1 스토리지 상부 전극과;

상기 노출된 제1 스토리지 상부 전극과 접속되면서 상기 절연막 위에 형성되어 상기 화소 전극과 접속된 제2 스토리지 상부 전극을 추가로 구비하는 것을 특징으로 하는 칼라 필터가 형성된 박막 트래지스터 기판.
제 1 항에 있어서,

상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극과;

상기 게이트 패드 하부 전극 위에 적층된 게이트 절연막, 보호막, 절연막을 관통하는 제1 컨택홀과;

상기 제1 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속된 제1 게이트 패드 상부 전극과;

상기 제1 게이트 패드 상부 전극과 중첩되게 형성된 제2 게이트 패드 상부 전극을 추가로 구비하는 것을 특징으로 하는 칼라 필터가 형성된 박막 트랜지스터 기판.
제 1 항에 있어서,

상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극과;

상기 데이터 패드 하부 전극 위에 적층된 보호막 및 절연막을 관통하는 컨택홀과;

상기 컨택홀을 통해 노출된 데이터 패드 하부 전극과 접속된 제1 데이터 패드 상부 전극과;

상기 제1 데이터 패드 상부 전극과 중첩되게 형성된 제2 데이터 패드 상부 전극을 추가로 구비하는 것을 특징으로 하는 칼라 필터가 형성된 박막 트랜지스터 기판.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 화소홀은 상기 화소 영역에서 절연막, 보호막 게이트 절연막을 관통하여 형성된 것을 특징으로 하는 칼라 필터가 형성된 박막 트랜지스터 기판.
제 5 항에 있어서,

상기 화소홀의 에지부를 감싸면서 상기 절연막 위에서 상기 데이터 라인의 양측부와 중첩되도록 형성된 제2 더미 전극을 추가로 구비하는 것을 특징으로 하는 칼라 필터가 형성된 박막 트랜지스터 기판.
제 6 항에 있어서,

상기 제2 더미 전극은 상기 드레인 전극 및 제1 스토리지 상부 전극과 일체화되어 형성된 것을 특징으로 하는 칼라 필터가 형성된 박막 트랜지스터 기판.
제 6 항에 있어서,

상기 칼라 필터는 그의 양측부가 상기 데이터 라인과는 이격되면서 상기 제2 더미 전극의 양측부와는 중첩되도록 형성된 것을 특징으로 하는 칼라 필터가 형성된 박막 트랜지스터 기판.
제 5 항에 있어서,

상기 칼라 필터는 상기 게이트 라인 및 데이터 라인 중 적어도 어느 하나와 그의 주변부가 중첩되도록 형성된 것을 특징으로 하는 칼라 필터가 형성된 박막 트랜지스터 기판.
제 2 항에 있어서,

상기 화소 전극은 상기 칼라 필터, 더미 전극, 제2 스토리지 상부 전극을 덮도록 형성된 것을 특징으로 하는 칼라 필터가 형성된 박막 트랜지스터 기판.
제 3 항 및 제 4 항 중 어느 한 항에 있어서,

상기 제2 게이트 상부 전극과, 제2 데이터 상부 전극 각각은 상기 제1 데이터 상부 전극 및 제2 데이터 상부 전극 각각을 덮도록 형성된 것을 특징으로 하는 칼라 필터가 형성된 박막 트랜지스터 기판.
제 6 항에 있어서,

상기 더미 전극, 제2 스토리지 상부 전극, 제1 게이트 패드 상부 전극, 제1 데이터 패드 상부 전극, 제2 더미 전극 각각은

저반사 금속인 Mo, Cr, CrOx/Mo, CrOx/Cr, MoOx/Mo 중 적어도 어느 하나로 형성된 것을 특징으로 하는 칼라 필터가 형성된 박막 트랜지스터 기판.
제 1 항에 있어서,

상기 절연막은 유기 절연물로 형성된 것을 특징으로 하는 칼라 필터가 형성된 박막 트랜지스터 기판.
게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인 사이에 접속된 박막 트랜지스터와, 그들을 보호하는 보호막을 포함하는 박막 트랜지스터 어레이를 형성하는 단계와;

상기 박막 트랜지스터 어레이 위에 절연막을 도포한 후, 상기 화소 영역에서 상기 절연막, 보호막, 게이트 절연막을 관통하는 화소홀을 형성하는 단계와;

상기 화소홀을 통해 노출된 상기 박막 트랜지스터의 드레인 전극과 접속되며 상기 박막 트랜지스터를 덮도록 상기 절연막 위에 더미 전극을 형성하는 단계와;

상기 화소홀 내에 칼라 필터를 형성하는 단계와;

상기 칼라 필터 밖으로 노출된 상기 더미 전극과 접속되도록 상기 칼라 필터 위에 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 칼라 필터가 형성된 박막 트랜지스터 기판의 제조 방법.
제 14 항에 있어서,

스토리지 캐패시터를 형성하기 위하여 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 중첩되며 상기 화소홀을 통해 일부분이 노출되도록 제1 스토리지 상부 전극을 형성하는 단계와;

상기 노출된 제1 스토리지 상부 전극과 접속되면서 상기 절연막 위에서 상기 화소 전극과 접속된 제2 스토리지 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 칼라 필터가 형성된 박막 트래지스터 기판의 제조 방법.
제 14 항에 있어서,

상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극을 형성하는 단계와;

상기 게이트 패드 하부 전극 위에 적층된 게이트 절연막, 보호막, 절연막을 관통하는 제1 컨택홀을 형성하는 단계와;

상기 제1 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속된 제1 게이트 패드 상부 전극을 형성하는 단계와;

상기 제1 게이트 패드 상부 전극과 중첩되게 형성된 제2 게이트 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 칼라 필터가 형성된 박막 트랜지스터 기판의 제조 방법.
제 14 항에 있어서,

상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극을 형성하는 단계와;

상기 데이터 패드 하부 전극 위에 적층된 보호막 및 절연막을 관통하는 컨택홀을 형성하는 단계와;

상기 컨택홀을 통해 노출된 데이터 패드 하부 전극과 접속된 제1 데이터 패드 상부 전극을 형성하는 단계와;

상기 제1 데이터 패드 상부 전극과 중첩되게 형성된 제2 데이터 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 칼라 필터가 형성된 박막 트랜지스터 기판의 제조 방법.
제 14 항 내지 제 17 항 중 어느 한 항에 있어서,

상기 화소홀의 에지부를 감싸면서 상기 절연막 위에서 상기 데이터 라인의 양측부와 중첩되도록 제2 더미 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 칼라 필터가 형성된 박막 트랜지스터 기판의 제조 방법.
기판 상에 게이트 라인, 그 게이트 라인과 접속된 게이트 전극 및 게이트 패드 하부 전극을 포함하는 게이트 금속 패턴을 형성하는 단계와;

상기 게이트 금속 패턴이 형성된 기판 상에 게이트 절연막을 형성하는 단계와;

상기 게이트 절연막의 소정 영역에 반도체 패턴을 형성하는 단계와;

상기 반도체 패턴이 형성된 게이트 절연막 상에 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 그 데이터 라인과 접속된 소스 전극 및 데이터 패드 하부 전극, 그 소스 전극과 상기 반도체 패턴을 사이에 두고 대향된 드레인 전극, 전단 게이트 라인과 중첩된 제1 스토리지 상부 전극을 포함하는 소스/드레인 금속 패턴을 형성하는 단계와;

상기 소스/드레인 금속 패턴이 형성된 게이트 절연막 상에 보호막을 형성하는 단계와;

상기 보호막 상에 절연막을 형성한 후 상기 화소 영역에서 상기 기판과 드레인 전극 및 제1 스토리지 상부 전극의 일부를 노출시키는 화소홀과, 상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극 각각을 노출시키는 제1 및 제2 컨택홀을 형성하는 단계와;

상기 노출된 드레인 전극, 제1 스토리지 상부 전극, 게이트 패드 하부 전극, 데이터 패드 하부 전극 각각과 접속된 더미 전극, 제2 스토리지 상부 전극, 제1 게이트 패드 상부 전극, 제1 데이터 패드 상부 전극을 포함하는 더미 도전 패턴을 형성하는 단계와;

상기 화소홀에 칼라 필터를 형성하는 단계와;

상기 칼라 필터를 덮으면서 상기 더미 전극 및 제2 스토리지 상부 전극과 접속된 화소 전극, 상기 제1 게이트 패드 상부 전극 및 제1 데이터 패드 상부 전극 각각과 접속된 제2 게이트 패드 상부 전극 및 제2 데이터 패드 상부 전극을 포함하는 투명 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 칼라 필터가 형성된 박막 트랜지스터 기판의 제조 방법.
제 19 항에 있어서,

상기 더미 도전 패턴을 형성하는 단계는

상기 화소홀의 에지부를 감싸면서 상기 절연막 위에서 상기 데이터 라인의 양측부와 중첩되면서 상기 더미 전극 및 제2 스토리지 상부 전극과 일체화된 제2 더미 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 칼라 필터가 형성된 박막 트랜지스터 기판의 제조 방법.