JP2005287258A - ゲート駆動回路 - Google Patents

Abstract

【課題】 ゲート駆動回路の精度を向上させる。
【解決手段】 ゲート駆動回路１のＮチャネルＭＯＳトランジスタＭ２とＰチャネルＭＯＳトランジスタＭ１とは、入力端子ＩＮ１から入力されたパルス信号に基づき相補的にオンオフし、ＮチャネルパワーＭＯＳトランジスタＭ６をオン、オフさせる。ここで、トランジスタＭ２のオン期間にバックゲート・ソース間が逆バイアス状態になった場合でも、ＰチャネルＭＯＳトランジスタＭ３がインバータＩＮＶ１を介したパルス信号により、オンするので、トランジスタＭ２のオン期間を補完することができる。
【選択図】 図１

Description

本発明は、ゲート駆動回路に関する。

特許文献１には、直列に接続された上アーム側トランジスタと下アーム側トランジスタとを、上アーム側ゲート駆動回路及び下アーム側ゲート駆動回路とでそれぞれ交互にオンさせるゲート駆動回路が示されている。
特開２００３−１８８２１

上アーム側トランジスタと下アーム側トランジスタとの接続点が負荷に接続されている。上アーム側トランジスタがオンすると、その接続点が高レベル（以下、“Ｈ”という）になり、下アーム側トランジスタがオンすると、接続点が低レベル（以下も、“Ｌ”という）になる。

上アーム側ゲート駆動回路及び下アーム側ゲート駆動回路は、直列のＮチャネルネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとでそれぞれ構成することができる。

この場合、例えば上アーム側ゲート駆動回路となるＰチャネルＭＯＳトランジスタのドレインとＮチャネルＭＯＳトランジスタのドレインとが接続され、ＮチャネルＭＯＳトランジスタのソースが、上アーム側トランジスタと下アーム側トランジスタとの接続点に接続され、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタのゲートに制御信号が与えられる。

上アーム側トランジスタをオンからオフに切替える際には、ＮチャネルＭＯＳトランジスタをオンさせる。しかしながら、上アーム側トランジスタをオンからオフに切替える際には、下アーム側トランジスタとの接続点が“Ｈ”になっているので、ＮチャネルＭＯＳトランジスタのソース電位が“Ｈ”になっている。一方、バックゲートは接地電位に接続されている。そのため、ＮチャネルＭＯＳトランジスタのバックゲート・ソース間が逆バイアス状態になり、ゲート電位が“Ｈ”になってもＮチャネルＭＯＳトランジスタが正常にオンしないという問題があった。則ち、駆動の精度が悪かった。

本発明は、駆動精度が高いゲート駆動回路を実現することを目的とする。

上記目的を達成するために、本発明の観点に係るゲート駆動回路は、出力用トランジスタのゲートに接続された第１導通電極と該出力用トランジスタの出力端子に接続された第２導通電極と該第１導通電極及び第２導通電極間の導通状態を制御する制御信号が与えられる第１制御電極とを有する第１の導電型の第１のトランジスタと、前記第１導通電極に接続された第３導通電極と第４導通電極と前記第１制御電極に接続され該第３導通電極及び第４導通電極間の導通状態を制御する第２制御電極を有する、前記第１の導電型とは相補的な第２の導電型の第２のトランジスタと、前記第２導通電極と前記第４導通電極間に接続された充電素子と、前記第１導通電極に接続された第５導通電極と前記第２導通電極に接続された第６導通電極と該第５導通電極及び第６導通電極間の導通状態を制御する第３制御電極とを有する前記第２の導電型の第３のトランジスタと、
前記制御信号に対して相補的な相補信号を生成して前記第３制御電極に与える相補信号発生回路と、を備えることを特徴とする。

このような構成を採用したことにより、第１の導電型の第１のトランジスタに並列に第２の導電型の第３のトランジスタが接続され、制御信号に相補的な相補信号で第３のトランジスタの導通状態が制御される。よって、第１のトランジスタが正常にオンすることができなかったときに、第３のトランジスタがそれを補完してオンする。

なお、前記第１のトランジスタのオン期間の開始時に、前記第２導通電極に対して前記第１制御電極が逆バイアス状態になってもよい。

また、ドレインが出力用トランジスタのゲートに接続され、ソースが該出力用トランジスタの出力端子に接続され、ゲートに制御信号が与えられるＮチャネルＭＯＳトランジスタと、ドレインが前記ＮチャネルＭＯＳトランジスタのドレインに接続され、ゲートに前記制御信号が与えられる第１のＰチャネルＭＯＳトランジスタと、前記第１のＰチャネルＭＯＳトランジスタのソースと前記ＮチャネルＭＯＳトランジスタのソースとの間に接続された充電素子と、ソースが前記ＮチャネルＭＯＳトランジスタのドレインに接続され、ドレインが前記ＮチャネルＭＯＳトランジスタのソースに接続された第２のＰチャネルＭＯＳトランジスタと、前記制御信号に対して相補的な相補信号を生成し、該相補信号を前記第２のＰチャネルＭＯＳトランジスタのゲートに与える相補信号発生回路と、を備えてもよい。

この場合、前記ＮチャネルＭＯＳトランジスタのオン期間の開始時に、該ＮチャネルＭＯＳトランジスタのバックゲート・ソース間が逆バイアス状態になってもよい。

第１の導電型の第１のトランジスタと並列に第２の導電型の第３のトランジスタを接続し、制御信号に相補的な相補信号で第３のトランジスタの導通状態を制御する構成にしたので、第１のトランジスタが正常にオンすることができなかったときに、第３のトランジスタがそれを補完する。よって、出力用トランジスタ
のゲートを精度高く駆動できる。

図１は、本発明の実施形態に係るゲート駆動回路と電源装置の出力段とを示した回路図である。
上側ゲート駆動回路１は、本発明に係るゲート駆動回路であり、出力用トランジスタであるＮチャネルパワーＭＯＳトランジスタＭ６をオン、オフさせるための回路である。

ＮチャネルパワーＭＯＳトランジスタＭ６のドレインは、電源電位ＶＣＣ２に接続され、ＮチャネルパワーＭＯＳトランジスタＭ６のソースにＮチャネルパワーＭＯＳトランジスタＭ７のドレインが接続されている。ＮチャネルパワーＭＯＳトランジスタＭ７のソースがグランド電位ＧＮＤに接続されている。ＮチャネルパワーＭＯＳトランジスタＭ６，Ｍ７が電源装置の出力段となる。ＮチャネルパワーＭＯＳトランジスタＭ６のソースが、例えばコイルＬ１に接続され、コイルＬ１がコンデンサＣ２を介してグランド電位ＧＮＤに接続されている。
ＮチャネルパワーＭＯＳトランジスタＭ７は、下側ゲート駆動回路２により、オン、オフされる。

上側ゲート駆動回路１は、第２のトランジスタであるＰチャネルＭＯＳトランジスタＭ１と、第１のトランジスタであるＮチャネルＭＯＳトランジスタＭ２と、第３のトランジスタであるＰチャネルＭＯＳトランジスタＭ３と、充電素子であるコンデンサＣ１と、相補信号生成回路であるインバータＩＮＶ１とを備えている。

第４導通電極であるＰチャネルＭＯＳトランジスタＭ１のソースとコンデンサＣ１の一方の電極とは、ダイオードＤ１のカソードに接続され、ダイオードＤ１のアノードが、電源電位ＶＣＣ１に接続されている。

第２導通電極であるＮチャネルＭＯＳトランジスタＭ２のソース、第６導通電極であるＰチャネルＭＯＳトランジスタＭ３のドレイン及びコンデンサＣ１の他方の電極は、出力端子であるＮチャネルパワーＭＯＳトランジスタＭ６のソース端子に接続されている。

第３導通電極であるＰチャネルＭＯＳトランジスタＭ１のドレイン、第１導通電極であるＮチャネルＭＯＳトランジスタＭ２のドレイン及び第５導通電極であるＰチャネルＭＯＳトランジスタＭ３のソースは、ＮチャネルパワーＭＯＳトランジスタＭ６のゲートに接続されている。

入力端子ＩＮ１は、ＰチャネルＭＯＳトランジスタＭ１及びＮチャネルＭＯＳトランジスタＭ２のゲートに直接接続され、ＰチャネルＭＯＳトランジスタＭ３のゲートにはインバータＩＮＶ１を介して接続されている。

下側ゲート駆動回路２は、ＰチャネルＭＯＳトランジスタＭ４及びＮチャネルＭＯＳトランジスタＭ５で構成されている。
ＰチャネルＭＯＳトランジスタＭ４のソースは、電源電位ＶＣＣ１に接続されている。ＮチャネルＭＯＳトランジスタＭ５のソースは接地電位ＧＮＤに接続されている。ＰチャネルＭＯＳトランジスタＭ４のドレイン及びＮチャネルＭＯＳトランジスタＭ５のドレインは、ＮチャネルパワーＭＯＳトランジスタＭ７のゲートに接続されている。入力端子ＩＮ２は、ＰチャネルＭＯＳトランジスタＭ４及びＮチャネルＭＯＳトランジスタＭ５のゲートに接続されている。

ＮチャネルパワーＭＯＳトランジスタＭ６のソース及びＮチャネルパワーＭＯＳトランジスタＭ７のドレインは、平滑用のインダクタＬ１及びコンデンサＣ２を介して接地電位ＧＮＤに接続されている。ＮチャネルパワーＭＯＳトランジスタＭ７には、ダイオードＤ２が並列に接続されている。

次に、図１の電源装置の出力段及びゲート駆動回路の動作を説明する。
上側ゲート駆動回路１のパルス入力端子ＩＮ１から制御信号として入力されるパルス信号に基づいて、ＰチャネルＭＯＳトランジスタＭ１がオンする期間と、ＮチャネルＭＯＳトランジスタＭ２及びＰチャネルＭＯＳトランジスタＭ３がオンする期間が時分割で切替わる。

下側ゲート駆動回路２についても同様に、パルス入力端子ＩＮ２からパルス信号が入力され、そのパルス信号に基づいて、ＰチャネルＭＯＳトランジスタＭ４がオンする期間と、ＮチャネルＭＯＳトランジスタＭ５がオンする期間が時分割で切替わる。

コンデンサＣ１は、パワーＭＯＳトランジスタＭ６の駆動電源として働くコンデンサであり、ＮチャネルパワーＭＯＳトランジスタＭ６がオフして、ＮチャネルパワーＭＯＳトランジスタＭ７がオンしているときに充電される。
ＮチャネルパワーＭＯＳトランジスタＭ７がオンしているとき、ＮチャネルパワーＭＯＳトランジスタＭ７を流れる電流は、インダクタＬ１を介してコンデンサＣ２に流れ込む。従って、ダイオードＤ１における電圧降下をＶｂ、ＮチャネルパワーＭＯＳトランジスタＭ７のドレインの電位をＶｃとすれば、充電によってコンデンサＣ１の両端間に生じる電圧Ｖｑは次式（１）で与えられる。
Ｖｑ＝ＶＣＣ１−Ｖｂ−Ｖｃ……（１）

ＮチャネルパワーＭＯＳトランジスタＭ６がオンするときは、上側ゲート駆動回路１のＰチャネルＭＯＳトランジスタＭ１がオンして、コンデンサＣ１の両端間の電圧Ｖｑが、ＰチャネルＭＯＳトランジスタＭ１を介してＮチャネルパワーＭＯＳトランジスタＭ６のゲート・ソース間に印加される。
このとき、ＰチャネルＭＯＳトランジスタＭ１における電圧降下をＶｄとすれば、ＮチャネルパワーＭＯＳトランジスタＭ６のゲート・ソース間の電圧Ｖａは次式（２）で与えられる。

Ｖａ＝ＶＣＣ１−Ｖｂ−Ｖｃ−Ｖｄ……（２）
ＮチャネルパワーＭＯＳトランジスタＭ６がオンしたときは、ＮチャネルパワーＭＯＳトランジスタＭ７がオフするので、ＮチャネルパワーＭＯＳトランジスタＭ６を流れる電流は、インダクタＬ１を介してコンデンサＣ２に流れ込む。このとき、ＮチャネルパワーＭＯＳトランジスタＭ６における電圧降下をＶｅとすれば、ＮチャネルパワーＭＯＳトランジスタＭ６のソース端子の電位Ｖｐは次式（３）で与えられる。

Ｖｐ＝ＶＣＣ２−Ｖｅ……（３）
ＮチャネルパワーＭＯＳトランジスタＭ６のオン期間が終了して、ＮチャネルパワーＭＯＳトランジスタＭ６をオフさせるときには、上側ゲート駆動回路１のＰチャネルＭＯＳトランジスタＭ１をオフさせ、ＮチャネルＭＯＳトランジスタＭ２若しくはＰチャネルＭＯＳトランジスタＭ３オンさせなければならない。

このとき、ＮチャネルＭＯＳトランジスタＭ２のソース端子は、高電位（式（３）で与えられるＶｐ）になっているため、ＮチャネルＭＯＳトランジスタＭ２の閾値電圧Ｖｔが上昇している。従って、ＮチャネルＭＯＳトランジスタＭ２のゲート端子に、オンさせるためのパルス信号が入力されてもＮチャネルＭＯＳトランジスタＭ２が直ぐにオンすることができない。

上記現象を、図２を参照して説明する。
図２は、ＮチャネルＭＯＳトランジスタのドレインＤ、ゲートＧ、ソースＳ及びバックゲートＢを示している。

バックゲートＢは、通常、接地電位に接続されているので、ソースＳの電位が上昇するとバックゲートＢ・ソースＳ間が逆バイアス状態になり、上記のようにＭＯＳトランジスタの閾値電圧Ｖｔが上昇してしまう。従って、ＮチャネルＭＯＳトランジスタＭ２の閾値電圧Ｖｔが高い状態は、ＮチャネルＭＯＳトランジスタＭ２のソースの電位が降下するまで維持される。

一方、ＮチャネルパワーＭＯＳトランジスタＭ６のオン期間が終了して、ＮチャネルパワーＭＯＳトランジスタＭ６をオフさせるときに、ＰチャネルＭＯＳトランジスタＭ３のソースの電位（ＮチャネルパワーＭＯＳトランジスタＭ６のゲートの電位）は、式（３）で与えられる電位Ｖｐに式（２）で与えられる電圧Ｖａが重畳された電位になっている。

従って、ＰチャネルＭＯＳトランジスタＭ３のゲートの電位に、接地電位ＧＮＤに近い電位が供給されれば、ＰチャネルＭＯＳトランジスタＭ３は直ぐにオンすることができる。

ＰチャネルＭＯＳトランジスタＭ３がオンするとＮチャネルパワーＭＯＳトランジスタＭ６のゲート・ソース間の電圧Ｖａが降下するため、ＮチャネルパワーＭＯＳトランジスタＭ６のソースの電位Ｖｐも降下する。更に、ＮチャネルパワーＭＯＳトランジスタＭ６のソースの電位Ｖｐが降下すると、ＮチャネルＭＯＳトランジスタＭ２の閾値電圧Ｖｔが低くなるので、ＮチャネルＭＯＳトランジスタＭ２もオンし易くなる。

図３は、ＮチャネルパワーＭＯＳトランジスタＭ６のゲート・ソース間の電圧Ｖａと、ＮチャネルＭＯＳトランジスタＭ２のオン抵抗Ｒｏｎ１及びＰチャネルＭＯＳトランジスタＭ３のオン抵抗Ｒｏｎ２の関係を示している。

ＮチャネルＭＯＳトランジスタＭ２のオン抵抗Ｒｏｎ１は、Ｖａが大きい領域で大きく、Ｖａが小さい領域で小さくなる。

一方、ＰチャネルＭＯＳトランジスタＭ３のオン抵抗Ｒｏｎ２は、Ｖａが大きい領域で小さく、Ｖａが小さい領域で大きくなる。従って、ＮチャネルＭＯＳトランジスタＭ２とＰチャネルＭＯＳトランジスタＭ３が並列に接続されていれば、Ｖａが大きい領域から小さい領域までオン抵抗が小さい状態が維持される。

上述のように、本発明に係るゲート駆動回路では、オン期間の開始時に、バックゲートＢ・ソースＳ間が逆バイアス状態になるために、閾値電圧Ｖｔが高くなるＮチャネルＭＯＳトランジスタＭ２に、ＰチャネルＭＯＳトランジスタＭ３を並列接続している。

ＮチャネルＭＯＳトランジスタＭ２に並列接続されたＰチャネルＭＯＳトランジスタＭ３は、ＮチャネルＭＯＳトランジスタＭ２の閾値電圧Ｖｔが高い、オン期間の開始時にオンするように構成されているので、そのオン期間の開始時は、並列接続されたＰチャネルＭＯＳトランジスタＭ３のオン抵抗によって、ＮチャネルＭＯＳトランジスタＭ２のオン抵抗が補完される。

尚、下側ゲート駆動回路２のＮチャネルＭＯＳトランジスタＭ５のようにソースが接地電位ＧＮＤに接続されている場合は、オン期間の開始時に、バックゲートＢ・ソースＳ間が逆バイアス状態になることがないので、本発明は適用されない。

以上のように、本実施形態では、上側ゲート駆動回路１にＰチャネルＭＯＳトランジスタＭ３とインバータＩＮＶ１とを設け、ＮチャネルＭＯＳトランジスタＭ２のオン期間をＰチャネルＭＯＳトランジスタＭ３で補完するようにしたので、高精度にＮチャネルパワーＭＯＳトランジスタＭ６を駆動できる。

本発明は、上記実施形態に限定されず、種々の変形が可能てある。
図４は、本実施形態の変形例を示す図である。
例えば、図４に示したようにＮチャネルパワーＭＯＳトランジスタＭ７を用いずに、ダイオードＤ２だけにした場合であっても、上側ゲート駆動回路１のＮチャネルＭＯＳトランジスタ２は、オン期間の開始時に、バックゲートＢ・ソースＳ間が逆バイアス状態になるので、図１の場合と同様に本発明を適用することができる。この場合、下側ゲート駆動回路は削除され、ＮチャネルパワーＭＯＳトランジスタＭ６のオフ期間の出力電流は、ダイオードＤ２を流れインダクタＬ１を介してコンデンサＣ２に流れ込む。

本発明の実施形態に係るゲート駆動回路と電源装置の出力段を示す回路図である。 ＮチャネルＭＯＳトランジスタのドレイン、ゲート、ソース及びバックゲートを示す説明図である ＮチャネルＭＯＳトランジスタのオン抵抗及びＰチャネルＭＯＳトランジスタのオン抵抗の関係を示す回路図である。 図１の変形例を示す図である。

符号の説明

Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５ ＭＯＳトランジスタ
Ｍ６、Ｍ７ パワーＭＯＳトランジスタ
Ｄ１、Ｄ２ ダイオード
インバータ ＩＮＶ１

Claims (4)

1. 出力用トランジスタのゲートに接続された第１導通電極と該出力用トランジスタの出力端子に接続された第２導通電極と該第１導通電極及び第２導通電極間の導通状態を制御する制御信号が与えられる第１制御電極とを有する第１の導電型の第１のトランジスタと、
   前記第１導通電極に接続された第３導通電極と第４導通電極と前記第１制御電極に接続され該第３導通電極及び第４導通電極間の導通状態を制御する第２制御電極を有する、前記第１の導電型とは相補的な第２の導電型の第２のトランジスタと、
   前記第２導通電極と前記第４導通電極間に接続された充電素子と、
   前記第１導通電極に接続された第５導通電極と前記第２導通電極に接続された第６導通電極と該第５導通電極及び第６導通電極間の導通状態を制御する第３制御電極とを有する前記第２の導電型の第３のトランジスタと、
   前記制御信号に対して相補的な相補信号を生成して前記第３制御電極に与える相補信号発生回路と、
   を備えることを特徴とするゲート駆動回路。
2. 前記第１のトランジスタのオン期間の開始時に、前記第２導通電極に対して前記第１制御電極が逆バイアス状態になることを特徴とする請求項１記載のゲート駆動回路。
3. ドレインが出力用トランジスタのゲートに接続され、ソースが該出力用トランジスタの出力端子に接続され、ゲートに制御信号が与えられるＮチャネルＭＯＳトランジスタと、
   ドレインが前記ＮチャネルＭＯＳトランジスタのドレインに接続され、ゲートに前記制御信号が与えられる第１のＰチャネルＭＯＳトランジスタと、
   前記第１のＰチャネルＭＯＳトランジスタのソースと前記ＮチャネルＭＯＳトランジスタのソースとの間に接続された充電素子と、
   ソースが前記ＮチャネルＭＯＳトランジスタのドレインに接続され、ドレインが前記ＮチャネルＭＯＳトランジスタのソースに接続された第２のＰチャネルＭＯＳトランジスタと、
   前記制御信号に対して相補的な相補信号を生成し、該相補信号を前記第２のＰチャネルＭＯＳトランジスタのゲートに与える相補信号発生回路と、
   を備えることを特徴とするゲート駆動回路。
4. 前記ＮチャネルＭＯＳトランジスタのオン期間の開始時に、該ＮチャネルＭＯＳトランジスタのバックゲート・ソース間が逆バイアス状態になることを特徴とする請求項３に記載のゲート駆動回路。
   

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