JPH0360360A - ゲート駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、チョッパやインバータに用いる電圧駆動自己
消弧形半導体スイッチング素子（ＦＥＴ。

ＩＧＢＴ等）のゲート駆動回路に関する。

〔従来の技術〕

ＦＥＴやＩＧＢＴ　（以下、ＦＥＴと記す）は、オン・
オフの状態がゲート電圧によって決まり、定常状態にお
いてはゲート電流が僅少であることから、バイポーラト
ランジスタが電流駆動形素子と呼ばれるのに対比して電
圧駆動形素子と呼ばれている。

従って、スイッチング速度が速いという特徴のほかに、
ゲート駆動電力が小さくてすむという利点が重視されて
いる。

第７図はこの種の電圧駆動形半導体スイッチング素子を
駆動するゲート駆動回路の従来例の構成図、第８図は第
７図の装置の動作を示す波形図である。

駆動パルス発生手段２人は直流電源２２．、２２□とス
イッチング素子６１６□によって構成されている。

直流電源２２．、２２２はＦＥＴで成る主スイッチング
素子１のソース電位を基準として正電圧ＶＣＣおよび負
電圧−ＶＣＣの直流電源を構成する。（一般には、正電
圧と負電圧の大きさは等しくなくても良いが、ここでは
同電圧ＶＣＣとして説明する）スイッチング素子６１．
６□は、タイミング信号によってオン・オフ制御され、
タイミング信号がハイレベルのとき、スイッチング素子
６１がオン、スイッチング素子６□がオフになって、正
電圧ＶＣＣを振幅とし、ソース電位をベースラインとす
る正の電圧パルス（以下、正パルスと記す）が駆動パル
ス発生手段２Ａから出力され、ゲート電流制限抵抗８（
以下、抵抗８と記す）を介して、主スイッチング素子ｌ
のゲートに印加される。また、タイミング信号がロウレ
ベルのとき、スイッチング素子６゜がオフ、スイッチン
グ素子６°２がオンになって、負電圧−ＶＣＣを振幅と
し、ソース電位をベースラインとする負の電圧パルス（
以下、負パルスと記す）が駆動パルス発生手段２Ａから
出力され、前記ゲートに印加される。したがって、主ス
イッチング素子１は、タイミング信号がハイレベルのと
きオン、ロウレベルのときオフになる。

公知のようにＦＥＴのゲートとソース（ＩＧＢＴの場合
にはエミッタであるが以下、ＩＧＢＴの場合も含めてソ
ースと記す）の間にはバイポーラ形トランジスタに比べ
て大きな静電容量（ゲート・ソース間静電容量または入
力容量）が存在し、その大きさはソース領域の大きさや
不純物濃度等によって定まる。この入力容量は第７図中
ゲート・ソース間コンデンサ５（以下、コンデンサ５と
記す）で表現されている。したがって、駆動パルス発生
手段２Ａの出力が負電圧−ＶＣＣから正電圧子Ｖｃｃに
遷移し、または正電圧ＶＣＣから負電圧−ＶＣＣに遷移
する過渡時には、抵抗Ｒを通ってコンデンサ５を充放電
する電流が流れ、電力が消費される。

いま、時刻ｔｏにおいてタイミング信号がロウレベルか
らハイレベルに遷移したとき、すなわち、駆動パルス発
生手段２人の出力が−ＶＣＣから＋ＶＣＣになったとき
の過渡状態を考えると次のオームの法則が戊立っ。

ｉＲ＋　Ｖａ　：　Ｖｃｃ　　　　　　　　　　　（１
）ここで、ｉは駆動パルス発生手段２Ａの出力電流、ｖ
ｏはゲート電圧でコンデンサ５の充電電圧Ｑ／Ｃに等し
い。ｔ＝ｔｏにおいてＶＧ　＝−ｖｃｃなる初期条件を
満足する式（１）の解は次式で表わされる（第８図ＣＢ
）参照）。

ｉ　＝　　（２Ｖｃｃ／　Ｒｙｅ−（ｔ−””Ｒｏ（２
）したがって、ゲート電圧ＶＯは次式で表わされる（第
８図（Ｃ）参照）。

ＶＧ　：　Ｖｃｃ　（１−２ｅ−”−””ＲＣ）　　　
（３）また、充電完了まで直流電源２２．が消費する電
力Ｐは次式で表わされる。

Ｐ＝ｌ　　Ｖｃｃ　　１（１ｔ ｔ。

ψ　　−（ｔｔＪ／ＲＣ ＝（２Ｖｃｃ／Ｒ）　　ｌ　　ｅ １゜ ＝　　２ＣＶｃｃ　　　　　　　　　　　　　　　　　
　　（４）タイミング信号が反転したｔ、。時にも、同
様の電力を直流電源２２□が消費することになるので、
周波数ｆで動作させたときの平均電力ＷはＷ　＝　２Ｐ
ｆ　　＝　４ＣＶｃｃ　ｆ　　　　　　　　（５）にな
る。ただし、ｆ　＜＜　１／（ＣＲ）。

〔発明が解決しようとする課題１ 前記したように、ＦＥＴのゲート・ソース間静電容量は
比較的大きいので、第７図の装置においては、（１）ゲ
ート電圧Ｖ。が比較的大きな時定数ＲＣで立上り（第８
図（Ｃ）参照）、そのため、スイッチング動作に遅れが
生じ、（２）ゲート電圧を変化させるとき、抵抗Ｒを通
ってコンデンサ５の充放電電流が流れるので大きな電力
を消費し、その結果、高速スイッチング性能を活かして
高周波動作をさせようとすると低駆動電力という一方の
特徴が損なわれるという問題点がある。

本発明の目的は、ゲート・ソース間静電容量を充電する
ために生ずるスイッチング動作遅れと、充放電電流によ
る電力消費が少なく、かつ、任意の周波数で電圧駆動形
半導体のスイッチング素子を駆動することができるゲー
ト駆動回路を提供することにある。

〔課題を解決するための手段〕

本発明の第１のゲート駆動回路は、 ソースを基準電位とし、正および負の電圧パルスを生成
する駆動パルス発生手段を有し、該駆動パルス発生手段
の出力をゲート電流制限抵抗を介して電圧駆動形半導体
素子で成る主スイッチング素子のゲートに印加して該主
スイッチング素子をスイッチング動作させるゲート駆動
回路であって、 一方の端子が前記主スイッチング素子のゲートに接続さ
れているインダクタと、 第１のダイオードと第１のスイッチング素子の直列接続
で成る第１の整流回路と、第２のダイオードと第２のス
イッチング素子の直列接続で成る第２の整流回路を含み
、第１の整流回路は主スイッチング素子のソースから前
記インダクタの他方の端子に向う向きを順方向・とじて
それらの間に接続され、第２の整流回路は前記インダク
タの前記他方の端子から前記ソースに向う向きを順方向
としてそれらの間に接続され、第１のスイッチング素子
は、前記電圧パルスの負レベルの後縁から、次の正レベ
ルの後縁以前の所定時刻までの期間、閉路され、第２の
スイッチング素子は、前記電圧パルスの正レベルの後縁
から、次の負レベルの後縁以前の所定時刻までの期間、
閉路されるスイッチング手段を備えている。

本発明の第２のゲート駆動回路は、前記の第１のゲート
駆動回路において、１つの電極が前記主スイッチング素
子のゲートに接続され、他の電極がソースに接続されて
いるコンデンサをさらに含み、当該コンデンサと前記主
スイッチング素子ソース・ゲート間（前記したように、
Ｉ　ＧＢＴが用いられる場合には、エミッタ・ゲート間
であるが以下、ＩＧＢＴの場合も含めてソース・ゲート
と記す）静電容量と前記インダクタが、駆動パルス発生
手段側から見て並列に接続されて共振回路が構成されて
いる。

〔作用〕

本発明の第１のゲート駆動回路は、ゲート電圧ＶＧを反
転させるために共振回路による電気振動が利用される。

すなわち、ゲート・ソース間にインダクタンスＬのイン
ダクタを接続・し、このインダクタと主スイッチング素
子のゲート・ソース間静電容量Ｃによって共振回路を構
成する。しかし、電気振動が利用されるのは、以下に示
すように、電圧パルスの正、負レベルの後縁の位置から
、共振周波数の％サイクルの期間でのみである。

いま、時刻ｔ＜ｔｏで、電圧パルスが負レベルにあって
（第３図の半導体スイッチング素子６□Ｄのオン状態に
対応する。第３図については実施例で詳述する）、ゲー
ト電圧ＶＧ＝−ＶＣＣであるとする。次に、時刻上〇で
電圧パルスが基準レベル（ベースライン）に遷移した後
、共振回路を流れる振動電流ｉ。とゲート電圧Ｖａは次
式で表わされる。

ｉｏ　＝　Ｉｐｏ　ｓｉｎω（ｔ−ｔｏ）　　　　　　
　　（６）ＶＧ　＝−Ｖｃｃ　ｃｏｓω（ｔ−ｔｏ）　
　　　　　　（７）ただし、 Ｈ ω＝　（ＬＣ）　　、　Ｉｐｏ　＝　（Ｃ／Ｌ）’　Ｖ
ｃｃ　　（８）Ｈ したがって、期間で＝π　（ＬＣ）　　　が終了したと
き（時刻上〇＋で）、 ｖａ＝＋Ｖｃｃ になり、ゲート電圧は反転される。したがって、期間て
の電気振動を利用すれば、ゲート電圧Ｖ。を反転させる
ことができる。

この電気振動を利用するために、本発明のスイッチング
手段は次のように作用する。

いま、時刻上〇で電圧パルスが負レベル−ＶＣＣから基
準レベルに遷移すると、その遷移エツジ（負レベルの後
縁）から所定の時刻までの期間で、においては第１のス
イッチング素子は閉路しくオンになり）第１のダイオー
ドの順方向に共振回路が完結される。その結果、主スイ
ッチング素子のソースからゲートに向って振動電流が流
れ、前記したように期間τが経過した時刻ｔｏ＋τにゲ
ート電圧Ｖ。は＋ＶＣＣになる。しかし、式（６）から
明らかなように、時刻上〇十で以後には振動電流１０の
向きは反転するので、振動電流１０は第１のダイオード
によって阻止される。その結果、時刻ｔ。＋で以後にお
いては、第１のスイッチング素子がオンになっていても
振動電流ｉ０は流れない、電圧パルスが正レベルからベ
ースラインに遷移する時（正レベルの後縁）においても
同様である。したがってスイッチング手段は、電圧パル
スの遷移時刻から期間での間にのみ、振動電流を導通す
る。

しかし、このような電気振動によるゲート電圧の完全な
反転は、共振回路が理想的な場合には実現できるが、通
常はインダクタの巻線抵抗や磁束漏洩、および共振回路
中に含まれている抵抗（例えば、前記スイッチング手段
中に含まれれている半導体素子のオン抵抗）による電力
損失（内部損失）によって完全に実現することができな
い、この電力損失のため、最大振動電流はＩｐｏより小
さくなるので、ゲート電圧Ｖ（Ｈの最終値（期間τが経
過した時の値）　Ｖａも＋ＶＣＣに達せず、途中の値に
なる。この電力損失を補充するため、駆動パルス発生手
段は、ゲート電流制御抵抗（抵抗値Ｒ）を経由して、ゲ
ート・ソース間静電容量を充電する追加充電電流ｉＡを
出力し、電力ＰＡを消費する。本発明によると、この追
加充電のためにのみ、駆動パルス発生手段の電力供給が
必要になる。

駆動パルス発生手段が正レベルを出力したとき、追加充
電電流ｉＡおよび追加充電電力ＰＡは次のように表わさ
れる。

、　　　　　−＋ｔ−ｔ＋１／ＲＣ ＩＡ　＝　　ＩＡＯｅ　　　　　　　　　　　　　　（
９）ただし、Ｌｏ　＝　（Ｖｃｃ　−Ｖａ）　／Ｒ（１
０）で、ｔｌは正レベルの前縁の時刻である。

＝　　ＣＶｃｃ　　（Ｖｃｃ−Ｖｏ）　　　　　　　　
　　　　（Ｉｌｌ第９図は、初期値−Ｖｃｃから電気振
動によって反転されたゲート電圧Ｖ。の最終値Ｖ。の種
々の値に対する追加充電電力ＰＡの値を示すグラフであ
る。

ゲート電圧Ｖ。が電気振動によって完全に反転して＋Ｖ
ｃｃになった場合（共振回路に電力損失がない場合）は
■。＝十ｖｃｃでありＰＡ＝Ｏである。また、電気振動
がない場合には、ゲート電圧ｖａは、期間てが経過後に
おいても初期値−ＶＣＣのままであるからＶ。＝−ｖｃ
ｃであり、ＰＡ＝２ＣＶ二。になり、第７図の装置（従
来例）についての式（４）と一致する。このように電気
振動によって反転したゲート電圧ｖ０に比例して駆動電
源の電力が節減される。

また、共振回路の共振周波数を高くして期間てを小さく
設定することにより、ゲート電圧Ｖａの立上りを速くす
ることができるので、主スイッチング素子の動作遅れを
短縮することができる。

本発明の第２のゲート駆動回路は、ゲート・ソース間静
電容量に並列にコンデンサが接続される。ゲート・ソー
ス間静電容量なＣ１該静電容量に並列に接続されるコン
デンサの容量なＣ，インダクタのインダクタンスをＬと
すると、共振周波数ｆは次式で表わされる。

ｆ　＝　（Ｃ＋Ｃ，）Ｌ　　　　　　　　　　　　　（
＋２１いま、Ｃ１に対してＣが無視できる程度にＣ３を
大きくとると、共振周波数ｆは、はぼＬＣＩに等しくな
りゲート・ソース間静電容量Ｃに無関係になる。

したがって、主スイッチング素子を構成する電圧駆動形
半導体の製品のばらつきによって期間での誤差が生ずる
ことを防止することができる。

また、Ｃに対してＣＩが大きくなる程度に応じてＬを小
さくすれば、共振周波数ｆは、本発明の第１のゲート駆
動回路と同じ程度になるので、本発明の第２のゲート駆
動回路は第１のゲート駆動回路と同様に動作する。

〔実施例１ 次に本発明の実施例について図面を参照して説明する。

第１図、第２図はそれぞれ本発明のゲート駆動回路の第
１の実施例の基本構成図および回路図。

第３図は第２図の装置の各部の動作を示す波形図である
。

本実施例のゲート駆動回路の基本構成は、第１図に示さ
れているように、第７図のゲート駆動回路にインダクタ
３を付加し、インダクタ３の一端は主スイッチング素子
１のゲートに、他端はスイッチング手段４を介して主ス
イッチング素子１のソースに接続されている。また駆動
パルス発生手段２の半導体スイッチング素子６．Ｄ、　
ａｇｏは第７図のスイッチング素子６１．６２と同じも
のであるが、その開閉は遅延手段７（第２図参照、第１
図には示されていない）を介してタイミング信号によっ
て制御される。

インダクタ３のインダクタンスはＬで、インダクタ３と
主スイッチング素子１の入力容量（コンデンサ５で表わ
されている）は並列共振回路を構成し、共振周波数ｆは
［２π（ＬＣ）　’　］“に等しい。

スイッチング手段４は、第２図に示されているように、
ダイオードＩＯ＋、　１０ａ、半導体スイッチング素子
＋１＋、　ｌｌａ、コンデンサ１２と抵抗１３で成る微
分回路２１．ベース抵抗１４、インバータ１５によって
構成されている。半導体スイッチング素子１１＋。

１１２はそれぞれＰＮＰおよびＮＰＮ　トランジスタで
、エミッタは主スイッチング素子１のソース（グラウン
ドされている）に接続されている。インバータ１５で反
転されたタイミング信号は、微分回路２１で微分され、
半導体スイッチング素子１１＋、　ｌｌｚのベースに印
加される。コンデンサ１２の容量Ｃ１□、抵抗１３の抵
抗値は、微分回路２！が生成する微分パルスのパルス幅
で、が、期間でより大きく、駆動パルス発生手段２が出
力する負パルスの後縁と次の正パルスの後縁との間の時
間Ｔより小さくなるように定められる。ダイオード１０
１のアノードは半導体スイッチング素子１１．のコレク
タに接続されて第１の整流回路が構成され、ダイオード
ｌＯ３のカソードは半導体スイッチング素子１ｈのコレ
クタに接続されて第２の整流回路が構成されている。ま
た、ダイオードＩＬのカソード、ダイオードｌ（ｈのア
ノードは、インダクタ３に接続されている。したがって
、第２図のスイッチング手段４は、タイミング信号の立
上り後、時間で１が経過するまでの期間、第１の整流回
路を経てグラウンド側から主スイッチング素子１のゲー
ト側へ電流を導通し、タイミング信号の立下り時には、
同じ期間、第２の整流回路を経てゲート側からグラウン
ド側へ電流を導通することができる。しかし、振動電流
の向きがそれぞれの整流回路の順方向に向く期間は、期
間１里の中のでの間だけであるから、スイッチング手段
４は、タイミング信号の立上りまたは立下り後、π（Ｌ
Ｃ）　’に等しい期間でか経過するまでの間にのみ、振
動電流１０を導通し、ゲート電圧■。の極性を反転させ
る。

駆動パルス発生手段２は半導体スイッチング素子６１０
．６２Ｄ、遅延手段７、バッファ１９および電圧＋　ｖ
ｃｃ、　−ＶＣＣを供給する直流電源によって構成され
ている。

半導体スイッチング素子６１０．６□０はそれぞれＮＰ
Ｎ、　ＰＮＰトランジスタで、コレクタはそれぞれ直流
電源＋ＶＣＣおよび−ＶＣＣに接続され、エミッタは、
駆動パルス発生手段２の出力端子に接続されている。遅
延手段７は抵抗１８とコンデンサ１７によって構成され
た積分回路で、その積分出力は半導体スイッチング素子
６１０．６ｚＤのベースに接続されている。抵抗１８の
抵抗値Ｒ１６，コンデンサ１７の電気容量ＣＩ７の大き
さは、時定数Ｃ＋ｔＬａがτ。にほぼ等しくなるように
定められている。この遅延手段７においては、コンデン
サ１７の充電は抵抗１８を通る経路で行われるが、放電
は半導体スイッチング素子６．Ｄ、ｆｉ□口のいずれか
一方のベース電流としてベース・エミッタを経由して行
われるので、コンデンサ１７の電圧が士ＶＣＣからＯに
なるまでの時間（放電時間）は短く、コンデンサの電圧
がＯから±ＶＣＣになるまでの時間は長くなる（Ｃ＋７
Ｒ＋ａ）　、　Ｌ／たがって、第３図に示されているよ
うに、駆動パルス発生手段２が出力する正パルス、負パ
ルスの前線の位置ｔ＋、を目はタイミング信号の立上り
、立下り位置ｊｏ、　ｔ＋。から時間て０だけおくれ、
その後縁の位置ｔ＋ｏ、ｔｏはタイミング信号の立下り
、立上りに同期する。

次に本実施例の動作を説明する。

先ず、タイミング信号が負レベルであると、スイッチン
グ手段４の微分回路２１の出力（抵抗１３の両端電圧）
はＯになり、半導体スイッチング素子１１、、　＋ｔｚ
はオフになる。一方駆動パルス発生手段２の半導体スイ
ッチング素子６．Ｄがオフ、６□Ｄがオンになるので、
駆動パルス発生手段２の出力信号２０のレベルは一■ｃ
ｃになり、ゲート電圧ｖ０はＶｃｃになる。

次に、時刻ｔｏでタイミング信号が立上ると、その立上
り後、期間で。が経過するまで、半導体スイッチング素
子６＋Ｄ、６Ｊは両方ともオフになるので駆動パルス発
生手段２の出力はハイインピーダンスになり、駆動パル
ス発生手段２から主スイッチング素子１のゲートへの電
流の導通は遮断される。一方、スイッチング手段４の微
分回路２１は、パルス幅が１重の負パルスを出力するの
で、半導体スイッチング素子ｔｔｚはオフ、半導体スイ
ッチング素子ＩＩ＋は、期間τ車の間オンになってグラ
ウンド側から主スイッチング素子ｌのゲート側へ式（６
）で表わされる振動電流１０が流れる。この電流１０は
％サイクル＝π（Ｌｃｐ　　＝ての期間流れてゲート電
圧ＶＯを反転させる。この間、駆動パルス発生手段２と
共振回路間の導通は遮断されているので、共振回路に生
じている電気振動が駆動パルス発生手段２に影響される
ことはない、その結果、共振回路の電力損失がない場合
には第３図の振動電流ｉ０曲線の点線で示されているよ
うに、式（６）で示される１／２サイクルの振動電流ｉ
ｏが流れ、それによってゲート電圧ＶＯ曲線の点線で表
わされるように、ゲート電圧Ｖ。は反転する（式（７）
参照）、シかし、電力損失がある場合には時刻ｔ０＋て
において、ゲート電圧ＶａはＶＯ迄しか上昇しない、そ
のため、時刻１＋（・七〇＋で０）以後に駆動パルス発
生手段２は＋Ｖｃｃを出力し、抵抗８を経由して主スイ
ッチング素子ｌのゲートに追加充電電流ｉＡを供給する
（式（９）参照）、このようにして、ゲート電圧ＶＧは
＋ＶＣＣになる。タイミング信号の立下りｔ＋ｏにおい
ても同様の経過でゲート電圧■。は＋ＶＣＣから−Ｖｃ
ｃに反転する。また、ゲート電圧の最終値Ｖ。は、主ス
イッチング素子１をオンにするために十分な値になるよ
うに設定されている。

前述したように、π（ＬＣ）“が充分に小さくなるよう
にＬを定めると、主スイッチング素子ｌは、タイミング
信号から遅れないで動作し、また、駆動パルス発生手段
２が消費する電力は追加充電の電力ＰＡのみでこれは非
常に小さい（式（＋１）参照）、第３図にはて。〉での
場合が示されているが、て。＝でであれば理想的である
。τ。〈ての場合には電気振動と追加充電の動作が重な
るので電力節減効果は減少するが３通常、ゲート電流制
限抵抗Ｒが大きく、時定数ＲＣがてに比べて大きいので
、本発明の基本動作は、それによって損なわれない。

第４図は本発明のゲート駆動回路の第２の実施例の回路
図である。

第１の実施例においては、駆動パルス発生手段２の出力
側から見てインダクタ３は、コンデンサ５と並列に接続
されているけれど、直列に接続することもできる。本実
施例はその場合である。

インダクタ３Ａの一方の端子は主スイッチング素子ｌの
ゲートに接続され、他方の端子はスイッチング手段４お
よび抵抗８に接続されている。その他の接続は第２図の
回路と全く同様である。

タイミング信号の遷移エツジから所定期間で。

が経過する迄の間には駆動パルス発生手段２と共振回路
との間の導通はないので、第２図と第４図の共振回路は
全く同様な動作をする。しかし、遅延期間で。が経過し
た後には、インダクタ３Ａが追加充電電流のバス内にあ
るので、インダクタ３Ａによる電力消費が生ずる。しか
し、インダクタ３Ａの抵抗値は通常小さいので無視する
ことができる。

したがって、第２図、第４図のゲート駆動回路は同じ動
作をする。

第５図、第６図はそれぞれ本発明のゲート駆動回路の第
３の実施例の基本構成図および回路図である。

本実施例のゲート駆動回路は、第１の実施例のコンデン
サ５に並列にコンデンサ２５を接続したものである。

第１の実施例においては期間ではπ（ＬＣ）’に等しい
けれど、入力容量Ｃは、主スイッチング素子１の製品に
よってばらつきがあるため、期間てが主スイッチング素
子１の素子毎に異なるという問題点がある。

本実施例においては、入力容量Ｃに比較してコンデンサ
２５の容量Ｃ３を充分大きくとっている。し尾 たがって、て＝π旧ｃ＋ｃ＋））　　＝π　（ｔ、ｃ、
）’になり、入力容量Ｃに依存しない。また、容ｆｆ１
ｃ＋を大きくした程度に応じてインダクタンスＬを小さ
くすることにより共振周波数ｆは第１の実施例と同程度
にしている。その他については第１の実施例と全く同様
である。

〔発明の効果］ 以上説明したように本発明は、電圧駆動形半導体スイッ
チング素子のゲート回路に、ゲート・ソース間静電容量
を含む共振回路を構成してその共振周波数が充分高くな
るように回路定数を選択し、ゲート電圧反転時には共振
回路に局サイクルの電気振動を発生させてゲート電圧を
ほぼ反転させた後、駆動パルス発生手段の出力をゲート
に印加することにより次の効果を有する。

（１）前記主スイッチング素子の動作遅れを短縮するこ
とができる。

（２）前記主スイッチング素子を駆動する電力を低減す
ることができる。

（３）ブリッジ回路に適用する場合に必要な多出力絶縁
電源の小形化により、低コスト化、信頼性向上への貢献
が期待できる。

（４）主スイッチング素子の電流容量によってゲート駆
動回路を変える必要がなく、系列化の点で有利である。

【図面の簡単な説明】

第１図、第２図はそれぞれ本発明のゲート駆動回路の第
１の実施例の基本構成図および回路図、第３図は第２図
の装置の各部の動作を示す波形図、第４図は本発明のゲ
ート駆動回路の第２の実施例の回路図、第５図、第６図
はそれぞれ本発明のゲート駆動回路の第３の実施例の基
本構成図および回路図、第７図は電圧駆動形半導体スイ
ッチング素子を駆動するゲート駆動回路の従来例の構成
図、第８図は第７図の装置の動作を示す波形図、第９図
は初期値−ＶＣＣから電気振動によって反転されたゲー
ト電圧ｖｏの種々の値に対する追加充電電力ＰＡの値に
示すグラフである。 １・・・・・・・・・・主スイッチング素子、２・・・
・・・・・・・駆動パルス発生手段、３．３Ａ・・・・
・・・インダクタ、 ４・・・・・・・・・・スイッチング手段、５・・・・
・・・・・・コンデンサ （ゲート・ソース間電気容量）、 ７・・・・・・・・・・遅延手段、 ８・・・・・・・・・・抵抗（ゲート電流制限抵抗）９
・・・・・・・・・・タイミング信号、Ｌ、　ｌｏｗ’
・・・・ダイオード、 ２、１７．２５・・・・コンデンサ、 ３、１４．１８・・・・抵抗、 ５・・・・・・・・・・インバータ、 ９・・・・・・・・・・バッファ、 ２０・・・・・・・・・・駆動パルス発生手段出力、２
１・・・・・・・・・・微分回路、 ２２＋、２２□・・・・直流電源。

Claims (1)

1. 【特許請求の範囲】 １、ソースまたはエミッタを基準電位とし、正および負
   の電圧パルスを生成する駆動パルス発生手段を有し、該
   駆動パルス発生手段の出力をゲート電流制限抵抗を介し
   て電圧駆動形半導体素子で成る主スイッチング素子のゲ
   ートに印加して該主スイッチング素子をスイッチング動
   作させるゲート駆動回路において、 一方の端子が前記主スイッチング素子のゲートに接続さ
   れているインダクタと、 第１のダイオードと第１のスイッチング素子の直列接続
   で成る第１の整流回路と、第２のダイオードと第２のス
   イッチング素子の直列接続で成る第２の整流回路とを含
   み、第１の整流回路は主スイッチング素子のソースまた
   はエミッタから前記インダクタの他方の端子に向う向き
   を順方向としてそれらの間に接続され、第２の整流回路
   は前記インダクタの前記他方の端子から前記ソースまた
   はエミッタに向う向きを順方向としてそれらの間に接続
   され、第１のスイッチング素子は、前記電圧パルスの負
   レベルの後縁から、次の正レベルの後縁以前の所定時刻
   までの期間、閉路され、第２のスイッチング素子は前記
   電圧パルスの正レベルの後縁から次の負レベルの後縁以
   前の所定時刻までの期間、閉路されるスイッチング手段
   を備えていることを特徴とするゲート駆動回路。 ２、１つの電極が前記主スイッチング素子のゲートに接
   続され、他の電極がソースに接続されているコンデンサ
   をさらに含み、当該コンデンサと前記主スイッチング素
   子のソース・ゲート間静電容量と前記インダクタが、前
   記駆動パルス発生手段側から見て並列に接続されて共振
   回路が構成されている請求項１に記載のゲート駆動回路
   。