JPH0360360A - ゲート駆動回路 - Google Patents
ゲート駆動回路Info
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- JPH0360360A JPH0360360A JP19426789A JP19426789A JPH0360360A JP H0360360 A JPH0360360 A JP H0360360A JP 19426789 A JP19426789 A JP 19426789A JP 19426789 A JP19426789 A JP 19426789A JP H0360360 A JPH0360360 A JP H0360360A
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- 239000003990 capacitor Substances 0.000 claims description 26
- 238000007599 discharging Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 18
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- Power Conversion In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野]
本発明は、チョッパやインバータに用いる電圧駆動自己
消弧形半導体スイッチング素子(FET。
消弧形半導体スイッチング素子(FET。
IGBT等)のゲート駆動回路に関する。
FETやIGBT (以下、FETと記す)は、オン・
オフの状態がゲート電圧によって決まり、定常状態にお
いてはゲート電流が僅少であることから、バイポーラト
ランジスタが電流駆動形素子と呼ばれるのに対比して電
圧駆動形素子と呼ばれている。
オフの状態がゲート電圧によって決まり、定常状態にお
いてはゲート電流が僅少であることから、バイポーラト
ランジスタが電流駆動形素子と呼ばれるのに対比して電
圧駆動形素子と呼ばれている。
従って、スイッチング速度が速いという特徴のほかに、
ゲート駆動電力が小さくてすむという利点が重視されて
いる。
ゲート駆動電力が小さくてすむという利点が重視されて
いる。
第7図はこの種の電圧駆動形半導体スイッチング素子を
駆動するゲート駆動回路の従来例の構成図、第8図は第
7図の装置の動作を示す波形図である。
駆動するゲート駆動回路の従来例の構成図、第8図は第
7図の装置の動作を示す波形図である。
駆動パルス発生手段2人は直流電源22.、22□とス
イッチング素子616□によって構成されている。
イッチング素子616□によって構成されている。
直流電源22.、222はFETで成る主スイッチング
素子1のソース電位を基準として正電圧VCCおよび負
電圧−VCCの直流電源を構成する。(一般には、正電
圧と負電圧の大きさは等しくなくても良いが、ここでは
同電圧VCCとして説明する)スイッチング素子61.
6□は、タイミング信号によってオン・オフ制御され、
タイミング信号がハイレベルのとき、スイッチング素子
61がオン、スイッチング素子6□がオフになって、正
電圧VCCを振幅とし、ソース電位をベースラインとす
る正の電圧パルス(以下、正パルスと記す)が駆動パル
ス発生手段2Aから出力され、ゲート電流制限抵抗8(
以下、抵抗8と記す)を介して、主スイッチング素子l
のゲートに印加される。また、タイミング信号がロウレ
ベルのとき、スイッチング素子6゜がオフ、スイッチン
グ素子6°2がオンになって、負電圧−VCCを振幅と
し、ソース電位をベースラインとする負の電圧パルス(
以下、負パルスと記す)が駆動パルス発生手段2Aから
出力され、前記ゲートに印加される。したがって、主ス
イッチング素子1は、タイミング信号がハイレベルのと
きオン、ロウレベルのときオフになる。
素子1のソース電位を基準として正電圧VCCおよび負
電圧−VCCの直流電源を構成する。(一般には、正電
圧と負電圧の大きさは等しくなくても良いが、ここでは
同電圧VCCとして説明する)スイッチング素子61.
6□は、タイミング信号によってオン・オフ制御され、
タイミング信号がハイレベルのとき、スイッチング素子
61がオン、スイッチング素子6□がオフになって、正
電圧VCCを振幅とし、ソース電位をベースラインとす
る正の電圧パルス(以下、正パルスと記す)が駆動パル
ス発生手段2Aから出力され、ゲート電流制限抵抗8(
以下、抵抗8と記す)を介して、主スイッチング素子l
のゲートに印加される。また、タイミング信号がロウレ
ベルのとき、スイッチング素子6゜がオフ、スイッチン
グ素子6°2がオンになって、負電圧−VCCを振幅と
し、ソース電位をベースラインとする負の電圧パルス(
以下、負パルスと記す)が駆動パルス発生手段2Aから
出力され、前記ゲートに印加される。したがって、主ス
イッチング素子1は、タイミング信号がハイレベルのと
きオン、ロウレベルのときオフになる。
公知のようにFETのゲートとソース(IGBTの場合
にはエミッタであるが以下、IGBTの場合も含めてソ
ースと記す)の間にはバイポーラ形トランジスタに比べ
て大きな静電容量(ゲート・ソース間静電容量または入
力容量)が存在し、その大きさはソース領域の大きさや
不純物濃度等によって定まる。この入力容量は第7図中
ゲート・ソース間コンデンサ5(以下、コンデンサ5と
記す)で表現されている。したがって、駆動パルス発生
手段2Aの出力が負電圧−VCCから正電圧子Vccに
遷移し、または正電圧VCCから負電圧−VCCに遷移
する過渡時には、抵抗Rを通ってコンデンサ5を充放電
する電流が流れ、電力が消費される。
にはエミッタであるが以下、IGBTの場合も含めてソ
ースと記す)の間にはバイポーラ形トランジスタに比べ
て大きな静電容量(ゲート・ソース間静電容量または入
力容量)が存在し、その大きさはソース領域の大きさや
不純物濃度等によって定まる。この入力容量は第7図中
ゲート・ソース間コンデンサ5(以下、コンデンサ5と
記す)で表現されている。したがって、駆動パルス発生
手段2Aの出力が負電圧−VCCから正電圧子Vccに
遷移し、または正電圧VCCから負電圧−VCCに遷移
する過渡時には、抵抗Rを通ってコンデンサ5を充放電
する電流が流れ、電力が消費される。
いま、時刻toにおいてタイミング信号がロウレベルか
らハイレベルに遷移したとき、すなわち、駆動パルス発
生手段2人の出力が−VCCから+VCCになったとき
の過渡状態を考えると次のオームの法則が戊立っ。
らハイレベルに遷移したとき、すなわち、駆動パルス発
生手段2人の出力が−VCCから+VCCになったとき
の過渡状態を考えると次のオームの法則が戊立っ。
iR+ Va : Vcc (1
)ここで、iは駆動パルス発生手段2Aの出力電流、v
oはゲート電圧でコンデンサ5の充電電圧Q/Cに等し
い。t=toにおいてVG =−vccなる初期条件を
満足する式(1)の解は次式で表わされる(第8図CB
)参照)。
)ここで、iは駆動パルス発生手段2Aの出力電流、v
oはゲート電圧でコンデンサ5の充電電圧Q/Cに等し
い。t=toにおいてVG =−vccなる初期条件を
満足する式(1)の解は次式で表わされる(第8図CB
)参照)。
i = (2Vcc/ Rye−(t−””Ro(2
)したがって、ゲート電圧VOは次式で表わされる(第
8図(C)参照)。
)したがって、ゲート電圧VOは次式で表わされる(第
8図(C)参照)。
VG : Vcc (1−2e−”−””RC)
(3)また、充電完了まで直流電源22.が消費する電
力Pは次式で表わされる。
(3)また、充電完了まで直流電源22.が消費する電
力Pは次式で表わされる。
P=l Vcc 1(1t
t。
ψ −(ttJ/RC
=(2Vcc/R) l e
1゜
= 2CVcc
(4)タイミング信号が反転したt、。時にも、同
様の電力を直流電源22□が消費することになるので、
周波数fで動作させたときの平均電力WはW = 2P
f = 4CVcc f (5)にな
る。ただし、f << 1/(CR)。
(4)タイミング信号が反転したt、。時にも、同
様の電力を直流電源22□が消費することになるので、
周波数fで動作させたときの平均電力WはW = 2P
f = 4CVcc f (5)にな
る。ただし、f << 1/(CR)。
〔発明が解決しようとする課題1
前記したように、FETのゲート・ソース間静電容量は
比較的大きいので、第7図の装置においては、(1)ゲ
ート電圧V。が比較的大きな時定数RCで立上り(第8
図(C)参照)、そのため、スイッチング動作に遅れが
生じ、(2)ゲート電圧を変化させるとき、抵抗Rを通
ってコンデンサ5の充放電電流が流れるので大きな電力
を消費し、その結果、高速スイッチング性能を活かして
高周波動作をさせようとすると低駆動電力という一方の
特徴が損なわれるという問題点がある。
比較的大きいので、第7図の装置においては、(1)ゲ
ート電圧V。が比較的大きな時定数RCで立上り(第8
図(C)参照)、そのため、スイッチング動作に遅れが
生じ、(2)ゲート電圧を変化させるとき、抵抗Rを通
ってコンデンサ5の充放電電流が流れるので大きな電力
を消費し、その結果、高速スイッチング性能を活かして
高周波動作をさせようとすると低駆動電力という一方の
特徴が損なわれるという問題点がある。
本発明の目的は、ゲート・ソース間静電容量を充電する
ために生ずるスイッチング動作遅れと、充放電電流によ
る電力消費が少なく、かつ、任意の周波数で電圧駆動形
半導体のスイッチング素子を駆動することができるゲー
ト駆動回路を提供することにある。
ために生ずるスイッチング動作遅れと、充放電電流によ
る電力消費が少なく、かつ、任意の周波数で電圧駆動形
半導体のスイッチング素子を駆動することができるゲー
ト駆動回路を提供することにある。
本発明の第1のゲート駆動回路は、
ソースを基準電位とし、正および負の電圧パルスを生成
する駆動パルス発生手段を有し、該駆動パルス発生手段
の出力をゲート電流制限抵抗を介して電圧駆動形半導体
素子で成る主スイッチング素子のゲートに印加して該主
スイッチング素子をスイッチング動作させるゲート駆動
回路であって、 一方の端子が前記主スイッチング素子のゲートに接続さ
れているインダクタと、 第1のダイオードと第1のスイッチング素子の直列接続
で成る第1の整流回路と、第2のダイオードと第2のス
イッチング素子の直列接続で成る第2の整流回路を含み
、第1の整流回路は主スイッチング素子のソースから前
記インダクタの他方の端子に向う向きを順方向・とじて
それらの間に接続され、第2の整流回路は前記インダク
タの前記他方の端子から前記ソースに向う向きを順方向
としてそれらの間に接続され、第1のスイッチング素子
は、前記電圧パルスの負レベルの後縁から、次の正レベ
ルの後縁以前の所定時刻までの期間、閉路され、第2の
スイッチング素子は、前記電圧パルスの正レベルの後縁
から、次の負レベルの後縁以前の所定時刻までの期間、
閉路されるスイッチング手段を備えている。
する駆動パルス発生手段を有し、該駆動パルス発生手段
の出力をゲート電流制限抵抗を介して電圧駆動形半導体
素子で成る主スイッチング素子のゲートに印加して該主
スイッチング素子をスイッチング動作させるゲート駆動
回路であって、 一方の端子が前記主スイッチング素子のゲートに接続さ
れているインダクタと、 第1のダイオードと第1のスイッチング素子の直列接続
で成る第1の整流回路と、第2のダイオードと第2のス
イッチング素子の直列接続で成る第2の整流回路を含み
、第1の整流回路は主スイッチング素子のソースから前
記インダクタの他方の端子に向う向きを順方向・とじて
それらの間に接続され、第2の整流回路は前記インダク
タの前記他方の端子から前記ソースに向う向きを順方向
としてそれらの間に接続され、第1のスイッチング素子
は、前記電圧パルスの負レベルの後縁から、次の正レベ
ルの後縁以前の所定時刻までの期間、閉路され、第2の
スイッチング素子は、前記電圧パルスの正レベルの後縁
から、次の負レベルの後縁以前の所定時刻までの期間、
閉路されるスイッチング手段を備えている。
本発明の第2のゲート駆動回路は、前記の第1のゲート
駆動回路において、1つの電極が前記主スイッチング素
子のゲートに接続され、他の電極がソースに接続されて
いるコンデンサをさらに含み、当該コンデンサと前記主
スイッチング素子ソース・ゲート間(前記したように、
I GBTが用いられる場合には、エミッタ・ゲート間
であるが以下、IGBTの場合も含めてソース・ゲート
と記す)静電容量と前記インダクタが、駆動パルス発生
手段側から見て並列に接続されて共振回路が構成されて
いる。
駆動回路において、1つの電極が前記主スイッチング素
子のゲートに接続され、他の電極がソースに接続されて
いるコンデンサをさらに含み、当該コンデンサと前記主
スイッチング素子ソース・ゲート間(前記したように、
I GBTが用いられる場合には、エミッタ・ゲート間
であるが以下、IGBTの場合も含めてソース・ゲート
と記す)静電容量と前記インダクタが、駆動パルス発生
手段側から見て並列に接続されて共振回路が構成されて
いる。
本発明の第1のゲート駆動回路は、ゲート電圧VGを反
転させるために共振回路による電気振動が利用される。
転させるために共振回路による電気振動が利用される。
すなわち、ゲート・ソース間にインダクタンスLのイン
ダクタを接続・し、このインダクタと主スイッチング素
子のゲート・ソース間静電容量Cによって共振回路を構
成する。しかし、電気振動が利用されるのは、以下に示
すように、電圧パルスの正、負レベルの後縁の位置から
、共振周波数の%サイクルの期間でのみである。
ダクタを接続・し、このインダクタと主スイッチング素
子のゲート・ソース間静電容量Cによって共振回路を構
成する。しかし、電気振動が利用されるのは、以下に示
すように、電圧パルスの正、負レベルの後縁の位置から
、共振周波数の%サイクルの期間でのみである。
いま、時刻t<toで、電圧パルスが負レベルにあって
(第3図の半導体スイッチング素子6□Dのオン状態に
対応する。第3図については実施例で詳述する)、ゲー
ト電圧VG=−VCCであるとする。次に、時刻上〇で
電圧パルスが基準レベル(ベースライン)に遷移した後
、共振回路を流れる振動電流i。とゲート電圧Vaは次
式で表わされる。
(第3図の半導体スイッチング素子6□Dのオン状態に
対応する。第3図については実施例で詳述する)、ゲー
ト電圧VG=−VCCであるとする。次に、時刻上〇で
電圧パルスが基準レベル(ベースライン)に遷移した後
、共振回路を流れる振動電流i。とゲート電圧Vaは次
式で表わされる。
io = Ipo sinω(t−to)
(6)VG =−Vcc cosω(t−to)
(7)ただし、 H ω= (LC) 、 Ipo = (C/L)’ V
cc (8)H したがって、期間で=π (LC) が終了したと
き(時刻上〇+で)、 va=+Vcc になり、ゲート電圧は反転される。したがって、期間て
の電気振動を利用すれば、ゲート電圧V。を反転させる
ことができる。
(6)VG =−Vcc cosω(t−to)
(7)ただし、 H ω= (LC) 、 Ipo = (C/L)’ V
cc (8)H したがって、期間で=π (LC) が終了したと
き(時刻上〇+で)、 va=+Vcc になり、ゲート電圧は反転される。したがって、期間て
の電気振動を利用すれば、ゲート電圧V。を反転させる
ことができる。
この電気振動を利用するために、本発明のスイッチング
手段は次のように作用する。
手段は次のように作用する。
いま、時刻上〇で電圧パルスが負レベル−VCCから基
準レベルに遷移すると、その遷移エツジ(負レベルの後
縁)から所定の時刻までの期間で、においては第1のス
イッチング素子は閉路しくオンになり)第1のダイオー
ドの順方向に共振回路が完結される。その結果、主スイ
ッチング素子のソースからゲートに向って振動電流が流
れ、前記したように期間τが経過した時刻to+τにゲ
ート電圧V。は+VCCになる。しかし、式(6)から
明らかなように、時刻上〇十で以後には振動電流10の
向きは反転するので、振動電流10は第1のダイオード
によって阻止される。その結果、時刻t。+で以後にお
いては、第1のスイッチング素子がオンになっていても
振動電流i0は流れない、電圧パルスが正レベルからベ
ースラインに遷移する時(正レベルの後縁)においても
同様である。したがってスイッチング手段は、電圧パル
スの遷移時刻から期間での間にのみ、振動電流を導通す
る。
準レベルに遷移すると、その遷移エツジ(負レベルの後
縁)から所定の時刻までの期間で、においては第1のス
イッチング素子は閉路しくオンになり)第1のダイオー
ドの順方向に共振回路が完結される。その結果、主スイ
ッチング素子のソースからゲートに向って振動電流が流
れ、前記したように期間τが経過した時刻to+τにゲ
ート電圧V。は+VCCになる。しかし、式(6)から
明らかなように、時刻上〇十で以後には振動電流10の
向きは反転するので、振動電流10は第1のダイオード
によって阻止される。その結果、時刻t。+で以後にお
いては、第1のスイッチング素子がオンになっていても
振動電流i0は流れない、電圧パルスが正レベルからベ
ースラインに遷移する時(正レベルの後縁)においても
同様である。したがってスイッチング手段は、電圧パル
スの遷移時刻から期間での間にのみ、振動電流を導通す
る。
しかし、このような電気振動によるゲート電圧の完全な
反転は、共振回路が理想的な場合には実現できるが、通
常はインダクタの巻線抵抗や磁束漏洩、および共振回路
中に含まれている抵抗(例えば、前記スイッチング手段
中に含まれれている半導体素子のオン抵抗)による電力
損失(内部損失)によって完全に実現することができな
い、この電力損失のため、最大振動電流はIpoより小
さくなるので、ゲート電圧V(Hの最終値(期間τが経
過した時の値) Vaも+VCCに達せず、途中の値に
なる。この電力損失を補充するため、駆動パルス発生手
段は、ゲート電流制御抵抗(抵抗値R)を経由して、ゲ
ート・ソース間静電容量を充電する追加充電電流iAを
出力し、電力PAを消費する。本発明によると、この追
加充電のためにのみ、駆動パルス発生手段の電力供給が
必要になる。
反転は、共振回路が理想的な場合には実現できるが、通
常はインダクタの巻線抵抗や磁束漏洩、および共振回路
中に含まれている抵抗(例えば、前記スイッチング手段
中に含まれれている半導体素子のオン抵抗)による電力
損失(内部損失)によって完全に実現することができな
い、この電力損失のため、最大振動電流はIpoより小
さくなるので、ゲート電圧V(Hの最終値(期間τが経
過した時の値) Vaも+VCCに達せず、途中の値に
なる。この電力損失を補充するため、駆動パルス発生手
段は、ゲート電流制御抵抗(抵抗値R)を経由して、ゲ
ート・ソース間静電容量を充電する追加充電電流iAを
出力し、電力PAを消費する。本発明によると、この追
加充電のためにのみ、駆動パルス発生手段の電力供給が
必要になる。
駆動パルス発生手段が正レベルを出力したとき、追加充
電電流iAおよび追加充電電力PAは次のように表わさ
れる。
電電流iAおよび追加充電電力PAは次のように表わさ
れる。
、 −+t−t+1/RC
IA = IAOe (
9)ただし、Lo = (Vcc −Va) /R(1
0)で、tlは正レベルの前縁の時刻である。
9)ただし、Lo = (Vcc −Va) /R(1
0)で、tlは正レベルの前縁の時刻である。
= CVcc (Vcc−Vo)
(Ill第9図は、初期値−Vccから電気振
動によって反転されたゲート電圧V。の最終値V。の種
々の値に対する追加充電電力PAの値を示すグラフであ
る。
(Ill第9図は、初期値−Vccから電気振
動によって反転されたゲート電圧V。の最終値V。の種
々の値に対する追加充電電力PAの値を示すグラフであ
る。
ゲート電圧V。が電気振動によって完全に反転して+V
ccになった場合(共振回路に電力損失がない場合)は
■。=十vccでありPA=Oである。また、電気振動
がない場合には、ゲート電圧vaは、期間てが経過後に
おいても初期値−VCCのままであるからV。=−vc
cであり、PA=2CV二。になり、第7図の装置(従
来例)についての式(4)と一致する。このように電気
振動によって反転したゲート電圧v0に比例して駆動電
源の電力が節減される。
ccになった場合(共振回路に電力損失がない場合)は
■。=十vccでありPA=Oである。また、電気振動
がない場合には、ゲート電圧vaは、期間てが経過後に
おいても初期値−VCCのままであるからV。=−vc
cであり、PA=2CV二。になり、第7図の装置(従
来例)についての式(4)と一致する。このように電気
振動によって反転したゲート電圧v0に比例して駆動電
源の電力が節減される。
また、共振回路の共振周波数を高くして期間てを小さく
設定することにより、ゲート電圧Vaの立上りを速くす
ることができるので、主スイッチング素子の動作遅れを
短縮することができる。
設定することにより、ゲート電圧Vaの立上りを速くす
ることができるので、主スイッチング素子の動作遅れを
短縮することができる。
本発明の第2のゲート駆動回路は、ゲート・ソース間静
電容量に並列にコンデンサが接続される。ゲート・ソー
ス間静電容量なC1該静電容量に並列に接続されるコン
デンサの容量なC,インダクタのインダクタンスをLと
すると、共振周波数fは次式で表わされる。
電容量に並列にコンデンサが接続される。ゲート・ソー
ス間静電容量なC1該静電容量に並列に接続されるコン
デンサの容量なC,インダクタのインダクタンスをLと
すると、共振周波数fは次式で表わされる。
f = (C+C,)L (
+21いま、C1に対してCが無視できる程度にC3を
大きくとると、共振周波数fは、はぼLCIに等しくな
りゲート・ソース間静電容量Cに無関係になる。
+21いま、C1に対してCが無視できる程度にC3を
大きくとると、共振周波数fは、はぼLCIに等しくな
りゲート・ソース間静電容量Cに無関係になる。
したがって、主スイッチング素子を構成する電圧駆動形
半導体の製品のばらつきによって期間での誤差が生ずる
ことを防止することができる。
半導体の製品のばらつきによって期間での誤差が生ずる
ことを防止することができる。
また、Cに対してCIが大きくなる程度に応じてLを小
さくすれば、共振周波数fは、本発明の第1のゲート駆
動回路と同じ程度になるので、本発明の第2のゲート駆
動回路は第1のゲート駆動回路と同様に動作する。
さくすれば、共振周波数fは、本発明の第1のゲート駆
動回路と同じ程度になるので、本発明の第2のゲート駆
動回路は第1のゲート駆動回路と同様に動作する。
〔実施例1
次に本発明の実施例について図面を参照して説明する。
第1図、第2図はそれぞれ本発明のゲート駆動回路の第
1の実施例の基本構成図および回路図。
1の実施例の基本構成図および回路図。
第3図は第2図の装置の各部の動作を示す波形図である
。
。
本実施例のゲート駆動回路の基本構成は、第1図に示さ
れているように、第7図のゲート駆動回路にインダクタ
3を付加し、インダクタ3の一端は主スイッチング素子
1のゲートに、他端はスイッチング手段4を介して主ス
イッチング素子1のソースに接続されている。また駆動
パルス発生手段2の半導体スイッチング素子6.D、
agoは第7図のスイッチング素子61.62と同じも
のであるが、その開閉は遅延手段7(第2図参照、第1
図には示されていない)を介してタイミング信号によっ
て制御される。
れているように、第7図のゲート駆動回路にインダクタ
3を付加し、インダクタ3の一端は主スイッチング素子
1のゲートに、他端はスイッチング手段4を介して主ス
イッチング素子1のソースに接続されている。また駆動
パルス発生手段2の半導体スイッチング素子6.D、
agoは第7図のスイッチング素子61.62と同じも
のであるが、その開閉は遅延手段7(第2図参照、第1
図には示されていない)を介してタイミング信号によっ
て制御される。
インダクタ3のインダクタンスはLで、インダクタ3と
主スイッチング素子1の入力容量(コンデンサ5で表わ
されている)は並列共振回路を構成し、共振周波数fは
[2π(LC) ’ ]“に等しい。
主スイッチング素子1の入力容量(コンデンサ5で表わ
されている)は並列共振回路を構成し、共振周波数fは
[2π(LC) ’ ]“に等しい。
スイッチング手段4は、第2図に示されているように、
ダイオードIO+、 10a、半導体スイッチング素子
+1+、 lla、コンデンサ12と抵抗13で成る微
分回路21.ベース抵抗14、インバータ15によって
構成されている。半導体スイッチング素子11+。
ダイオードIO+、 10a、半導体スイッチング素子
+1+、 lla、コンデンサ12と抵抗13で成る微
分回路21.ベース抵抗14、インバータ15によって
構成されている。半導体スイッチング素子11+。
112はそれぞれPNPおよびNPN トランジスタで
、エミッタは主スイッチング素子1のソース(グラウン
ドされている)に接続されている。インバータ15で反
転されたタイミング信号は、微分回路21で微分され、
半導体スイッチング素子11+、 llzのベースに印
加される。コンデンサ12の容量C1□、抵抗13の抵
抗値は、微分回路2!が生成する微分パルスのパルス幅
で、が、期間でより大きく、駆動パルス発生手段2が出
力する負パルスの後縁と次の正パルスの後縁との間の時
間Tより小さくなるように定められる。ダイオード10
1のアノードは半導体スイッチング素子11.のコレク
タに接続されて第1の整流回路が構成され、ダイオード
lO3のカソードは半導体スイッチング素子1hのコレ
クタに接続されて第2の整流回路が構成されている。ま
た、ダイオードILのカソード、ダイオードl(hのア
ノードは、インダクタ3に接続されている。したがって
、第2図のスイッチング手段4は、タイミング信号の立
上り後、時間で1が経過するまでの期間、第1の整流回
路を経てグラウンド側から主スイッチング素子1のゲー
ト側へ電流を導通し、タイミング信号の立下り時には、
同じ期間、第2の整流回路を経てゲート側からグラウン
ド側へ電流を導通することができる。しかし、振動電流
の向きがそれぞれの整流回路の順方向に向く期間は、期
間1里の中のでの間だけであるから、スイッチング手段
4は、タイミング信号の立上りまたは立下り後、π(L
C) ’に等しい期間でか経過するまでの間にのみ、振
動電流10を導通し、ゲート電圧■。の極性を反転させ
る。
、エミッタは主スイッチング素子1のソース(グラウン
ドされている)に接続されている。インバータ15で反
転されたタイミング信号は、微分回路21で微分され、
半導体スイッチング素子11+、 llzのベースに印
加される。コンデンサ12の容量C1□、抵抗13の抵
抗値は、微分回路2!が生成する微分パルスのパルス幅
で、が、期間でより大きく、駆動パルス発生手段2が出
力する負パルスの後縁と次の正パルスの後縁との間の時
間Tより小さくなるように定められる。ダイオード10
1のアノードは半導体スイッチング素子11.のコレク
タに接続されて第1の整流回路が構成され、ダイオード
lO3のカソードは半導体スイッチング素子1hのコレ
クタに接続されて第2の整流回路が構成されている。ま
た、ダイオードILのカソード、ダイオードl(hのア
ノードは、インダクタ3に接続されている。したがって
、第2図のスイッチング手段4は、タイミング信号の立
上り後、時間で1が経過するまでの期間、第1の整流回
路を経てグラウンド側から主スイッチング素子1のゲー
ト側へ電流を導通し、タイミング信号の立下り時には、
同じ期間、第2の整流回路を経てゲート側からグラウン
ド側へ電流を導通することができる。しかし、振動電流
の向きがそれぞれの整流回路の順方向に向く期間は、期
間1里の中のでの間だけであるから、スイッチング手段
4は、タイミング信号の立上りまたは立下り後、π(L
C) ’に等しい期間でか経過するまでの間にのみ、振
動電流10を導通し、ゲート電圧■。の極性を反転させ
る。
駆動パルス発生手段2は半導体スイッチング素子610
.62D、遅延手段7、バッファ19および電圧+ v
cc、 −VCCを供給する直流電源によって構成され
ている。
.62D、遅延手段7、バッファ19および電圧+ v
cc、 −VCCを供給する直流電源によって構成され
ている。
半導体スイッチング素子610.6□0はそれぞれNP
N、 PNPトランジスタで、コレクタはそれぞれ直流
電源+VCCおよび−VCCに接続され、エミッタは、
駆動パルス発生手段2の出力端子に接続されている。遅
延手段7は抵抗18とコンデンサ17によって構成され
た積分回路で、その積分出力は半導体スイッチング素子
610.6zDのベースに接続されている。抵抗18の
抵抗値R16,コンデンサ17の電気容量CI7の大き
さは、時定数C+tLaがτ。にほぼ等しくなるように
定められている。この遅延手段7においては、コンデン
サ17の充電は抵抗18を通る経路で行われるが、放電
は半導体スイッチング素子6.D、fi□口のいずれか
一方のベース電流としてベース・エミッタを経由して行
われるので、コンデンサ17の電圧が士VCCからOに
なるまでの時間(放電時間)は短く、コンデンサの電圧
がOから±VCCになるまでの時間は長くなる(C+7
R+a) 、 L/たがって、第3図に示されているよ
うに、駆動パルス発生手段2が出力する正パルス、負パ
ルスの前線の位置t+、を目はタイミング信号の立上り
、立下り位置jo、 t+。から時間て0だけおくれ、
その後縁の位置t+o、toはタイミング信号の立下り
、立上りに同期する。
N、 PNPトランジスタで、コレクタはそれぞれ直流
電源+VCCおよび−VCCに接続され、エミッタは、
駆動パルス発生手段2の出力端子に接続されている。遅
延手段7は抵抗18とコンデンサ17によって構成され
た積分回路で、その積分出力は半導体スイッチング素子
610.6zDのベースに接続されている。抵抗18の
抵抗値R16,コンデンサ17の電気容量CI7の大き
さは、時定数C+tLaがτ。にほぼ等しくなるように
定められている。この遅延手段7においては、コンデン
サ17の充電は抵抗18を通る経路で行われるが、放電
は半導体スイッチング素子6.D、fi□口のいずれか
一方のベース電流としてベース・エミッタを経由して行
われるので、コンデンサ17の電圧が士VCCからOに
なるまでの時間(放電時間)は短く、コンデンサの電圧
がOから±VCCになるまでの時間は長くなる(C+7
R+a) 、 L/たがって、第3図に示されているよ
うに、駆動パルス発生手段2が出力する正パルス、負パ
ルスの前線の位置t+、を目はタイミング信号の立上り
、立下り位置jo、 t+。から時間て0だけおくれ、
その後縁の位置t+o、toはタイミング信号の立下り
、立上りに同期する。
次に本実施例の動作を説明する。
先ず、タイミング信号が負レベルであると、スイッチン
グ手段4の微分回路21の出力(抵抗13の両端電圧)
はOになり、半導体スイッチング素子11、、 +tz
はオフになる。一方駆動パルス発生手段2の半導体スイ
ッチング素子6.Dがオフ、6□Dがオンになるので、
駆動パルス発生手段2の出力信号20のレベルは一■c
cになり、ゲート電圧v0はVccになる。
グ手段4の微分回路21の出力(抵抗13の両端電圧)
はOになり、半導体スイッチング素子11、、 +tz
はオフになる。一方駆動パルス発生手段2の半導体スイ
ッチング素子6.Dがオフ、6□Dがオンになるので、
駆動パルス発生手段2の出力信号20のレベルは一■c
cになり、ゲート電圧v0はVccになる。
次に、時刻toでタイミング信号が立上ると、その立上
り後、期間で。が経過するまで、半導体スイッチング素
子6+D、6Jは両方ともオフになるので駆動パルス発
生手段2の出力はハイインピーダンスになり、駆動パル
ス発生手段2から主スイッチング素子1のゲートへの電
流の導通は遮断される。一方、スイッチング手段4の微
分回路21は、パルス幅が1重の負パルスを出力するの
で、半導体スイッチング素子ttzはオフ、半導体スイ
ッチング素子II+は、期間τ車の間オンになってグラ
ウンド側から主スイッチング素子lのゲート側へ式(6
)で表わされる振動電流10が流れる。この電流10は
%サイクル=π(Lcp =ての期間流れてゲート電
圧VOを反転させる。この間、駆動パルス発生手段2と
共振回路間の導通は遮断されているので、共振回路に生
じている電気振動が駆動パルス発生手段2に影響される
ことはない、その結果、共振回路の電力損失がない場合
には第3図の振動電流i0曲線の点線で示されているよ
うに、式(6)で示される1/2サイクルの振動電流i
oが流れ、それによってゲート電圧VO曲線の点線で表
わされるように、ゲート電圧V。は反転する(式(7)
参照)、シかし、電力損失がある場合には時刻t0+て
において、ゲート電圧VaはVO迄しか上昇しない、そ
のため、時刻1+(・七〇+で0)以後に駆動パルス発
生手段2は+Vccを出力し、抵抗8を経由して主スイ
ッチング素子lのゲートに追加充電電流iAを供給する
(式(9)参照)、このようにして、ゲート電圧VGは
+VCCになる。タイミング信号の立下りt+oにおい
ても同様の経過でゲート電圧■。は+VCCから−Vc
cに反転する。また、ゲート電圧の最終値V。は、主ス
イッチング素子1をオンにするために十分な値になるよ
うに設定されている。
り後、期間で。が経過するまで、半導体スイッチング素
子6+D、6Jは両方ともオフになるので駆動パルス発
生手段2の出力はハイインピーダンスになり、駆動パル
ス発生手段2から主スイッチング素子1のゲートへの電
流の導通は遮断される。一方、スイッチング手段4の微
分回路21は、パルス幅が1重の負パルスを出力するの
で、半導体スイッチング素子ttzはオフ、半導体スイ
ッチング素子II+は、期間τ車の間オンになってグラ
ウンド側から主スイッチング素子lのゲート側へ式(6
)で表わされる振動電流10が流れる。この電流10は
%サイクル=π(Lcp =ての期間流れてゲート電
圧VOを反転させる。この間、駆動パルス発生手段2と
共振回路間の導通は遮断されているので、共振回路に生
じている電気振動が駆動パルス発生手段2に影響される
ことはない、その結果、共振回路の電力損失がない場合
には第3図の振動電流i0曲線の点線で示されているよ
うに、式(6)で示される1/2サイクルの振動電流i
oが流れ、それによってゲート電圧VO曲線の点線で表
わされるように、ゲート電圧V。は反転する(式(7)
参照)、シかし、電力損失がある場合には時刻t0+て
において、ゲート電圧VaはVO迄しか上昇しない、そ
のため、時刻1+(・七〇+で0)以後に駆動パルス発
生手段2は+Vccを出力し、抵抗8を経由して主スイ
ッチング素子lのゲートに追加充電電流iAを供給する
(式(9)参照)、このようにして、ゲート電圧VGは
+VCCになる。タイミング信号の立下りt+oにおい
ても同様の経過でゲート電圧■。は+VCCから−Vc
cに反転する。また、ゲート電圧の最終値V。は、主ス
イッチング素子1をオンにするために十分な値になるよ
うに設定されている。
前述したように、π(LC)“が充分に小さくなるよう
にLを定めると、主スイッチング素子lは、タイミング
信号から遅れないで動作し、また、駆動パルス発生手段
2が消費する電力は追加充電の電力PAのみでこれは非
常に小さい(式(+1)参照)、第3図にはて。〉での
場合が示されているが、て。=でであれば理想的である
。τ。〈ての場合には電気振動と追加充電の動作が重な
るので電力節減効果は減少するが3通常、ゲート電流制
限抵抗Rが大きく、時定数RCがてに比べて大きいので
、本発明の基本動作は、それによって損なわれない。
にLを定めると、主スイッチング素子lは、タイミング
信号から遅れないで動作し、また、駆動パルス発生手段
2が消費する電力は追加充電の電力PAのみでこれは非
常に小さい(式(+1)参照)、第3図にはて。〉での
場合が示されているが、て。=でであれば理想的である
。τ。〈ての場合には電気振動と追加充電の動作が重な
るので電力節減効果は減少するが3通常、ゲート電流制
限抵抗Rが大きく、時定数RCがてに比べて大きいので
、本発明の基本動作は、それによって損なわれない。
第4図は本発明のゲート駆動回路の第2の実施例の回路
図である。
図である。
第1の実施例においては、駆動パルス発生手段2の出力
側から見てインダクタ3は、コンデンサ5と並列に接続
されているけれど、直列に接続することもできる。本実
施例はその場合である。
側から見てインダクタ3は、コンデンサ5と並列に接続
されているけれど、直列に接続することもできる。本実
施例はその場合である。
インダクタ3Aの一方の端子は主スイッチング素子lの
ゲートに接続され、他方の端子はスイッチング手段4お
よび抵抗8に接続されている。その他の接続は第2図の
回路と全く同様である。
ゲートに接続され、他方の端子はスイッチング手段4お
よび抵抗8に接続されている。その他の接続は第2図の
回路と全く同様である。
タイミング信号の遷移エツジから所定期間で。
が経過する迄の間には駆動パルス発生手段2と共振回路
との間の導通はないので、第2図と第4図の共振回路は
全く同様な動作をする。しかし、遅延期間で。が経過し
た後には、インダクタ3Aが追加充電電流のバス内にあ
るので、インダクタ3Aによる電力消費が生ずる。しか
し、インダクタ3Aの抵抗値は通常小さいので無視する
ことができる。
との間の導通はないので、第2図と第4図の共振回路は
全く同様な動作をする。しかし、遅延期間で。が経過し
た後には、インダクタ3Aが追加充電電流のバス内にあ
るので、インダクタ3Aによる電力消費が生ずる。しか
し、インダクタ3Aの抵抗値は通常小さいので無視する
ことができる。
したがって、第2図、第4図のゲート駆動回路は同じ動
作をする。
作をする。
第5図、第6図はそれぞれ本発明のゲート駆動回路の第
3の実施例の基本構成図および回路図である。
3の実施例の基本構成図および回路図である。
本実施例のゲート駆動回路は、第1の実施例のコンデン
サ5に並列にコンデンサ25を接続したものである。
サ5に並列にコンデンサ25を接続したものである。
第1の実施例においては期間ではπ(LC)’に等しい
けれど、入力容量Cは、主スイッチング素子1の製品に
よってばらつきがあるため、期間てが主スイッチング素
子1の素子毎に異なるという問題点がある。
けれど、入力容量Cは、主スイッチング素子1の製品に
よってばらつきがあるため、期間てが主スイッチング素
子1の素子毎に異なるという問題点がある。
本実施例においては、入力容量Cに比較してコンデンサ
25の容量C3を充分大きくとっている。し尾 たがって、て=π旧c+c+)) =π (t、c、
)’になり、入力容量Cに依存しない。また、容ff1
c+を大きくした程度に応じてインダクタンスLを小さ
くすることにより共振周波数fは第1の実施例と同程度
にしている。その他については第1の実施例と全く同様
である。
25の容量C3を充分大きくとっている。し尾 たがって、て=π旧c+c+)) =π (t、c、
)’になり、入力容量Cに依存しない。また、容ff1
c+を大きくした程度に応じてインダクタンスLを小さ
くすることにより共振周波数fは第1の実施例と同程度
にしている。その他については第1の実施例と全く同様
である。
〔発明の効果]
以上説明したように本発明は、電圧駆動形半導体スイッ
チング素子のゲート回路に、ゲート・ソース間静電容量
を含む共振回路を構成してその共振周波数が充分高くな
るように回路定数を選択し、ゲート電圧反転時には共振
回路に局サイクルの電気振動を発生させてゲート電圧を
ほぼ反転させた後、駆動パルス発生手段の出力をゲート
に印加することにより次の効果を有する。
チング素子のゲート回路に、ゲート・ソース間静電容量
を含む共振回路を構成してその共振周波数が充分高くな
るように回路定数を選択し、ゲート電圧反転時には共振
回路に局サイクルの電気振動を発生させてゲート電圧を
ほぼ反転させた後、駆動パルス発生手段の出力をゲート
に印加することにより次の効果を有する。
(1)前記主スイッチング素子の動作遅れを短縮するこ
とができる。
とができる。
(2)前記主スイッチング素子を駆動する電力を低減す
ることができる。
ることができる。
(3)ブリッジ回路に適用する場合に必要な多出力絶縁
電源の小形化により、低コスト化、信頼性向上への貢献
が期待できる。
電源の小形化により、低コスト化、信頼性向上への貢献
が期待できる。
(4)主スイッチング素子の電流容量によってゲート駆
動回路を変える必要がなく、系列化の点で有利である。
動回路を変える必要がなく、系列化の点で有利である。
第1図、第2図はそれぞれ本発明のゲート駆動回路の第
1の実施例の基本構成図および回路図、第3図は第2図
の装置の各部の動作を示す波形図、第4図は本発明のゲ
ート駆動回路の第2の実施例の回路図、第5図、第6図
はそれぞれ本発明のゲート駆動回路の第3の実施例の基
本構成図および回路図、第7図は電圧駆動形半導体スイ
ッチング素子を駆動するゲート駆動回路の従来例の構成
図、第8図は第7図の装置の動作を示す波形図、第9図
は初期値−VCCから電気振動によって反転されたゲー
ト電圧voの種々の値に対する追加充電電力PAの値に
示すグラフである。 1・・・・・・・・・・主スイッチング素子、2・・・
・・・・・・・駆動パルス発生手段、3.3A・・・・
・・・インダクタ、 4・・・・・・・・・・スイッチング手段、5・・・・
・・・・・・コンデンサ (ゲート・ソース間電気容量)、 7・・・・・・・・・・遅延手段、 8・・・・・・・・・・抵抗(ゲート電流制限抵抗)9
・・・・・・・・・・タイミング信号、L、 low’
・・・・ダイオード、 2、17.25・・・・コンデンサ、 3、14.18・・・・抵抗、 5・・・・・・・・・・インバータ、 9・・・・・・・・・・バッファ、 20・・・・・・・・・・駆動パルス発生手段出力、2
1・・・・・・・・・・微分回路、 22+、22□・・・・直流電源。
1の実施例の基本構成図および回路図、第3図は第2図
の装置の各部の動作を示す波形図、第4図は本発明のゲ
ート駆動回路の第2の実施例の回路図、第5図、第6図
はそれぞれ本発明のゲート駆動回路の第3の実施例の基
本構成図および回路図、第7図は電圧駆動形半導体スイ
ッチング素子を駆動するゲート駆動回路の従来例の構成
図、第8図は第7図の装置の動作を示す波形図、第9図
は初期値−VCCから電気振動によって反転されたゲー
ト電圧voの種々の値に対する追加充電電力PAの値に
示すグラフである。 1・・・・・・・・・・主スイッチング素子、2・・・
・・・・・・・駆動パルス発生手段、3.3A・・・・
・・・インダクタ、 4・・・・・・・・・・スイッチング手段、5・・・・
・・・・・・コンデンサ (ゲート・ソース間電気容量)、 7・・・・・・・・・・遅延手段、 8・・・・・・・・・・抵抗(ゲート電流制限抵抗)9
・・・・・・・・・・タイミング信号、L、 low’
・・・・ダイオード、 2、17.25・・・・コンデンサ、 3、14.18・・・・抵抗、 5・・・・・・・・・・インバータ、 9・・・・・・・・・・バッファ、 20・・・・・・・・・・駆動パルス発生手段出力、2
1・・・・・・・・・・微分回路、 22+、22□・・・・直流電源。
Claims (1)
- 【特許請求の範囲】 1、ソースまたはエミッタを基準電位とし、正および負
の電圧パルスを生成する駆動パルス発生手段を有し、該
駆動パルス発生手段の出力をゲート電流制限抵抗を介し
て電圧駆動形半導体素子で成る主スイッチング素子のゲ
ートに印加して該主スイッチング素子をスイッチング動
作させるゲート駆動回路において、 一方の端子が前記主スイッチング素子のゲートに接続さ
れているインダクタと、 第1のダイオードと第1のスイッチング素子の直列接続
で成る第1の整流回路と、第2のダイオードと第2のス
イッチング素子の直列接続で成る第2の整流回路とを含
み、第1の整流回路は主スイッチング素子のソースまた
はエミッタから前記インダクタの他方の端子に向う向き
を順方向としてそれらの間に接続され、第2の整流回路
は前記インダクタの前記他方の端子から前記ソースまた
はエミッタに向う向きを順方向としてそれらの間に接続
され、第1のスイッチング素子は、前記電圧パルスの負
レベルの後縁から、次の正レベルの後縁以前の所定時刻
までの期間、閉路され、第2のスイッチング素子は前記
電圧パルスの正レベルの後縁から次の負レベルの後縁以
前の所定時刻までの期間、閉路されるスイッチング手段
を備えていることを特徴とするゲート駆動回路。 2、1つの電極が前記主スイッチング素子のゲートに接
続され、他の電極がソースに接続されているコンデンサ
をさらに含み、当該コンデンサと前記主スイッチング素
子のソース・ゲート間静電容量と前記インダクタが、前
記駆動パルス発生手段側から見て並列に接続されて共振
回路が構成されている請求項1に記載のゲート駆動回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19426789A JP2952897B2 (ja) | 1989-07-28 | 1989-07-28 | ゲート駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19426789A JP2952897B2 (ja) | 1989-07-28 | 1989-07-28 | ゲート駆動回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0360360A true JPH0360360A (ja) | 1991-03-15 |
JP2952897B2 JP2952897B2 (ja) | 1999-09-27 |
Family
ID=16321784
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19426789A Expired - Fee Related JP2952897B2 (ja) | 1989-07-28 | 1989-07-28 | ゲート駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2952897B2 (ja) |
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-
1989
- 1989-07-28 JP JP19426789A patent/JP2952897B2/ja not_active Expired - Fee Related
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