JP4467150B2 - 駆動回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は電源回路に関し、特に、低消費電力の電源回路のスイッチングトランジスタを駆動する駆動回路に関する。
【0002】
【従来の技術】
パワーMOSFETなどのスイッチングトランジスタを導通/遮断することで、負荷に電源電圧を供給する電源回路においては、消費電力を小さくして効率を高めることが望まれている。
【0003】
図2に、消費電力の低減が図られた従来の電源回路を示す。
この電源回路101は、パワーMOSFET105と、チョークコイル106と、整流素子107と、平滑コンデンサ108と、出力端子109と、制御回路120とを有している。
【0004】
パワーMOSFET105は、pチャネルMOSFET(以下でpMOSと称する。)で構成されており、そのソース端子が電源電圧Vccに接続され、ドレイン端子がチョークコイル106の一端に接続され、ゲート端子が制御回路120に接続されている。かかるパワーMOSFET105は、制御回路120から出力される電圧に応じて導通又は遮断し、導通したときに、チョークコイル106の一端を電源電圧Vccに接続するように構成されている。
【0005】
パワーMOSFET105が導通すると、パワーMOSFET105を介して電源電圧Vccがチョークコイル106の一端に接続される。チョークコイル106の他端は出力端子109を介して負荷110に接続されており、パワーMOSFET105が導通状態にある間は、電源電圧Vccからチョークコイル106を介して出力端子109から負荷110へと電流が流れる。
【0006】
パワーMOSFET105が導通状態から遮断状態に切り換わると、チョークコイル106の両端子間に起電力が生じ、この起電力により整流素子107が順バイアスされ、電流が流れたときに蓄積されたチョークコイル106のエネルギーが負荷110に供給される。
【0007】
かかるパワーMOSFET105は、制御回路120から出力される電圧に応じて導通/遮断を繰り返し、出力端子109の電位はそれに応じて変動するが、平滑コンデンサ108が負荷110と並列に接続されており、この平滑コンデンサ108が充放電を繰り返すことにより、結果として出力端子109の電位は平滑コンデンサ108により平滑化される。この平滑化された電圧は出力電圧として、出力端子109から負荷110に印加される。
【0008】
上述した制御回路120は、信号生成回路102と、前段側のインバータ103と、後段側のインバータ104とを有している。
信号生成回路102から、ローレベル又はハイレベルの信号であって、パワーMOSFET105の導通/遮断を指示する駆動信号が出力されると、その駆動信号が前段側インバータ103、後段側インバータ104で順次反転された後に、パワーMOSFET105のゲート端子に出力されることにより、パワーMOSFET105が導通又は遮断する。
【0009】
上述の制御回路120にはレベルシフト回路190が設けられている。このレベルシフト回路190は、電源電圧Vccと接地電位との間に直列接続された抵抗171、172と、ボルテージフォロワ接続されたアンプ181、182とを有しており、抵抗171、172の抵抗比で分圧された定電圧を前段側インバータ103と後段側インバータ104の接地側端子に出力できるように構成されている。
【0010】
このため、各インバータ103、104は、それぞれにローレベルの信号が入力されたときには電源電圧Vccレベルの信号を出力するが、ハイレベルの信号が入力されると、接地電位GNDレベルの信号を出力せずに、各アンプ181、182の出力電圧レベルの信号を出力する。
【0011】
上述したようにパワーMOSFET105はpMOSで構成されているので、そのゲート端子に電源電圧Vccレベルの信号が印加されると遮断状態になる。アンプ182の出力電圧は、接地電位よりも高く、パワーMOSFETが導通できる閾値電圧よりも低い電圧に予め設定されており、後段側インバータ104から、アンプ182の出力電圧がパワーMOSFET105のゲート端子に出力されると、パワーMOSFET105は導通することができる。
【0012】
このように、上述した電源回路101では、各インバータ103、104が、それぞれに入力される信号に応じて、電源電圧Vccレベルの信号、またはアンプ181、182の出力電圧レベルの信号のいずれか一方をそれぞれ出力しているので、電源電圧Vccレベルの信号、または接地電位GNDレベルの信号のいずれか一方を出力するインバータを用いる場合に比して、パワーMOSFET105が導通する際の消費電力が小さくなっており、低消費電力化が図られている。
【0013】
しかしながら、この電源回路101では、アンプ181、182を備えており、各アンプ181、182の消費電流が数百μA程度になる。かかるアンプ181、182を備えた電源回路101を、例えばノートパソコンなどのように、極めて低い消費電力が要求される機器に活用した場合には、各アンプ181、182による消費電力が無視できない大きさになるため、さらに消費電力が低くなる電源回路が望まれていた。
【0014】
さらに、従来回路では、アンプ181、182を構成する素子数が多くなってしまい、チップに搭載した場合に、回路が占めるスペースが大きくなってしまう等の問題も生じていた。
【0015】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、低消費電力、省スペースの電源回路を提供することにある。
【0016】
【課題を解決するための手段】
上記課題を解決するために、請求項1に記載の発明は、スイッチングトランジスタと、コイルと、平滑コンデンサと、フライホイールダイオードとを有するスイッチングレギュレータのスイッチングトランジスタを駆動する駆動回路であって、上記スイッチングトランジスタの制御端子を第1の電源端子に電気的に接続するための第1の駆動トランジスタと、上記スイッチングトランジスタの制御端子を第2の電源端子に電気的に接続するための第2の駆動トランジスタと、上記スイッチングトランジスタの制御端子と上記第2の駆動トランジスタとの間に電気的に接続されている電圧生成回路と、上記第1及び第2の駆動トランジスタの制御端子に駆動制御信号を供給する信号生成回路と、上記スイッチングトランジスタの制御端子に接続され、上記第2の駆動トランジスタが導通しているときに上記スイッチングトランジスタの制御端子に所定の電流を供給する電流供給回路と、第1の電源端子と第2の電源端子との間に接続されて基準電圧を生成する基準電圧生成回路と、上記基準電圧が制御端子に印加され、上記電流供給回路を構成する第1のトランジスタの制御端子に所定の電圧を供給する第2のトランジスタと、上記基準電圧が制御端子に印加され、上記電圧生成回路を構成する第3のトランジスタの制御端子に所定の電圧を供給する第4のトランジスタとを有し、上記第2の駆動トランジスタが導通して上記スイッチングトランジスタが導通するときに上記スイッチングトランジスタの制御端子の電圧が上記電圧生成回路により所定の電圧に保持される。請求項2に記載の発明は、請求項1に記載の駆動回路であって、上記スイッチングトランジスタ、上記第1の駆動トランジスタ、上記第2のトランジスタ及び上記第3のトランジスタがPMOSトランジスタで構成され、上記第2の駆動トランジスタ、上記第1のトランジスタ及び上記第4のトランジスタがNMOSトランジスタで構成される。請求項3に記載の発明は、請求項2に記載の駆動回路であって、上記第1の電源端子と上記第2のトランジスタとの間に第1の電流源が接続され、上記第2の電源端子と上記第4のトランジスタとの間に第2の電流源が接続されている。
【0017】
本発明の駆動回路は、スイッチングトランジスタのゲート端子と第2の電源端子との間に、第2の駆動トランジスタと直列に挿入された電圧生成回路を有しており、スイッチングトランジスタが遮断から導通に転じて充電電流が流れるときに電圧生成回路が電圧を生成し、スイッチングトランジスタのゲート端子と第2の電源端子との間の電位差が、所定値よりも小さくならないようにしている。
【0018】
このため、スイッチングトランジスタのゲート端子が直接的に第2の電源端子に接続され、ゲート端子と第2の電源端子との間の電位差が、所定値よりも大きくなっていた回路に比して小さくなるので、スイッチングトランジスタの導通時の消費電力が小さくなる。
【0019】
しかも、本発明の駆動回路では、従来の駆動回路のようにアンプを用いていないので、その分だけ消費電力が小さくなり、又、回路の素子数が少なくて済むので、駆動回路をチップに搭載した際に回路が占めるスペースが小さくなる。
【0020】
なお、本発明において、電圧生成回路に補充電流を供給する電流供給回路(電流補充回路)を有する構成としてもよい。
特に、電圧生成回路がMOSFETで構成されている場合には、充電電流が供給されなくなると、電圧生成回路が導通状態を維持できなくなり、導通しているべき第2の駆動トランジスタが遮断してしまうおそれがあるが、電圧生成回路に供給される充電電流が少なくなると、電流供給回路から電圧生成回路に補充電流が供給されるので、電圧生成回路は導通状態を維持し続け、第2の駆動トランジスタが遮断しないようにすることができる。
【0021】
【発明の実施の形態】
以下で図面を参照し、本発明の実施の形態について説明する。
図1(a)の符号1に、本発明の一実施形態の電源回路を示す。
この電源回路1は、パワーMOSFET5と、チョークコイル6と、整流素子7と、平滑コンデンサ8と、出力端子9と、制御回路(駆動回路)20とを有している。
【0022】
パワーMOSFET5は、pMOSで構成され、そのソース端子が電源電圧Vccの供給端子に接続され、そのドレイン端子がチョークコイル6の一端に接続されている。パワーMOSFET5のゲート端子は、制御回路20の出力端子に接続され、制御回路20からゲート端子に印加される電圧によって導通又は遮断するように構成されている。
【0023】
パワーMOSFET5が導通すると、パワーMOSFET5を介して電源電圧Vccがチョークコイル6の一端に接続される。チョークコイル6の他端は出力端子9に接続され、出力端子9は負荷10に接続されており、パワーMOSFET5が導通状態にある間は、電源電圧Vccからチョークコイル6を介して出力端子9から負荷10へと電流が流れる。
【0024】
パワーMOSFET5が導通状態から遮断状態に切り換わると、チョークコイル6の両端子間に起電力が生じる。パワーMOSFET5のドレイン端子には、整流素子7のアノード側端子が接続され、整流素子7のカソード側端子は接地されており、チョークコイル6の両端子間に生じた起電力により整流素子7が順バイアスされ、電流が流れたときにチョークコイル6に蓄積されたエネルギーが負荷10に供給される。
【0025】
かかるパワーMOSFET5は、制御回路20から出力される電圧に応じて導通/遮断を繰り返し、出力端子9の電位はそれに応じて変動するが、平滑コンデンサ8が負荷10と並列に接続されており、この平滑コンデンサ8が充放電を繰り返すことにより、結果として出力端子9の電位は平滑コンデンサ8により平滑化される。この平滑化された電圧は出力電圧として、出力端子9から負荷10に印加される。
【0026】
上述した制御回路20は、基準電圧生成回路12と、nチャネルMOSFET(以下、nMOSと称する。)25と、pMOS41と、定電流源26と、駆動回路4と、カレントミラー回路14と、定電流源33と、電流補充回路42と、信号生成回路2と、インバータ3とを有している。また、駆動回路4は電圧生成回路13を有している。
【0027】
基準電圧生成回路12は、pMOS21、22と、nMOS23、24とを有している。pMOS21、22とnMOS23、24とは、それぞれのゲート端子とドレイン端子とが互いに接続されている。pMOS21は、そのソース端子が電源電圧Vccに接続され、ドレイン端子がpMOS22のソース端子に接続されている。pMOS22のドレイン端子はnMOS23のドレイン端子に接続され、nMOS23のソース端子はnMOS24のドレイン端子に接続されており、nMOS24のソース端子は接地電位のグランド線(電圧線)に接続されている。pMOS22のドレイン端子とnMOS23のドレイン端子とは、基準電圧生成回路12の出力端子80に接続されており、pMOS21、22、nMOS23、24に電流が流れると、出力端子80から、pMOS21、22、nMOS23、24の抵抗比に応じた電圧VAが出力される。
【0028】
基準電圧生成回路12の出力端子80は、nMOS25のゲート端子に接続されており、出力端子80の電圧VAは、nMOS25のゲート端子に印加される。
nMOS25は、ソース端子が定電流源26を介して接地され、ドレイン端子が電源電圧Vccに接続されている。このnMOS25は、そのゲート端子に印加される電圧VAによって常時導通し、定電流源26に流れる定電流Iaが流れるように構成されている。
【0029】
nMOS25のソース端子は、駆動回路4にも接続されている。
駆動回路4は、CMOSインバータを構成するpMOS51、nチャネルMOSFET(以下でnMOSと称する。)52と、pMOS51、nMOS52の間に挿入された電圧生成回路13を有している。
【0030】
pMOS51のソース端子は電源電圧Vccに接続され、nMOS52のソース端子はグランド線に接続されている。電圧生成回路13はpMOSで構成されたMOSFET11からなり、そのソース端子がpMOS51のドレイン端子に接続されるとともに、そのドレイン端子がnMOS52のドレイン端子に接続されており、ゲート端子が上述したnMOS25のソース端子に接続されている。
【0031】
上述したように、nMOS25のゲート端子には、定電圧VAが印加されており、そのソース端子の電位は、nMOS25のゲート電圧をVgs25とすると(VA−Vgs25)になる。このように、nMOS25は、レベルシフト素子として機能している。この電圧(VA−Vgs25)がMOSFET11のゲート端子に印加される。MOSFET11は、そのソース端子が駆動回路4の出力端子81に接続されており、駆動回路4の出力端子81の電位VBは、MOSFET11のゲート電圧をVgs11とすると、VB=(VA−Vgs25+Vgs11)になる。
【0032】
ここで、nMOS25と、MOSFET11とのドライブ能力が等しいものとし、MOSFET11が導通して、nMOS25に流れている電流Iaが流れているものとすると、nMOS25のゲート電圧Vgs25とMOSFET11のゲート電圧Vgs11とは等しくなるので、駆動回路4の出力端子81の電位VBは、
VB=(VA−Vgs25+Vgs25)=VA
となる。
【0033】
他方、基準電圧生成回路12の出力端子であるpMOS22、nMOS23のドレイン端子は、pMOS41にも接続されている。
pMOS41は、そのドレイン端子が接地され、ソース端子が電流補充回路42のゲート端子に接続されている。電流補充回路42はnMOSで構成され、そのドレイン端子が電源電圧Vccに接続され、ソース端子が駆動回路4のMOSFET11のソース端子である出力端子81に接続されている。
【0034】
pMOS41のソース端子には、カレントミラー回路14が接続されている。カレントミラー回路14は、ダイオード接続されたpMOS31と、ダイオード接続されていないpMOS32とで構成されており、ダイオード接続されたpMOS31は定電流源33に接続されている。このため、ダイオード接続されたpMOS31には定電流源33に流れる電流Iaが流れ、この電流と同じ大きさの電流がダイオード接続されていないpMOS32にも流れる。従って、ダイオード接続されていないpMOS32と直列接続されたpMOS41にも、電流Iaが流れている。
【0035】
駆動回路4の出力端子81の電位VBは、基準電圧生成回路12の出力電圧をVA、pMOS41のゲート電圧をVgs41、電流補充回路42のゲート電圧をVgs42としたときに、
VB=VA+Vgs41−Vgs42
と表される。
【0036】
駆動回路4の出力端子81の電位VBが、電圧出力回路の出力電圧VAと等しい場合には、VB=VAであるから、上式より、
Vgs41=Vgs42
となる。これは、pMOS41と、電流補充回路42のゲート−ソース間電圧が等しいことを示している。本実施形態では、pMOS41のドライブ能力と、電流補充回路42のドライブ能力とが等しくなるように予め設定されているから、電流補充回路42と、pMOS41とには、同じ大きさの電流が流れる。上述したようにpMOS41には電流Iaが流れているので、電流補充回路42にも電流Iaが流れることになる。
【0037】
上記構成の制御回路20において、信号生成回路2から、オフ状態を指示する駆動信号が出力されると、その駆動信号がインバータ3で反転された後に駆動回路4内のインバータに出力される。本実施形態では、駆動信号がハイレベルの状態でパワーMOSFET5を遮断状態にし、ローレベルの状態でパワーMOSFET5を導通状態にするものとしており、オフを指示するハイレベルの駆動信号がインバータ3で反転された後に、ローレベルの信号が、駆動回路4内のインバータに出力される。
【0038】
すると、駆動回路4のpMOS51が導通するとともにnMOS52が遮断し、パワーMOSFET5のゲート端子がpMOS51を介して電源電圧Vccに接続される。pMOSからなるパワーMOSFET5は、そのソース端子が電源電圧Vccに接続され、ドレイン端子が整流素子7を介して接地電位に接続されており、電源電圧Vccがゲート端子に印加されることにより遮断する。
このとき、MOSFET11のソース端子には駆動回路4のpMOS51を介して電源電圧Vccが印加され、MOSFET11は導通した状態になっている。
【0039】
こうしてパワーMOSFET5が遮断した状態で、信号生成回路2から、パワーMOSFET5を導通状態にする信号であるローレベルの駆動信号が出力されると、その駆動信号はインバータ3で反転され、ハイレベルの駆動信号が駆動回路4内のインバータに出力される。
【0040】
駆動回路4内のインバータにハイレベルの信号が入力されると、導通状態にあったpMOS51が遮断するとともにnMOS52が導通する。このときMOSFET11は導通しているので、パワーMOSFET5のゲート端子は、MOSFET11とnMOS52とを介して接地電位に接続され、他方、パワーMOSFET5のソース端子には電源電圧Vccが接続されているので、パワーMOSFET5のゲート−ソース間の寄生容量がゲート−ソース間の電圧により充電され、この充電により、電源電圧Vccから寄生容量、パワーMOSFET5のゲート端子、MOSFET11、駆動回路4のnMOS52を順次介して接地電位GNDへと充電電流が流れる。
【0041】
充電電流が流れ始めた直後は、駆動回路4の出力端子81の電位VBはほぼ電源電圧Vccに等しく、電流補充回路42のソース端子もほぼ電源電圧Vccに等しいので、電流補充回路42は導通しておらず、電流補充回路42にはほとんど電流が流れない。このため、大きな充電電流のみがMOSFET11に流れ込む。
【0042】
充電が進行するとともに、パワーMOSFET5のゲート端子の電位が徐々に低下する。そしてパワーMOSFET5のゲート−ソース間電圧がそのスレッショルド電圧Vthを超えると、パワーMOSFET5が導通する。
【0043】
その後、さらに充電が進行すると、電流補充回路42は、そのソース端子の電位が低下して、導通する。すると、電源電圧Vccから電流補充回路42を介して補充電流がMOSFET11に流れ込む。この補充電流は、電流補充回路42が導通した直後は、そのソース端子の電位が十分に低下していないので、微小な電流量である。
【0044】
こうして電流補充回路42が導通すると、MOSFET11には、減少した充電電流と、電流補充回路42を介して供給される微小な補充電流の両方が供給される。このときMOSFET11には、電流Iaよりも大きい電流が流れる。
【0045】
その後、さらに充電が進行し、パワーMOSFET5のゲート端子の電位VBが電圧VAとほぼ等しくなると、電流補充回路42には、電流Iaとほぼ等しい大きさの電流が流れるとともに、充電電流はほとんど流れなくなる。
【0046】
それ以降は、MOSFET11には、電流補充回路42から、ほぼ電流Iaに等しい電流が供給されるので、MOSFET11のソース端子の電位すなわちパワーMOSFET5のゲート端子の電位VBは、ほぼVAの状態で維持され、それ以下には低下しない。
以上により、パワーMOSFET5が導通している間、パワーMOSFET5のゲート端子の電位は、基準電圧生成回路12の出力電圧VA以下には低下しない。
【0047】
基準電圧生成回路12は、それを構成するpMOS21、22、nMOS23、24のオン抵抗は全て等しくなるようにされており、その結果、基準電圧生成回路12の出力電圧VAは電源電圧Vccの二分の一の(1/2)Vccになる。
【0048】
このため、ゲート端子の電位が接地電位まで低下する回路に比して、パワーMOSFETの導通時における消費電力が少なくなり、低消費電力の電源回路を得ることができる。
【0049】
さらに、従来回路のようにアンプを用いることなく、簡単な回路構成で、パワーMOSFET5のゲート端子の電位が接地電位まで低下しないようにしつつ、パワーMOSFET5の導通状態を維持することができるので、アンプを用いていた従来回路に比してさらに消費電力が小さくなる。本発明の発明者等が測定した結果、従来回路の消費電力が数百μA程度であったのに対し、本実施形態の電源回路ではその消費電力が数μAまで低下しており、消費電力が大幅に低減されたことが確認された。
【0050】
また、従来回路のようにアンプを用いていないので素子数が少なくなり、本実施形態の電源回路をチップに搭載した際に回路が占めるスペースが小さくなる。こうしてパワーMOSFET5が導通した状態で、信号生成回路2から、再びオフ状態を指示するハイレベルの駆動信号が出力されると、pMOS51が導通するとともにnMOS52が遮断し、パワーMOSFET5のゲート端子がpMOS51を介して電源電圧Vccに接続される。その結果、パワーMOSFET5は遮断する。このように、駆動信号が切り変わるごとに、パワーMOSFET5は導通/遮断を繰り返すことができる。
【0051】
なお、上述した電源回路1では、パワーMOSFET5をpMOSで構成しているが、本発明のパワーMOSFETはこれに限られるものではなく、nMOSで構成してもよい。
【0052】
また、MOSFET11をpMOSで構成しているが、本発明のMOSFETはこれに限られるものではなく、nMOSで構成してもよい。
さらに、基準電圧生成回路12においては、合計4個のpMOS21、22、nMOS23、24のオン抵抗の比で、その出力電圧VAが(1/2)Vccになるようにしているが、本発明の基準電圧生成回路12はこれに限られるものではなく、例えば互いに等しいオン抵抗を有する合計8個のpMOS、nMOSを用い、そのオン抵抗の比で電源電圧Vccを5/8に分圧することで、出力電圧VAを (5/8)Vccにして、駆動回路4の出力端子81の電位VBが(5/8)Vcc以下に低下しないようにすることができる。このように、基準電圧生成回路12のnMOS、pMOSの個数を増減して、各nMOS、pMOSのオン抵抗による分圧比を調整することにより、駆動回路4の出力端子81の電位VBの下限を調整することができる。
【0053】
また、本実施形態では、MOSFET11が、駆動回路4内のインバータを構成するpMOS51とnMOS52との間に挿入されているものとしているが、MOSFET11は、パワーMOSFET5のゲート端子と、接地電位との間で、nMOS52と直列接続回路を構成していればよいので、例えば、nMOS52のソース端子と接地電位との間に挿入される構成としてもよい。
【0054】
さらに、本実施形態では、電圧生成回路13として、MOSFET11を用いているが、本発明はこれに限らず、電流が流れたときにその両端に電位差を生じるように構成された回路であればよい。
【0055】
【発明の効果】
簡単な回路構成で、パワーMOSFETのゲート端子の電圧の範囲を制限することができ、低消費電力、省スペースの電源回路を得ることができる。
【図面の簡単な説明】
【図1】本発明の一実施形態の電源回路の回路図
【図2】従来の電源回路の回路図
【符号の説明】
1……電源回路 5……パワーMOSFET(主スイッチ素子) 6……チョークコイル(コイル) 7……整流素子 10……負荷 11……MOSFET 12……基準電圧生成回路 13……電圧生成回路 20……制御回路(駆動回路) 25……電流補充回路 52……nMOS(副スイッチ素子)
Claims (5)
- スイッチングトランジスタと、コイルと、平滑コンデンサと、フライホイールダイオードとを有するスイッチングレギュレータのスイッチングトランジスタを駆動する駆動回路であって、
上記スイッチングトランジスタの制御端子を第1の電源端子に電気的に接続するための第1の駆動トランジスタと、
上記スイッチングトランジスタの制御端子を第2の電源端子に電気的に接続するための第2の駆動トランジスタと、
上記スイッチングトランジスタの制御端子と上記第2の駆動トランジスタとの間に電気的に接続されている電圧生成回路と、
上記第1及び第2の駆動トランジスタの制御端子に駆動制御信号を供給する信号生成回路と、
上記スイッチングトランジスタの制御端子に接続され、上記第2の駆動トランジスタが導通しているときに上記スイッチングトランジスタの制御端子に所定の電流を供給する電流供給回路と、
第1の電源端子と第2の電源端子との間に接続されて基準電圧を生成する基準電圧生成回路と、
上記基準電圧が制御端子に印加され、上記電流供給回路を構成する第1のトランジスタの制御端子に所定の電圧を供給する第2のトランジスタと、
上記基準電圧が制御端子に印加され、上記電圧生成回路を構成する第3のトランジスタの制御端子に所定の電圧を供給する第4のトランジスタと、
を有し、
上記第2の駆動トランジスタが導通して上記スイッチングトランジスタが導通するときに上記スイッチングトランジスタの制御端子の電圧が上記電圧生成回路により所定の電圧に保持される、駆動回路。 - 上記スイッチングトランジスタ、上記第1の駆動トランジスタ、上記第2のトランジスタ及び上記第3のトランジスタがPMOSトランジスタで構成され、上記第2の駆動トランジスタ、上記第1のトランジスタ及び上記第4のトランジスタがNMOSトランジスタで構成される、請求項1に記載の駆動回路。
- 上記第1の電源端子と上記第2のトランジスタとの間に第1の電流源が接続され、上記第2の電源端子と上記第4のトランジスタとの間に第2の電流源が接続されている、請求項2に記載の駆動回路。
- MOSトランジスタで構成されるスイッチングトランジスタを駆動する駆動回路であって、
上記スイッチングトランジスタの制御端子を第1の電源端子に電気的に接続するための第1の駆動トランジスタと、
上記スイッチングトランジスタの制御端子を第2の電源端子に電気的に接続するための第2の駆動トランジスタと、
上記スイッチングトランジスタの制御端子と上記第2の駆動トランジスタとの間に電気的に接続されている電圧生成回路と、
上記第1及び第2の駆動トランジスタの制御端子に駆動制御信号を供給する信号生成回路と、
上記スイッチングトランジスタの制御端子に接続され、上記第2の駆動トランジスタが導通しているときに上記スイッチングトランジスタの制御端子に所定の電流を供給する電流供給回路と、
第1の電源端子と第2の電源端子との間に接続されて基準電圧を生成する基準電圧生成回路と、
上記基準電圧が制御端子に印加され、上記電流供給回路を構成する第1のトランジスタの制御端子に所定の電圧を供給する第2のトランジスタと、
上記基準電圧が制御端子に印加され、上記電圧生成回路を構成する第3のトランジスタの制御端子に所定の電圧を供給する第4のトランジスタと、
を有し、
上記第2の駆動トランジスタが導通して上記スイッチングトランジスタが導通するときに上記スイッチングトランジスタの制御端子の電圧が上記電圧生成回路により所定の電圧に保持される、駆動回路。 - 上記第1の電源端子と上記第2のトランジスタとの間に第1の電流源が接続され、上記第2の電源端子と上記第4のトランジスタとの間に第2の電流源が接続されている、請求項4に記載の駆動回路。
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