JP2001251173A - 電流制御型半導体素子用駆動回路 - Google Patents
電流制御型半導体素子用駆動回路Info
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Abstract
ることなく、ゲート電圧が振動するのを抑制して誤って
ターンオンすることを防止するようにした電流制御型半
導体素子用駆動回路を提供する。 【解決手段】駆動トランジスタ1をターンオフすると
き、キャリア引き抜き回路5によりゲート電極からキャ
リアを引き抜く。このとき、キャリア引き抜き回路5を
低インピーダンスとしてキャリアを急速に引き抜く。キ
ャリアを引き抜くときに流れるゲート電流IgLを検出
し、その電流値が所定値未満になると駆動トランジスタ
1がターンオフを完了する兆候であると判断し、キャリ
ア引き抜き回路5のインピーダンスを高くしてキャリア
引き抜き速度を遅くする。これにより、緩やかにターン
オフ動作が完了してゲート電圧が振動して誤ってターン
オンすることが防止される。また、ターンオフ時間も長
くならずにすむ。
Description
る電流を制御してターンオン/ターンオフする電流制御
型半導体素子に用いられる駆動回路に関する。
チングトランジスタ素子として、特開平6−25240
8号公報に開示されているものが知られている(以下、
GTBTと記す)。図19はこのような従来のGTBT
を使用して誘導性負荷を駆動する駆動回路を示してい
る。GTBT101は、不図示の駆動回路から指令され
るターンオン/ターンオフ指令により駆動信号入力端子
102に印加される駆動信号に応じてオン/オフされ、
誘導性負荷103を駆動する。
ハイレベルからローレベルになると、P型MOSトラン
ジスタ104がオン、N型MOSトランジスタ105が
オフし、ゲート電流供給源106からGTBT101の
ゲートに電流が流れる。これにより、ゲートにキャリア
が注入されてGTBT101はオンし、電源107から
誘導性負荷103へ電流が流れる。GTBT101に接
続されている負荷は誘導性負荷103であるのでドレイ
ン電流Idsは徐々に増加する。
オフ動作を説明する。駆動信号入力端子102の印加電
圧Vmがハイレベルになると、P型MOSトランジスタ
104がオフ、N型MOSトランジスタ105がオン
し、GTBT101のゲートへの電流の供給が停止され
る。また、N型MOSトランジスタ105を介してGT
BT101のゲートからキャリアが引き抜かれ、GTB
T101はターンオフする。
に示すGTBT101のターンオフ時には、次の理由に
よりゲート電圧Vgsが図20に示すように振動し、G
TBT101が誤ってターンオンすることがある。すな
わち、ゲート電流が流れる経路には寄生インダクタンス
201〜203のほか、たとえばN型MOSトランジス
タ105のオン抵抗や配線抵抗および寄生容量成分が存
在する。また、GTBT101は、電流駆動型素子であ
るため大きなゲート電流が流れ、しかも極めて短い時間
でターンオフする。したがって、ターンオフ時には寄生
インダクタンスにたまったエネルギを急激に放出する必
要があり、このエネルギと寄生要素のRLC共振現象が
発生して、ゲート電圧Vgsが激しく振動する。ゲート
電圧がオン電圧まで上昇すると、図20に示すように誤
ってターンオンしてドレイン電流Idsが流れる。図2
0において、Igはゲート電流の波形を示し、+側はゲ
ート電極へ流れ込む電流の値であり、−側はゲート電極
からキャリアが引き抜かれるときに流れる電流である。
ようにキャリア引き抜き回路の抵抗を大きくするとゲー
ト電圧の振動は抑制できるが、ターンオフ指令から実際
にGTBT101がターンオフするまでのストレージ時
間が長くなってしまう。
ることなくターンオフ時のゲート信号の振動を抑制して
誤ってターンオンすることを防止するようにした電流制
御型半導体素子用駆動回路を提供することにある。
対応づけて本発明を説明する。 (1)請求項1に記載の発明は、電流制御型半導体素子
1の制御端子に制御電流を供給してターンオンさせ、制
御電流の供給を停止するとともに制御端子から電荷引き
抜き経路5を介して電荷を引き抜いてターンオフさせる
電流制御型半導体素子用駆動回路に適用される。そし
て、上述した目的は、電流制御型半導体素子1のターン
オフが完了する直前の兆候を検出する検出手段4と、電
流制御型半導体素子1をターンオンさせるときは、電荷
引き抜き経路5のインピーダンスを第1の値とし、電流
制御型半導体素子1をターンオフさせるときは、検出手
段4が上記兆候を検出するまでは、電荷引き抜き経路の
インピーダンスを第1の値よりも小さい第2の値とし、
検出手段4が上記兆候を検出すると、電荷引き抜き経路
のインピーダンスを第1の値より小さく第2の値よりも
大きい第3の値とするインピーダンス制御手段6とを備
えることにより達成される。 (2)請求項2の発明は、請求項1に記載の電流制御型
半導体素子用駆動回路において、電荷引き抜き経路5
は、第2の値のインピーダンスを有する第1の電荷引き
抜き経路51と、第3の値のインピーダンスを有する第
2の電荷引き抜き経路52とを有し、インピーダンス制
御手段6は、検出手段4が上記兆候を検出するまでは第
1の経路51を選択し、検出手段4が上記兆候を検出す
ると第2の経路52を選択することを特徴とする。 (3)請求項3の発明は、請求項1に記載の電流制御型
半導体素子用駆動回路において、インピーダンス制御手
段6は、電荷引き抜き回路5に介在されてそのインピー
ダンスを可変とするインピーダンス可変素子51cを有
し、検出手段4が上記兆候を検出するまではインピーダ
ンス可変素子51cのインピーダンスを第2の値とし、
検出手段4が上記兆候を検出するとインピーダンス可変
素子51cのインピーダンスを第3の値とすることを特
徴とする。 (4)請求項4の発明は、請求項1〜3のいずれかに記
載の電流制御型半導体素子用駆動回路において、検出手
段は、制御端子から引き抜かれる電荷によって発生する
電流を検出する電流検出回路4(図1)であることを特
徴とする。 (5)請求項5の発明は、請求項1〜3のいずれかに記
載の電流制御型半導体素子用駆動回路において、検出手
段は、制御端子の電圧を検出する電圧検出回路4A(図
5)であることを特徴とする。 (6)請求項6の発明は、請求項1〜3のいずれかに記
載の電流制御型半導体素子用駆動回路において、検出手
段は、電流制御型半導体素子を流れる駆動電流の電圧降
下を検出する電圧降下検出回路4B(図6)であること
を特徴とする。 (7)請求項7の発明は、請求項1〜6のいずれかに記
載の電流制御型半導体素子用駆動回路において、インピ
ーダンス制御手段9(図9)は、電流制御型半導体素子
1をターンオフさせる指令信号にしたがって電荷引き抜
き経路のインピーダンスを第3の値にしているとき、検
出手段4B(図9)により兆候が検出されなくなっても
第3の値を保持することを特徴とする。 (8)請求項8の発明は、請求項1〜6のいずれかに記
載の電流制御型半導体素子用駆動回路において、インピ
ーダンス制御手段12A,12B,12C(図12)
は、電流制御型半導体素子1をターンオンさせる指令信
号にしたがって電荷引き抜き経路のインピーダンスを第
1の値にしているとき、指令信号にノイズが生じても第
1の値を保持することを特徴とする。
体素子のターンオフ完了直前の兆候を検出し、検出電流
制御型半導体素子をターンオフさせるとき、ターンオフ
完了直前の兆候を検出するまでは、電荷引き抜き経路の
インピーダンスを小さい値として、ストレージ時間の短
縮化を図りつつ、上記兆候を検出すると、電荷引き抜き
経路のインピーダンスを大きくして、制御端子の制御信
号の振動を抑制して誤ってターンオンすることを防止で
きる。 (2)請求項4の発明のように、電流制御型半導体素子
のターンオフに直接関係する電荷引き抜き方向の電流を
検出してターンオフ完了直前の兆候を検出するようにす
れば、迅速にインピーダンスを大きい値に切換えること
ができ、制御信号の振動を確実に抑制できる。 (3)請求項6の発明のように、電流制御型半導体素子
の駆動電流の電圧降下を検出して上記兆候を検出するこ
とにより、検出する変化量を大きく設定することがで
き、ターンオフの兆候を検出する精度を向上することが
できる。 (4)請求項7の発明のように、電流制御型半導体素子
のターンオフ完了直前に大きくした電荷引き抜き経路の
インピーダンスを保持することにより、制御端子の制御
信号の振動に対する抑制動作が持続して行われるように
なる。 (5)請求項8の発明のように、電流制御型半導体素子
をターンオンさせる指令信号にノイズが生じても電荷引
き抜き経路のインピーダンスを保持することにより、ノ
イズ耐力に優れた電流制御型半導体素子用駆動回路が得
られる。
施の形態を説明する。 −第1の実施の形態− 図1は、駆動信号入力端子Vcontの信号レベルによ
り誘導性負荷LOをオン/オフ駆動する電流制御型半導
体素子1(以下、駆動トランジスタと呼ぶ)の駆動回路
の一実施の形態を示す。駆動トランジスタ1は、たとえ
ば特開平6−252408号公報に開示されている半導
体スイッチング素子(以下、GTBTと記す)である。
GTBTの詳細は後述する。
ジスタ1のゲート電流供給源2と、ゲート電流をオン/
オフするP型MOSトランジスタ3と、駆動トランジス
タ1のゲート電極からキャリアを引き抜くときのゲート
電流を検出する電流検出回路4と、駆動トランジスタ1
のゲートからキャリアを引き抜く速度を可変としたキャ
リア引き抜き回路5と、キャリア引き抜き回路5のキャ
リア引き抜き速度を制御する制御回路6と、誘導性負荷
LOを駆動するための電源7と、還流動作用のダイオー
ド8とを備えている。なお、キャリア引き抜き回路5に
よって駆動トランジスタ1のゲートからキャリアが引き
抜かれることで、結果としてゲートの電荷が引き抜かれ
ることを意味する。
することができる。図2の電流検出回路4は、ゲート電
流を電圧信号に変換する差動アンプ41と、差動アンプ
41の出力を論理レベルに変換するレベル変換器42と
を備える。差動アンプ41はオペアンプ41aと、抵抗
41b〜41eとで構成される。この電流検出回路4
は、駆動トランジスタ1をターンオフする際のキャリア
が引き抜き方向に流れるゲート電流の大きさに応じて出
力論理値を変化させるものである。すなわち、キャリア
引き抜き方向に流れるゲート電流IgLを変換して得ら
れる電圧レベルが設定した電圧(たとえば2.5Vであ
り、以下、2.5Vを例として説明する)である2.5
V以上のときにレベル変換器42からハイレベル信号を
出力し、2.5V未満のときはローレベル信号を出力す
る。駆動トランジスタ1がターンオンしているときに流
れるゲート電流IgRによって、電流検出回路6は常に
ローレベル検出信号を出力する。
スタ1のゲート電極に対して並列に接続された第1およ
び第2のキャリア引き抜き経路51,52を備えてい
る。第1のキャリア引き抜き経路51にはN型MOSト
ランジスタ51aが、第2のキャリア引き抜き経路52
にはN型MOSトランジスタ52aと、このN型MOS
トランジスタ52aと直列に接続された抵抗52bとが
設けられている。
トランジスタ51aと52aは制御回路6によりオン/
オフされる。制御回路6は、図3に示すように、電流検
出回路4からの信号が入力されるNOTゲート61と、
一方の入力端子にNOTゲート61の出力が供給され、
他方の入力端子に駆動信号入力端子Vcontからの駆
動信号が供給されるANDゲート62とを備えている。
ANDゲート62の出力は、信号Vm2としてキャリア
引き抜き回路5のN型MOSトランジスタ51aのゲー
トへ印加される。また、駆動信号入力端子Vcontか
らの駆動信号が、信号Vm1としてキャリア引き抜き回
路5のN型MOSトランジスタ52aのゲートへ印加さ
れる。図3からわかるように、駆動信号入力端子Vco
ntの駆動信号がローレベルのとき、換言すると、駆動
トランジスタ1をターンオンする指令が出力されている
ときは、電流検出回路4からの検出信号のレベルにかか
わらず、信号Vm1,Vm2はローレベルとなり、キャ
リア引き抜き回路5のN型MOSトランジスタ51a,
52aはともにオフされる。
動回路の動作を説明する。 −ターンオン動作− 図示しない駆動回路からターンオン指令が出力される
と、駆動信号入力端子Vcontの信号レベルがハイレ
ベルからローレベルとなり、P型MOSトランジスタ3
はオンされる。このとき、上述したように制御回路6の
出力信号Vm1およびVm2はともにローレベルであ
り、キャリア引き抜き回路5のN型MOSトランジスタ
51aと52aはともにオフされる。これにより、駆動
トランジスタ1のゲート電極はソース電極と遮断状態と
なって、ゲート電流供給源2から駆動トランジスタ1の
ゲートに電流が流れ、ゲートにキャリアが注入されて駆
動トランジスタ1がオンして電源7から誘導性負荷LO
へ電流が流れる。なお、キャリア引き抜き回路5により
駆動トランジスタ1のゲート電極がソース電極と遮断状
態にあるとき、キャリア引き抜き回路5はもっとも高イ
ンピーダンス状態にある。
説明する。図示しない駆動回路からターンオフ指令が出
力されると、時点t1において駆動信号入力端子Vco
ntの信号がローレベルからハイレベルになり、P型M
OSトランジスタ3がオフしてゲート電流の供給が停止
される。時点t1ではゲート電流はソース電極側に流れ
ているので、電流検出回路4の出力はローレベルであ
る。したがって、制御回路6から出力される信号Vm1
およびVm2はともにハイレベルとなり、キャリア引き
抜き回路5のN型MOSトランジスタ51aと52aは
ともにオンされる。そのため、駆動トランジスタ1のゲ
ート電極は低インピーダンスである第1のキャリア引き
抜き経路51に接続される。ここで、図4の時点t1〜
t2での過渡状態について説明する。時点t1におい
て、ゲート電極からキャリアを引き抜こうとするIgL
方向の電流が生じる。この時点ではゲート電極へキャリ
アを注入するIgR方向の電流の方が多いため、IgR
方向へ電流が流れる。時点t1から徐々にIgL方向の
電流が増加してIgR方向の電流が減少する。時点tx
を過ぎると、IgL方向の電流がIgR方向の電流より
も多くなり、IgL方向に電流が流れる。その後、Ig
L方向への電流が増加する。このように、ゲート電極か
らのキャリアの引き抜きが行われる。この時点t1〜t
2は極め短時間に行われる。
引き抜き方向に流れていたゲート電流IgLが減少して
くる。電流検出回路4は、キャリ引き抜き方向に流れる
ゲート電流を変換した電圧レベルが2.5V未満になる
と(時点t3)、その出力論理レベルをハイレベルとす
る。このハイレベル信号を受け、制御回路6の出力信号
Vm2はローレベルとなり、N型MOSトランジスタ5
1aがオフされて、第1のキャリア引き抜き経路51が
遮断されて第2のキャリア引き抜き経路52だけが選択
される。この結果、ゲート−ソース間のキャリア引き抜
き経路のインピーダンスが高くなり、キャリア引き抜き
速度が遅くなり、換言するとキャリアが絞り込まれ、駆
動トランジスタ1がターンオフ動作を完了する。 この
とき、ゲート電流が絞られるので、寄生インダクタンス
にたまるエネルギは少なく、さらに、RLC共振現象の
ダンピングファクタであるR成分が大きくなる。その結
果、ゲート電圧の振動が抑制されて、駆動トランジスタ
1が誤ってターンオンすることが防止される。
動トランジスタ1をターンオフする際、はじめはゲート
電極を低インピーダンスのキャリア引き抜き経路51に
接続し、キャリア引き抜きに伴うゲート電流IgLが所
定値未満になったとき、駆動トランジスタ1がターンオ
フ直前であるとして、ゲート電極を高インピーダンスの
キャリア引き抜き経路52に接続するようにした。した
がって、ターンオフが速やかに行われるとともに、ゲー
ト電圧の振動が抑制されて誤ターンオンが防止できる。
キャリア引き抜きに伴うゲート電流IgLが所定値未満
になったことを検出することは、駆動トランジスタ1の
ターンオフの兆候を検出することに他ならない。
スタ1の駆動回路を示す図である。図1と同様な箇所に
は同一の符号を付して相違点を主に説明する。図1の駆
動回路ではキャリア引き抜き方向のゲート電流IgLを
検出してキャリア引き抜き経路のインピーダンスを可変
とした。この実施の形態では、ゲート−ソス電圧Vgs
を検出してキャリア引き抜き経路のインピーダンスを可
変とする。
ト電極とソース端子との間にはゲート−ソース電圧Vg
s検出回路4Aが設けられ、出力信号が制御回路6に入
力されている。電圧Vgs検出回路4Aは、ゲート−ソ
ース電圧Vgsが所定値(たとえば0.6Vであり、以
下では0.6vとして説明する)以上でローレベル信号
を、0.6V未満でハイレベル信号を制御回路6に出力
する。
オフ動作を説明する。図示しない駆動回路から出力され
るターンオフ指令により、駆動信号入力端子Vcont
の印加信号がローレベルからハイレベルになって駆動ト
ランジスタ1をターンオフするとき、第1の実施の形態
と同様な動作により、駆動トランジスタ1のゲート電極
からキャリア引き抜き方向にゲート電流IgLが流れ
る。ゲート電極のキャリアが減少してくるとこの方向の
ゲート電流IgLが減少し始め、ゲート−ソース電圧V
gsが低下し始める。ゲート−ソース電圧Vgsが所定
値未満になると、電圧Vgs検出回路4Aから制御回路
6にハイレベル信号が出力され、出力信号Vm2はロー
レベルとなり、N型MOSトランジスタ51aがオフさ
れる。出力信号Vm1は引き続きハイレベルであり、N
型MOSトランジスタ52aはオン状態を維持する。そ
の結果、第2のキャリア引き抜き経路52だけがゲート
電極と接続され、インピーダンスが高くなる。
1をターンオフする際、はじめはゲート電極を低インピ
ーダンスのキャリア引き抜き経路51に接続し、ゲート
−ソース電圧Vgsが所定値未満になったときにゲート
電極を高インピーダンスのキャリア引き抜き経路52に
接続するようにした。したがって、ターンオフが速やか
に行われるとともに、ゲート電圧の振動が抑制されて誤
ターンオンが防止できる。
スタ1の駆動回路を示す図である。図1と同様な箇所に
は同一の符号を付して相違点を主に説明する。この実施
の形態では、駆動トランジスタ1のドレイン−ソース電
圧Vds(駆動トランジスタ1の駆動電流の電圧降下)
を検出してキャリア引き抜き経路のインピーダンスを可
変とする。ドレイン端子とソース端子との間にはドレイ
ン−ソース電圧Vdsを検出するVds電圧検出回路4
Bが設けられている。Vds電圧検出回路4Bは、ドレ
イン−ソース電圧Vdsが所定レベル未満ではローレベ
ル信号を、ドレイン−ソース電圧Vdsが所定レベル以
上でハイレベル信号を制御回路6に出力する。
オフ動作を説明する。図示しない駆動回路から出力され
るターンオフ指令により、駆動信号入力端子Vcont
の印加信号がローレベルからハイレベルになって駆動ト
ランジスタ1をターンオフするとき、第1の実施の形態
と同様な動作により、駆動トランジスタ1のキャリア引
き抜き方向のゲート電流IgLが減少する。図4に示す
ように、時点t1で制御端子信号Vm1がハイレベルに
なっても、駆動トランジスタ1がターンオフ動作を開始
するまでは、ドレイン−ソース電流が流れているので、
ドレイン−ソース電圧Vdsはほぼゼロである。ゲート
電流が小さくなってドレイン−ソース間が遮断され始め
ると、ドレイン−ソース電圧Vdsが立ち上がり始め
る。ドレイン−ソース電圧Vdsが時点t3で所定値以
上となると、Vds電圧検出回路4Bから制御回路6に
ハイレベル信号が出力され、出力信号Vm2はローレベ
ルとなり、N型MOSトランジスタ51aがオフされ
る。その結果、第2のキャリア引き抜き経路52だけが
ゲート電極と接続され、インピーダンスが高くなる。
1をターンオフする際、はじめはゲート電極を低インピ
ーダンスのキャリア引き抜き経路51に接続し、ドレイ
ン−ソース電圧Vdsが所定レベル以上になったときに
ゲート電極を高インピーダンスのキャリア引き抜き経路
52に接続するようにした。したがって、ターンオフが
速やかに行われるとともに、ゲート電圧の振動が抑制さ
れて誤ターンオンが防止できる。この実施の形態のよう
に、ドレイン−ソース電圧Vdsを検出して駆動トラン
ジスタ1のターンオフの兆候を検出してキャリア引き抜
き経路のインピーダンスを可変とすれば、第1および第
2の実施の形態のように、キャリア引き抜き方向のゲー
ト電流IgLの微小な変化(たとえば1mAの数%)や
ゲート−ソース電圧Vgsの微小な変化(たとえば0.
7Vの数%)を検出する場合に比べて、検出する変化量
を大きくでき(たとえば100Vの数%)、検出精度が
向上する。その反面で、ゲート電流IgLを検出する場
合は、応答性を向上できるという効果がある。
スタ1の駆動回路を示す図である。図1と同様な箇所に
は同一の符号を付して相違点を主に説明する。図1のキ
ャリア引き抜き回路5は第1および第2のキャリア引き
抜き経路51,52を切換えてキャリア引き抜き経路の
インピーダンスを可変とした。第4の実施の形態のキャ
リア引き抜き回路5Aは、ゲート電極へ印加されるゲー
ト電圧に応じたオン抵抗となるN型MOSトランジスタ
51cを用いるものであり、キャリア引き抜き方向のゲ
ート電流IgLに応じて制御回路6Aの出力信号Vm
1、すなわち、N型MOSトランジスタ51cのゲート
電圧を変化させて、そのオン抵抗を変化させる。
が所定値以上のとき、電流検出回路4からローレベル検
出信号が制御回路6に入力される。制御回路6Aは、出
力信号を第1のゲート電圧信号Vm1HHとしてオン抵
抗を小さくする。キャリア引き抜き方向のゲート電流i
gLが所定値未満になり電流検出回路4からハイレベル
信号が入力されると、制御回路6Aは、出力信号を第2
のゲート電圧Vm1HL(<Vm1HH)としてオン抵
抗を大きくする。なお、ターンオン指令が出力されてい
るとき、駆動信号入力端子Vcontはローレベルであ
り、制御回路6Aは、その出力信号Vm1をローレベル
とし、キャリア引き抜き回路5AのN型MOSトランジ
スタ51cをオフする。これにより、駆動トランジスタ
1のゲートとソース間が遮断されて、ゲート電流供給源
2からゲート電極にゲート電流が供給されて駆動トラン
ジスタ1がターンオン動作する。
オフ動作を説明する。図示しない駆動回路から出力され
るターンオフ指令により、駆動信号入力端子Vcont
の印加信号がローレベルからハイレベルになって駆動ト
ランジスタ1をターンオフするとき、第1の実施の形態
と同様な動作により、駆動トランジスタ1のゲートから
キャリアを引き抜き抜く際のゲート電流IgLが減少す
る。ゲート電流IgLが所定値未満となってゲート電流
検出回路4から制御回路6Aにハイレベル信号が出力さ
れると、制御回路6Aは、出力信号を第1のハイレベル
Vm1HHとし、ゲート電流検出回路4から制御回路6
Aにローレベル信号が出力されると、出力信号を第2の
ハイレベルVm1HLとする。N型MOSトランジスタ
51aのオン抵抗は、ゲート電極に印加される出力信号
が第1のハイレベルVm1HHの場合には第2のハイレ
ベルVm1HLに比べて小さい。その結果、駆動トラン
ジスタ1をターンオフする際、はじめはキャリア引き抜
き方向のゲート電流IgLが大きいので制御回路6Aか
らは第1のハイレベルの信号Vm1HHが出力され、N
型MOSトランジスタ51aのオン抵抗は小さい値とな
る。すなわち、駆動トランジスタ1のゲート電極は低イ
ンピーダンスのキャリア引き抜き経路に接続される。そ
して、駆動トランジスタ1のキャリア引き抜き方向のゲ
ート電流IgLが所定値未満になったときに、制御回路
6Aからは第2のハイレベルの信号Vm1HLが出力さ
れ、N型MOSトランジスタ51aのオン抵抗は大きく
なる。その結果、駆動トランジスタ1のゲート電極は高
インピーダンスのキャリア引き抜き経路となる。したが
って、ターンオフが速やかに行われるとともに、ゲート
電圧の振動が抑制されて誤ターンオンが防止できる。
スタ1の駆動回路を示す図である。図1と同様な箇所に
は同一の符号を付して相違点を主に説明する。第1の実
施の形態とはキャリア引き抜き回路が相違する。駆動ト
ランジスタ1のゲート電極に接続されるキャリア引き抜
き回路5Bは、直列接続されたN型MOSトランジスタ
51d、51eと、一方のN型MOSトランジスタ51
eと並列接続された抵抗51fとを備えている。N型M
OSトランジスタ51eのオン抵抗値は抵抗51eの抵
抗値よりも小さい。N型MOSトランジスタ51d,5
1eがともにオンされている場合には、低インピーダン
スのキャリア引き抜き経路となり、N型MOSトランジ
スタ51dがオン、N型MOSトランジスタ51eがオ
フされている場合には、高インピーダンスのキャリア引
き抜き経路となる。
する。図示しない駆動回路から出力されるターンオン指
令により、駆動信号入力端子Vcontの印加信号がハ
イレベルからローレベルになると、第1の実施の形態と
同様に、P型MOSトランジスタ3がオンして駆動トラ
ンジスタ1のゲート電極にゲート電流が供給される。こ
のとき、制御回路6には駆動信号入力端子Vcontの
ローレベル信号が入力され、制御回路6は少なくとも出
力信号Vm1をローレベルとしてキャリア引き抜き回路
5BのN型MOSトランジスタ51dをオフする。した
がって、キャリア引き抜き回路5B内で駆動トランジス
タ1のゲート電極はソース電極と遮断状態となり、駆動
トランジスタ1のゲート電極にゲート電流が供給されて
駆動トランジスタ1はオンする。
する。図示しない駆動回路から出力されるターンオフ指
令により、駆動信号入力端子Vcontの印加信号がロ
ーレベルからハイレベルになって駆動トランジスタ1を
ターンオフする。これにより、P型MOSトランジスタ
3がオフしてゲート電流の供給が停止される。また、制
御回路6から出力される信号Vm1およびVm2はとも
にハイレベルとなり、キャリア引き抜き回路5のN型M
OSトランジスタ51dと52eはともにオンされる。
そのため、キャリア引き抜き経路にはN型MOSトラン
ジスタ51dと51eが介装されて低インピーダンス状
態となる。したがって、ゲート電極のキャリアを急速に
引き抜き、駆動トランジスタ1をターンオフさせる。そ
して、キャリア引き抜き方向のゲート電流IgLが減少
してゲート電流検出回路4がハイレベル信号を出力する
と、制御回路6の出力信号Vm1はハイレベル、出力信
号Vm2はローレベルとなり、N型MOSトランジスタ
51dはオンのままであるがN型MOSトランジスタ5
1eがオフされる。その結果、キャリア引き抜き経路に
はN型MOSトランジスタ51dと抵抗51fが介装さ
れてインピーダンスが高くなり、キャリア引き抜き速度
が遅くなりながら駆動トランジスタ1はターンオフに至
る。このとき、ゲート電流が絞られるので、寄生インダ
クタンスにたまるエネルギは少なく、さらに、RLC共
振現象のダンピングファクタであるR成分が大きくな
る。その結果、ゲート電圧の振動が抑制されて、駆動ト
ランジスタ1が誤ってターンオンすることが防止され
る。
スタ1の駆動回路を示す図であり、上述した第3の実施
の形態による図6の駆動回路の変形例である。図9にお
いて、図1と同様の箇所には同一の符号を付して相違点
を主に説明する。この実施の形態では、第1のキャリア
引き抜き経路51を構成するN型MOSトランジスタ5
1aがラッチ回路9によりオン/オフされ、第2のキャ
リア引き抜き経路52を構成するN型MOSトランジス
タ52aが駆動信号入力端子Vcontの印加信号によ
ってオン/オフされる。ラッチ回路9は、入力端子Jと
入力端子Kとを有し、出力端子fから出力する出力論理
値を変化させる。ラッチ回路9は、図10に示す真理値
表の動作を行う。ラッチ回路9の入力端子KにはVds
電圧検出回路4Bから出力される検出信号SENSEが入力
され、入力端子Jには駆動信号入力端子Vcontの印
加信号が入力される。
駆動回路のターンオン動作を説明する。時点T0におい
て、図示しない駆動回路から出力されるターンオン指令
により駆動信号入力端子Vcontの印加信号がローレ
ベルになると、P型MOSトランジスタ3がオンし、駆
動トランジスタ1にゲート電流が供給されて駆動トラン
ジスタ1がオン動作を開始する。このとき、駆動トラン
ジスタ1はまだオフ状態にあるので、ドレイン−ソース
電圧Vds、およびVds電圧検出回路4Bから出力さ
れる検出信号SENSEの出力レベルはハイレベルとなる。
したがって、ラッチ回路9の出力端子fにはローレベル
がセットされ、P型MOSトランジスタ3はオン、N型
MOSトランジスタ51aと52aはオフする。駆動ト
ランジスタ1に流れるゲート電流によってゲートからキ
ャリアが注入され、やがて駆動トランジスタ1がターン
オンする。時点T1において、駆動トランジスタ1がタ
ーンオンすると、ドレイン−ソース電圧Vdsが低下し
てVds電圧検出回路4Bの検出信号SENSEがローレベ
ルになり、ラッチ回路9の出力端子fには時点T1より
前の論理レベルであるローレベルがラッチされる。な
お、駆動信号入力端子Vcontの印加信号がローレベ
ルの間は、N型MOSトランジスタ51aおよび52a
はともにオフしている。
ターンオフ動作を説明する。時点T2において、図示し
ない駆動回路から出力されるターンオフ指令により駆動
信号入力端子Vcontの印加信号がハイレベルになる
と、P型MOSトランジスタ3がオフして駆動トランジ
スタ1のゲート電流を遮断するとともに、N型MOSト
ランジスタ52aがオンして駆動トランジスタ1のゲー
トからキャリアの引き抜きを開始する。この結果、駆動
トランジスタ1はターンオフ動作を開始する。このと
き、駆動トランジスタ1はまだオン状態にあるので、ド
レイン−ソース電圧Vds、およびVds電圧検出回路
4Bから出力される検出信号SENSEの出力レベルはロー
レベルとなる。したがって、ラッチ回路9の出力端子f
にはハイレベルがセットされる。これによりN型MOS
トランジスタ51aもオンされて、第1のキャリア引き
抜き経路51および第2のキャリア引き抜き経路52の
両方で駆動トランジスタ1のゲートからキャリアの引き
抜きが行われる。
昇とともにVds電圧検出回路4Bの検出信号SENSEが
上昇を始める。時点T3において、検出信号SENSEがラ
ッチ回路9のラッチ論理閾値電圧を越えると、ラッチ回
路9の出力端子fには、時点T3より前の論理出力レベ
ルを反転した論理出力、すなわち、ローレベルがラッチ
される。これにより、N型MOSトランジスタ51aが
オフされて、第2のキャリア引き抜き経路52だけがゲ
ートからキャリアの引き抜きを行う。この結果、ゲート
−ソース間のキャリア引き抜き経路のインピーダンスが
高くなり、キャリア引き抜き速度を遅くした状態で駆動
トランジスタ1のターンオフ動作が終了する(時点T
4)。
る。時点T3から時点T4の間で、キャリア引き抜き速
度を遅くしたにも係わらず、上述した寄生インダクタン
スなどに起因してドレイン−ソース電圧Vdsが振動す
る場合を考える。ドレイン−ソース電圧Vdsが振動す
ると、電圧検出回路4Bの検出信号SENSEも振動するお
それがある。上述した図6のように、検出信号SENSEに
よってN型MOSトランジスタ51aのオン/オフを切
換えると、一旦ターンオフしたN型MOSトランジスタ
51aが、検出信号SENSEの振動により再びターンオン
してしまう。すると、駆動トランジスタ1内のキャリア
が急激に変化する。この結果、駆動トランジスタ1の内
部のキャリアの変化に伴う電流変化dI/dtや電圧変
化dV/dtによって、駆動トランジスタ1および駆動
回路からノイズや電圧サージが発生してしまう。しか
し、第6の実施の形態による図9の駆動回路では、ラッ
チ回路9によって出力端子fの出力レベルがローレベル
に保持されるので、時点T3においてターンオフしたN
型MOSトランジスタ51aは、駆動トランジスタ1の
ターンオフ動作が終了する時点T4までターンオンする
ことが防止される。このように、N型MOSトランジス
タ51aの誤作動を防止した結果、回路から発生するノ
イズや電圧サージを抑制する効果が得られる。
ジスタ1の駆動回路を示す図であり、上述した第3の実
施の形態による図6の駆動回路の別の変形例である。図
12において、図1と同様の箇所には同一の符号を付し
て相違点を主に説明する。この実施の形態では、第1の
キャリア引き抜き経路51を構成するN型MOSトラン
ジスタ51aが論理回路12Bによりオン/オフされ、
第2のキャリア引き抜き経路52を構成するN型MOS
トランジスタ52aが駆動信号入力端子Vcontの印
加信号によってオン/オフされる。論理回路12Bは、
上述した図3の制御回路6と同様に、NOTゲート61
とANDゲート62とによって構成されている。NOT
ゲート61の入力端子には、ラッチ回路12Aの出力端
子fからの出力論理値が入力される。
子Kとを有し、出力端子fから出力する出力論理値を変
化させる。ラッチ回路12Aの入力端子Jおよび入力端
子Kには、論理回路12Cが接続されている。論理回路
12Cは入力端子Sと入力端子Rとを有し、論理回路1
2Cとラッチ回路12Aとで図13に示す真理値表の動
作を行う。論理回路12Cの入力端子SにはVds電圧
検出回路4Bから出力される検出信号SENSEが入力さ
れ、入力端子Rには駆動信号入力端子Vcontの印加
信号が入力される。
駆動回路のターンオン動作を説明する。時点T0におい
て、図示しない駆動回路から出力されるターンオン指令
により駆動信号入力端子Vcontの印加信号がローレ
ベルになると、P型MOSトランジスタ3がオンし、駆
動トランジスタ1にゲート電流が供給されて駆動トラン
ジスタ1がオン動作を開始する。このとき、駆動トラン
ジスタ1はまだオフ状態にあるので、ドレイン−ソース
電圧Vds、およびVds電圧検出回路4Bから出力さ
れる検出信号SENSEの出力レベルはハイレベルとなる。
したがって、ラッチ回路12Aの出力端子fにはハイレ
ベルがセットされる。駆動トランジスタ1に流れるゲー
ト電流よってゲートからキャリアが注入され、やがて駆
動トランジスタ1がターンオンする。時点T1におい
て、駆動トランジスタ1がターンオンすると、ドレイン
−ソース電圧Vdsが低下してVds電圧検出回路4B
の検出信号SENSEがローレベルになり、ラッチ回路12
Aの出力端子fには時点T1より前の論理レベルである
ハイレベルがラッチされる。なお、駆動信号入力端子V
contの印加信号がローレベルの間は、N型MOSト
ランジスタ51aおよび52aはともにオフしている。
ターンオフ動作を説明する。時点T2において、図示し
ない駆動回路から出力されるターンオフ指令により駆動
信号入力端子Vcontの印加信号がハイレベルになる
と、P型MOSトランジスタ3がオフして駆動トランジ
スタ1のゲート電流を遮断するとともに、N型MOSト
ランジスタ52aがオンして駆動トランジスタ1のゲー
トからキャリアの引き抜きを開始する。この結果、駆動
トランジスタ1はターンオフ動作を開始する。このと
き、駆動トランジスタ1はまだオン状態にあるので、ド
レイン−ソース電圧Vds、およびVds電圧検出回路
4Bから出力される検出信号SENSEの出力レベルはロー
レベルとなる。したがって、ラッチ回路12Aの出力端
子fはローレベルにリセットされる。このとき、論理回
路12BのANDゲート62の出力信号Vm2がハイレ
ベルになるので、N型MOSトランジスタ51aもオン
されて、第1のキャリア引き抜き経路51および第2の
キャリア引き抜き経路52の両方で駆動トランジスタ1
のゲートからキャリアの引き抜きが行われる。
昇とともにVds電圧検出回路4Bの検出信号SENSEが
上昇を始める。時点T3において、検出信号SENSEが論
理回路12Cの論理閾値電圧を越えると、ラッチ回路1
2Aの出力端子fにハイレベルがセットされる。これに
より、論理回路12BのANDゲート62の出力信号V
m2がローレベルになり、N型MOSトランジスタ51
aがオフされて第2のキャリア引き抜き経路52だけが
ゲートからキャリアの引き抜きを行う。この結果、ゲー
ト−ソース間のキャリア引き抜き経路のインピーダンス
が高くなり、キャリア引き抜き速度を遅くした状態で駆
動トランジスタ1のターンオフ動作が終了する(時点T
4)。
る。時点T1から時点T2の間の時点Txにおいて、駆
動信号入力端子Vcontの印加信号に破線で示すイン
パルス性ノイズNsが入った場合を考える。論理回路1
2Cの入力端子RにノイズNsが印加されると、ラッチ
回路12Aの出力端子fはローレベルにリセットされ
る。その後の駆動信号入力端子Vcontの印加信号は
ローレベルであるので、ラッチ回路12Aの出力端子f
にはローレベルがラッチされる。したがって、時点Tx
から時点T2までの出力端子fの出力論理レベルは、ノ
イズNsの有無によって異なることになる。しかし、論
理回路12BのANDゲート62によって、出力端子f
の出力論理レベルに係わらず、時点T0から時点T2ま
でANDOゲート62の出力信号Vm2がローレベルに
保持されるので、N型MOSトランジスタ51aがオン
することはない。このように、駆動トランジスタ1のタ
ーンオン期間に駆動信号入力端子Vcontの印加信号
にノイズNsが入ってもN型MOSトランジスタ51a
がオンしないようにした結果、P型MOSトランジスタ
3とN型MOSトランジスタ51aとが両方オンして過
大な電流が流れることを防止できる。すなわち、外部か
らのノイズに対して強い駆動回路を得ることができる。
Tを説明する。図15は、GTBTの基本構造を説明す
るための斜視図、図16は図15の前面と同じ部分を示
す断面図、図17は素子の表面図で、この図17と上記
の図15においては表面の電極(金属膜)を除いた様子
を示している。すなわち、図15は図16中の線分A−
A′を含んで紙面に垂直に切った断面を示す。逆に図1
6は図17中の線分A−A′を通って紙面に垂直な平面
で切った断面図である。また、図18は図17中の線分
B−B′を通って紙面に垂直な平面で切った断面図であ
り、図16の場合と同様に、図18における線分B−
B′で切った断面図が図17に相当する。なお、この実
施の形態は半導体をシリコンとして説明する。
8中において、71は基板であるn+型基板領域、72
はn型ドレイン領域、73はn+型ソース領域である。
また、74はMOS型電極であり、高濃度のp型多結晶
半導体からなり、かつ後述するソース電極とオーミック
コンタクトしていて、電位が固定されている。また、7
5はMOS型電極74とドレイン領域72とを絶縁する
絶縁膜である。これらの電極74と75を併せて「固定
絶縁電極」76と呼ぶことにする。この固定絶縁電極7
6は、素子表面から側壁が垂直に掘られた溝の中に型成
されている。n型ドレイン領域72のうち、この固定絶
縁電極76に挾まれた領域を「チャネル領域」77と呼
ぶことにする。このチャネル領域77は、絶縁膜75を
介して隣接するMOS型電極74が高濃度のp型半導体
であるため、仕事関数差によって型成された空乏層によ
って、チャネル領域には伝導電子に対するポテンシャル
障壁が型成されていて、ソース領域73とドレイン領域
72とは初めから電気的に遮断された状態となってい
る。また、81はドレイン電極であり、n+型基板領域
71とオーミックコンタクトしている。83はソース電
極であり、ソース領域73とMOS型電極74にオーミ
ックコンタクトしている。すなわち、MOS型電極74
の電位はソース電極83の電位に固定されている。また
図中、Hをチャネル厚み、Lをチャネル長と呼ぶ。
定絶縁電極76はストライプ状をしており、その両端は
p型領域8(インジェクタ領域)に接している。このよ
うに「固定絶縁電極76とp型領域78に囲まれたチャ
ネル領域77」は、ひとつの単位セルを型成しており、
図17にはこのセル4単位分が示されている。なお、
「チャネルの状態によって電流を遮断、もしくは電流量
を制御しうる」という条件を満たしていれば、単位セル
を構成する固定絶縁電極76の型状、ソース領域73の
型状などは任意である。
とオーミックコンタクトした電極であり、ドレイン領域
72へ少数キャリアを供給する。これを「注入電極」と
呼ぶことにする。なお、図中の破線は固定絶縁電極7の
存在を示す。また、85は層間絶縁膜である。
作を説明する。この素子では、ソース電極83は接地
(0V)、ドレイン電極81には正の電位を印加する。
まず、遮断状態について説明する。注入電極78が接地
状態の時、素子は遮断状態である。先にも述べたよう
に、MOS型電極74が高濃度のp型半導体からできて
いて、かつソース電極電位に固定されていることから、
固定絶縁電極76の周辺には空乏層が型成され、チャネ
ル領域7は空乏化されてソース領域73とドレイン領域
72は電気的に遮断されている構造になっている。通
常、このようなMOSダイオード的な構造では、空乏層
を広げるべく電圧を印加してもドレイン領域中の空乏層
で発生したキャリアが絶縁膜界面に溜って反転層を型成
し、空乏層は広がらずに絶縁膜界面の電位が上昇する。
しかし、この構造ではその絶縁膜75が、接地されたp
型領域78に接しているので、空乏層で発生したキャリ
アは絶縁膜75の界面に到達するが、すぐにp型領域7
8を通って素子の外に排除される。すなわち、絶縁膜界
面の電位は上昇せずに固定されていて、空乏層はドレイ
ン電位にしたがって広がる。このデバイスはノーマリ・
オフ構造を持つ。
て説明する。注入電極電位Vj=0Vの時は、チャネル
領域7のC−C′断面全域のポテンシャルが正であり、
チャネル領域は遮断状態である。注入電極電位Vjが上
昇して0.3Vまでになると、チャネル領域の中央部に
ポテンシャルが負の領域ができ、伝導電子が流れ得る状
態となる。このように注入電極の電位を上げるとチャネ
ル領域のポテンシャルが低下する理由は、注入電極にオ
ーミックコンタクトしたp型領域78の電位が上昇する
ことで、p型領域78が接している絶縁膜75の界面に
少数キャリアが供給され、これが固定絶縁電極76のM
OS型電極74からチャネル領域への電界を遮蔽するた
めに、チャネル領域の空乏層が後退するためである。さ
らに注入電位が0.5eV以上になると、ポテンシャル
も低くなって、チャネル領域77内のバンドの型状は平
坦になってゆく。これはn型ドレイン領域72とp型領
域88との間の接合が順バイアス状態になり、ドレイン
領域全域が高水準注入状態になるためである。このと
き、正孔は直接にp型領域78から注入されるほか、絶
縁膜75の界面からもドレイン領域72へ供給される。
すなわち、この条件において絶縁膜界面は伝導度の高い
導電路として正孔電流を運ぶ働きをする。この段階にな
ると、ドレイン電流の制御は注入電極電位よりは注入電
流に注目した方が理解しやすい。すなわち、ドレイン領
域72に注入される正孔電流量によってドレイン領域7
2の導電率が制御され、ドレイン電流量が制御される。
を説明する。ターン・オフするためには、注入電極18
の電位を接地(0Vに)、もしくは負電位にする。する
とドレイン領域72およびチャネル領域7に大量に存在
していた正孔は消滅するか、もしくはp型領域78を通
して素子外に排除され、再びチャネル領域が空乏層で満
たされるようになる。この機構は、例えば静電誘導サイ
リスタのターンオフ機構と同様である。ところで、図1
8ではp型領域78の深さは固定絶縁電極76よりも深
く描かれている。このような構成であれば、注入電極に
負電位を印加してターン・オフを速く行なうことができ
る。しかし、p型領域78の深さが固定絶縁電極6より
浅くても、デバイスとしては機能する。
バイポーラトランジスタの特性に類似して5極管特性と
なる。ドレイン電流は、注入電極からの電流があれば低
いドレイン電位でも十分な電流が流れる。ドレイン電位
が大きくなると、固定絶縁電極からドレイン領域へ伸び
た空乏層により、電流はピンチオフされて電流値は飽和
する。また、注入した正孔電流によってドレイン電流が
決まることから、バイポーラトランジスタと同様のhFE
(直流電流増幅率)を定義することができる。この素子
では、素子構造が微細であり、チャネル領域の電位が直
接注入電極電位と連動する機構になっていることから、
単体バイポーラトランジスタよりも大きなhFEを期待す
ることができる。
Tだけに使用されるものではなく、ゲート電極からキャ
リアを引き抜いてターンオフさせるときに、キャリア引
き抜き速度が速すぎてゲート信号が振動を起こすような
種々の半導体素子に適用できる。また、駆動トランジス
タ1がターンオフ完了する直前の兆候を検出する手段も
実施の形態に限定されない。さらには、ターンオフ完了
する直前の兆候を検出する前後でインピーダンスを変更
する手段も実施の形態に限定されない。
明の実施の形態における各構成要素との対応について説
明すると、ゲート電極が制御端子に、キャリア引き抜き
回路5などが電荷引き抜き経路に、電圧検出回路4など
が検出手段に、制御回路6などがインピーダンス制御手
段にそれぞれ対応する。
の駆動回路を示す図である。
る。
の駆動回路を示す図である。
の駆動回路を示す図である。
の駆動回路を示す図である。
の駆動回路を示す図である。
の駆動回路を示す図である。
る。
子の駆動回路を示す図である。
である。
ある。
を説明する斜視図である。
動回路を示す図である。
ある。
供給源、3:P型MOSトランジスタ、 4:電
流検出回路、4A:Vgs電圧検出回路、 4
B:Vds電圧検出回路、5,5A,5B:キャリア引
き抜き回路、6,6A:制御回路、
7:電源、9,12A:ラッチ回路、 12
B,12C:論理回路、51,52:第1および第2の
キャリア引き抜き経路、51a,52a、52c〜52
e:N型MOSトランジスタ、52b:抵抗、
LO:誘導性負荷
Claims (8)
- 【請求項1】電流制御型半導体素子の制御端子に制御電
流を供給してターンオンさせ、前記制御電流の供給を停
止するとともに前記制御端子から電荷引き抜き経路を介
して電荷を引き抜いてターンオフさせる電流制御型半導
体素子用駆動回路において、 前記電流制御型半導体素子のターンオフが完了する直前
の兆候を検出する検出手段と、 前記電流制御型半導体素子をターンオンさせるときは、
前記電荷引き抜き経路のインピーダンスを第1の値と
し、前記電流制御型半導体素子をターンオフさせるとき
は、前記検出手段が前記兆候を検出するまでは、前記電
荷引き抜き経路のインピーダンスを前記第1の値よりも
小さい第2の値とし、前記検出手段が前記兆候を検出す
ると、前記電荷引き抜き経路のインピーダンスを前記第
1の値より小さく前記第2の値よりも大きい第3の値と
するインピーダンス制御手段とを備えることを特徴とす
る電流制御型半導体素子用駆動回路。 - 【請求項2】請求項1に記載の電流制御型半導体素子用
駆動回路において、前記電荷引き抜き経路は前記第2の
値のインピーダンスを有する第1の電荷引き抜き経路
と、前記第3の値のインピーダンスを有する第2の電荷
引き抜き経路とを有し、 前記インピーダンス制御手段は、前記検出手段が前記兆
候を検出するまでは前記第1の経路を選択し、前記検出
手段が前記兆候を検出すると前記第2の経路を選択する
ことを特徴とする電流制御型半導体素子用駆動回路。 - 【請求項3】請求項1に記載の電流制御型半導体素子用
駆動回路において、 前記インピーダンス制御手段は、前記電荷引き抜き回路
に介在されてそのインピーダンスを可変とするインピー
ダンス可変素子を含み、前記検出手段が前記兆候を検出
するまでは前記インピーダンス可変素子のインピーダン
スを第2の値とし、前記検出手段が前記兆候を検出する
と前記インピーダンス可変素子のインピーダンスを第3
の値とすることを特徴とする電流制御型半導体素子用駆
動回路。 - 【請求項4】請求項1〜3のいずれかに記載の電流制御
型半導体素子用駆動回路において、 前記検出手段は、前記制御端子から引き抜かれる電荷に
よって発生する電流を検出する電流検出回路であること
を特徴とする電流制御型半導体素子用駆動回路。 - 【請求項5】請求項1〜3のいずれかに記載の電流制御
型半導体素子用駆動回路において、 前記検出手段は、前記制御端子の電圧を検出する電圧検
出回路であることを特徴とする電流制御型半導体素子用
駆動回路。 - 【請求項6】請求項1〜3のいずれかに記載の電流制御
型半導体素子用駆動回路において、 前記検出手段は、前記電流制御型半導体素子を流れる駆
動電流の電圧降下を検出する電圧降下検出回路であるこ
とを特徴とする電流制御型半導体素子用駆動回路。 - 【請求項7】請求項1〜6のいずれかに記載の電流制御
型半導体素子用駆動回路において、 前記インピーダンス制御手段は、前記電流制御型半導体
素子をターンオフさせる指令信号にしたがって前記電荷
引き抜き経路のインピーダンスを前記第3の値にしてい
るとき、前記検出手段により前記兆候が検出されなくな
っても前記第3の値を保持することを特徴とする電流制
御型半導体素子用駆動回路。 - 【請求項8】請求項1〜6のいずれかに記載の電流制御
型半導体素子用駆動回路において、 前記インピーダンス制御手段は、前記電流制御型半導体
素子をターンオンさせる指令信号にしたがって前記電荷
引き抜き経路のインピーダンスを前記第1の値にしてい
るとき、前記指令信号にノイズが生じても前記第1の値
を保持することを特徴とする電流制御型半導体素子用駆
動回路。
Priority Applications (4)
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JP2000273761A JP3664061B2 (ja) | 1999-12-28 | 2000-09-08 | 電流制御型半導体素子用駆動回路 |
US09/745,735 US6429701B2 (en) | 1999-12-28 | 2000-12-26 | Drive circuit for semiconductor power device and semiconductor switching circuit using the drive circuit |
EP00128640A EP1115202B1 (en) | 1999-12-28 | 2000-12-28 | Drive circuit for semiconductor power device and semiconductor switching circuit using the drive circuit |
DE60020064T DE60020064T2 (de) | 1999-12-28 | 2000-12-28 | Treiberschaltung für ein Leistungshalbleiterelement und diese verwendende Halbleiterschaltvorrichtung |
Applications Claiming Priority (3)
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JP11-373485 | 1999-12-28 | ||
JP2000273761A JP3664061B2 (ja) | 1999-12-28 | 2000-09-08 | 電流制御型半導体素子用駆動回路 |
Publications (2)
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