JP2001251173A - 電流制御型半導体素子用駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】ターンオフする際に、ストレージ時間を長くす
ることなく、ゲート電圧が振動するのを抑制して誤って
ターンオンすることを防止するようにした電流制御型半
導体素子用駆動回路を提供する。 【解決手段】駆動トランジスタ１をターンオフすると
き、キャリア引き抜き回路５によりゲート電極からキャ
リアを引き抜く。このとき、キャリア引き抜き回路５を
低インピーダンスとしてキャリアを急速に引き抜く。キ
ャリアを引き抜くときに流れるゲート電流ＩｇＬを検出
し、その電流値が所定値未満になると駆動トランジスタ
１がターンオフを完了する兆候であると判断し、キャリ
ア引き抜き回路５のインピーダンスを高くしてキャリア
引き抜き速度を遅くする。これにより、緩やかにターン
オフ動作が完了してゲート電圧が振動して誤ってターン
オンすることが防止される。また、ターンオフ時間も長
くならずにすむ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、制御端子に流入す
る電流を制御してターンオン／ターンオフする電流制御
型半導体素子に用いられる駆動回路に関する。

【０００２】

【従来の技術】誘導性負荷を駆動する電流制御型スイッ
チングトランジスタ素子として、特開平６−２５２４０
８号公報に開示されているものが知られている（以下、
ＧＴＢＴと記す）。図１９はこのような従来のＧＴＢＴ
を使用して誘導性負荷を駆動する駆動回路を示してい
る。ＧＴＢＴ１０１は、不図示の駆動回路から指令され
るターンオン／ターンオフ指令により駆動信号入力端子
１０２に印加される駆動信号に応じてオン／オフされ、
誘導性負荷１０３を駆動する。

【０００３】駆動信号入力端子１０２の印加電圧Ｖｍが
ハイレベルからローレベルになると、Ｐ型ＭＯＳトラン
ジスタ１０４がオン、Ｎ型ＭＯＳトランジスタ１０５が
オフし、ゲート電流供給源１０６からＧＴＢＴ１０１の
ゲートに電流が流れる。これにより、ゲートにキャリア
が注入されてＧＴＢＴ１０１はオンし、電源１０７から
誘導性負荷１０３へ電流が流れる。ＧＴＢＴ１０１に接
続されている負荷は誘導性負荷１０３であるのでドレイ
ン電流Ｉｄｓは徐々に増加する。

【０００４】図２０を参照してＧＴＢＴ１０１のターン
オフ動作を説明する。駆動信号入力端子１０２の印加電
圧Ｖｍがハイレベルになると、Ｐ型ＭＯＳトランジスタ
１０４がオフ、Ｎ型ＭＯＳトランジスタ１０５がオン
し、ＧＴＢＴ１０１のゲートへの電流の供給が停止され
る。また、Ｎ型ＭＯＳトランジスタ１０５を介してＧＴ
ＢＴ１０１のゲートからキャリアが引き抜かれ、ＧＴＢ
Ｔ１０１はターンオフする。

【０００５】

【発明が解決しようとする課題】しかしながら、図１９
に示すＧＴＢＴ１０１のターンオフ時には、次の理由に
よりゲート電圧Ｖｇｓが図２０に示すように振動し、Ｇ
ＴＢＴ１０１が誤ってターンオンすることがある。すな
わち、ゲート電流が流れる経路には寄生インダクタンス
２０１〜２０３のほか、たとえばＮ型ＭＯＳトランジス
タ１０５のオン抵抗や配線抵抗および寄生容量成分が存
在する。また、ＧＴＢＴ１０１は、電流駆動型素子であ
るため大きなゲート電流が流れ、しかも極めて短い時間
でターンオフする。したがって、ターンオフ時には寄生
インダクタンスにたまったエネルギを急激に放出する必
要があり、このエネルギと寄生要素のＲＬＣ共振現象が
発生して、ゲート電圧Ｖｇｓが激しく振動する。ゲート
電圧がオン電圧まで上昇すると、図２０に示すように誤
ってターンオンしてドレイン電流Ｉｄｓが流れる。図２
０において、Ｉｇはゲート電流の波形を示し、＋側はゲ
ート電極へ流れ込む電流の値であり、−側はゲート電極
からキャリアが引き抜かれるときに流れる電流である。

【０００６】なお、ゲート引き抜きが急激に行われない
ようにキャリア引き抜き回路の抵抗を大きくするとゲー
ト電圧の振動は抑制できるが、ターンオフ指令から実際
にＧＴＢＴ１０１がターンオフするまでのストレージ時
間が長くなってしまう。

【０００７】本発明の目的は、ストレージ時間を長くす
ることなくターンオフ時のゲート信号の振動を抑制して
誤ってターンオンすることを防止するようにした電流制
御型半導体素子用駆動回路を提供することにある。

【０００８】

【課題を解決するための手段】一実施の形態を示す図に
対応づけて本発明を説明する。 （１）請求項１に記載の発明は、電流制御型半導体素子
１の制御端子に制御電流を供給してターンオンさせ、制
御電流の供給を停止するとともに制御端子から電荷引き
抜き経路５を介して電荷を引き抜いてターンオフさせる
電流制御型半導体素子用駆動回路に適用される。そし
て、上述した目的は、電流制御型半導体素子１のターン
オフが完了する直前の兆候を検出する検出手段４と、電
流制御型半導体素子１をターンオンさせるときは、電荷
引き抜き経路５のインピーダンスを第１の値とし、電流
制御型半導体素子１をターンオフさせるときは、検出手
段４が上記兆候を検出するまでは、電荷引き抜き経路の
インピーダンスを第１の値よりも小さい第２の値とし、
検出手段４が上記兆候を検出すると、電荷引き抜き経路
のインピーダンスを第１の値より小さく第２の値よりも
大きい第３の値とするインピーダンス制御手段６とを備
えることにより達成される。 （２）請求項２の発明は、請求項１に記載の電流制御型
半導体素子用駆動回路において、電荷引き抜き経路５
は、第２の値のインピーダンスを有する第１の電荷引き
抜き経路５１と、第３の値のインピーダンスを有する第
２の電荷引き抜き経路５２とを有し、インピーダンス制
御手段６は、検出手段４が上記兆候を検出するまでは第
１の経路５１を選択し、検出手段４が上記兆候を検出す
ると第２の経路５２を選択することを特徴とする。 （３）請求項３の発明は、請求項１に記載の電流制御型
半導体素子用駆動回路において、インピーダンス制御手
段６は、電荷引き抜き回路５に介在されてそのインピー
ダンスを可変とするインピーダンス可変素子５１ｃを有
し、検出手段４が上記兆候を検出するまではインピーダ
ンス可変素子５１ｃのインピーダンスを第２の値とし、
検出手段４が上記兆候を検出するとインピーダンス可変
素子５１ｃのインピーダンスを第３の値とすることを特
徴とする。 （４）請求項４の発明は、請求項１〜３のいずれかに記
載の電流制御型半導体素子用駆動回路において、検出手
段は、制御端子から引き抜かれる電荷によって発生する
電流を検出する電流検出回路４（図１）であることを特
徴とする。 （５）請求項５の発明は、請求項１〜３のいずれかに記
載の電流制御型半導体素子用駆動回路において、検出手
段は、制御端子の電圧を検出する電圧検出回路４Ａ（図
５）であることを特徴とする。 （６）請求項６の発明は、請求項１〜３のいずれかに記
載の電流制御型半導体素子用駆動回路において、検出手
段は、電流制御型半導体素子を流れる駆動電流の電圧降
下を検出する電圧降下検出回路４Ｂ（図６）であること
を特徴とする。 （７）請求項７の発明は、請求項１〜６のいずれかに記
載の電流制御型半導体素子用駆動回路において、インピ
ーダンス制御手段９（図９）は、電流制御型半導体素子
１をターンオフさせる指令信号にしたがって電荷引き抜
き経路のインピーダンスを第３の値にしているとき、検
出手段４Ｂ（図９）により兆候が検出されなくなっても
第３の値を保持することを特徴とする。 （８）請求項８の発明は、請求項１〜６のいずれかに記
載の電流制御型半導体素子用駆動回路において、インピ
ーダンス制御手段１２Ａ，１２Ｂ，１２Ｃ（図１２）
は、電流制御型半導体素子１をターンオンさせる指令信
号にしたがって電荷引き抜き経路のインピーダンスを第
１の値にしているとき、指令信号にノイズが生じても第
１の値を保持することを特徴とする。

【０００９】

【発明の効果】（１）本発明によれば、電流制御型半導
体素子のターンオフ完了直前の兆候を検出し、検出電流
制御型半導体素子をターンオフさせるとき、ターンオフ
完了直前の兆候を検出するまでは、電荷引き抜き経路の
インピーダンスを小さい値として、ストレージ時間の短
縮化を図りつつ、上記兆候を検出すると、電荷引き抜き
経路のインピーダンスを大きくして、制御端子の制御信
号の振動を抑制して誤ってターンオンすることを防止で
きる。 （２）請求項４の発明のように、電流制御型半導体素子
のターンオフに直接関係する電荷引き抜き方向の電流を
検出してターンオフ完了直前の兆候を検出するようにす
れば、迅速にインピーダンスを大きい値に切換えること
ができ、制御信号の振動を確実に抑制できる。 （３）請求項６の発明のように、電流制御型半導体素子
の駆動電流の電圧降下を検出して上記兆候を検出するこ
とにより、検出する変化量を大きく設定することがで
き、ターンオフの兆候を検出する精度を向上することが
できる。 （４）請求項７の発明のように、電流制御型半導体素子
のターンオフ完了直前に大きくした電荷引き抜き経路の
インピーダンスを保持することにより、制御端子の制御
信号の振動に対する抑制動作が持続して行われるように
なる。 （５）請求項８の発明のように、電流制御型半導体素子
をターンオンさせる指令信号にノイズが生じても電荷引
き抜き経路のインピーダンスを保持することにより、ノ
イズ耐力に優れた電流制御型半導体素子用駆動回路が得
られる。

【００１０】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 −第１の実施の形態− 図１は、駆動信号入力端子Ｖｃｏｎｔの信号レベルによ
り誘導性負荷ＬＯをオン／オフ駆動する電流制御型半導
体素子１（以下、駆動トランジスタと呼ぶ）の駆動回路
の一実施の形態を示す。駆動トランジスタ１は、たとえ
ば特開平６−２５２４０８号公報に開示されている半導
体スイッチング素子（以下、ＧＴＢＴと記す）である。
ＧＴＢＴの詳細は後述する。

【００１１】図１の半導体素子駆動回路は、駆動トラン
ジスタ１のゲート電流供給源２と、ゲート電流をオン／
オフするＰ型ＭＯＳトランジスタ３と、駆動トランジス
タ１のゲート電極からキャリアを引き抜くときのゲート
電流を検出する電流検出回路４と、駆動トランジスタ１
のゲートからキャリアを引き抜く速度を可変としたキャ
リア引き抜き回路５と、キャリア引き抜き回路５のキャ
リア引き抜き速度を制御する制御回路６と、誘導性負荷
ＬＯを駆動するための電源７と、還流動作用のダイオー
ド８とを備えている。なお、キャリア引き抜き回路５に
よって駆動トランジスタ１のゲートからキャリアが引き
抜かれることで、結果としてゲートの電荷が引き抜かれ
ることを意味する。

【００１２】電流検出回路４は、図２に示すように構成
することができる。図２の電流検出回路４は、ゲート電
流を電圧信号に変換する差動アンプ４１と、差動アンプ
４１の出力を論理レベルに変換するレベル変換器４２と
を備える。差動アンプ４１はオペアンプ４１ａと、抵抗
４１ｂ〜４１ｅとで構成される。この電流検出回路４
は、駆動トランジスタ１をターンオフする際のキャリア
が引き抜き方向に流れるゲート電流の大きさに応じて出
力論理値を変化させるものである。すなわち、キャリア
引き抜き方向に流れるゲート電流ＩｇＬを変換して得ら
れる電圧レベルが設定した電圧（たとえば２．５Ｖであ
り、以下、２．５Ｖを例として説明する）である２．５
Ｖ以上のときにレベル変換器４２からハイレベル信号を
出力し、２．５Ｖ未満のときはローレベル信号を出力す
る。駆動トランジスタ１がターンオンしているときに流
れるゲート電流ＩｇＲによって、電流検出回路６は常に
ローレベル検出信号を出力する。

【００１３】キャリア引き抜き回路５は、駆動トランジ
スタ１のゲート電極に対して並列に接続された第１およ
び第２のキャリア引き抜き経路５１，５２を備えてい
る。第１のキャリア引き抜き経路５１にはＮ型ＭＯＳト
ランジスタ５１ａが、第２のキャリア引き抜き経路５２
にはＮ型ＭＯＳトランジスタ５２ａと、このＮ型ＭＯＳ
トランジスタ５２ａと直列に接続された抵抗５２ｂとが
設けられている。

【００１４】このキャリア引き抜き回路５のＮ型ＭＯＳ
トランジスタ５１ａと５２ａは制御回路６によりオン／
オフされる。制御回路６は、図３に示すように、電流検
出回路４からの信号が入力されるＮＯＴゲート６１と、
一方の入力端子にＮＯＴゲート６１の出力が供給され、
他方の入力端子に駆動信号入力端子Ｖｃｏｎｔからの駆
動信号が供給されるＡＮＤゲート６２とを備えている。
ＡＮＤゲート６２の出力は、信号Ｖｍ２としてキャリア
引き抜き回路５のＮ型ＭＯＳトランジスタ５１ａのゲー
トへ印加される。また、駆動信号入力端子Ｖｃｏｎｔか
らの駆動信号が、信号Ｖｍ１としてキャリア引き抜き回
路５のＮ型ＭＯＳトランジスタ５２ａのゲートへ印加さ
れる。図３からわかるように、駆動信号入力端子Ｖｃｏ
ｎｔの駆動信号がローレベルのとき、換言すると、駆動
トランジスタ１をターンオンする指令が出力されている
ときは、電流検出回路４からの検出信号のレベルにかか
わらず、信号Ｖｍ１，Ｖｍ２はローレベルとなり、キャ
リア引き抜き回路５のＮ型ＭＯＳトランジスタ５１ａ，
５２ａはともにオフされる。

【００１５】図１に示した電流制御型半導体素子１の駆
動回路の動作を説明する。 −ターンオン動作− 図示しない駆動回路からターンオン指令が出力される
と、駆動信号入力端子Ｖｃｏｎｔの信号レベルがハイレ
ベルからローレベルとなり、Ｐ型ＭＯＳトランジスタ３
はオンされる。このとき、上述したように制御回路６の
出力信号Ｖｍ１およびＶｍ２はともにローレベルであ
り、キャリア引き抜き回路５のＮ型ＭＯＳトランジスタ
５１ａと５２ａはともにオフされる。これにより、駆動
トランジスタ１のゲート電極はソース電極と遮断状態と
なって、ゲート電流供給源２から駆動トランジスタ１の
ゲートに電流が流れ、ゲートにキャリアが注入されて駆
動トランジスタ１がオンして電源７から誘導性負荷ＬＯ
へ電流が流れる。なお、キャリア引き抜き回路５により
駆動トランジスタ１のゲート電極がソース電極と遮断状
態にあるとき、キャリア引き抜き回路５はもっとも高イ
ンピーダンス状態にある。

【００１６】−ターンオフ動作− 図４を参照して駆動トランジスタ１のターンオフ動作を
説明する。図示しない駆動回路からターンオフ指令が出
力されると、時点ｔ１において駆動信号入力端子Ｖｃｏ
ｎｔの信号がローレベルからハイレベルになり、Ｐ型Ｍ
ＯＳトランジスタ３がオフしてゲート電流の供給が停止
される。時点ｔ１ではゲート電流はソース電極側に流れ
ているので、電流検出回路４の出力はローレベルであ
る。したがって、制御回路６から出力される信号Ｖｍ１
およびＶｍ２はともにハイレベルとなり、キャリア引き
抜き回路５のＮ型ＭＯＳトランジスタ５１ａと５２ａは
ともにオンされる。そのため、駆動トランジスタ１のゲ
ート電極は低インピーダンスである第１のキャリア引き
抜き経路５１に接続される。ここで、図４の時点ｔ１〜
ｔ２での過渡状態について説明する。時点ｔ１におい
て、ゲート電極からキャリアを引き抜こうとするＩｇＬ
方向の電流が生じる。この時点ではゲート電極へキャリ
アを注入するＩｇＲ方向の電流の方が多いため、ＩｇＲ
方向へ電流が流れる。時点ｔ１から徐々にＩｇＬ方向の
電流が増加してＩｇＲ方向の電流が減少する。時点ｔｘ
を過ぎると、ＩｇＬ方向の電流がＩｇＲ方向の電流より
も多くなり、ＩｇＬ方向に電流が流れる。その後、Ｉｇ
Ｌ方向への電流が増加する。このように、ゲート電極か
らのキャリアの引き抜きが行われる。この時点ｔ１〜ｔ
２は極め短時間に行われる。

【００１７】ゲート電極のキャリアが減少してくると、
引き抜き方向に流れていたゲート電流ＩｇＬが減少して
くる。電流検出回路４は、キャリ引き抜き方向に流れる
ゲート電流を変換した電圧レベルが２．５Ｖ未満になる
と（時点ｔ３）、その出力論理レベルをハイレベルとす
る。このハイレベル信号を受け、制御回路６の出力信号
Ｖｍ２はローレベルとなり、Ｎ型ＭＯＳトランジスタ５
１ａがオフされて、第１のキャリア引き抜き経路５１が
遮断されて第２のキャリア引き抜き経路５２だけが選択
される。この結果、ゲート−ソース間のキャリア引き抜
き経路のインピーダンスが高くなり、キャリア引き抜き
速度が遅くなり、換言するとキャリアが絞り込まれ、駆
動トランジスタ１がターンオフ動作を完了する。 この
とき、ゲート電流が絞られるので、寄生インダクタンス
にたまるエネルギは少なく、さらに、ＲＬＣ共振現象の
ダンピングファクタであるＲ成分が大きくなる。その結
果、ゲート電圧の振動が抑制されて、駆動トランジスタ
１が誤ってターンオンすることが防止される。

【００１８】以上のように、図１の実施の形態では、駆
動トランジスタ１をターンオフする際、はじめはゲート
電極を低インピーダンスのキャリア引き抜き経路５１に
接続し、キャリア引き抜きに伴うゲート電流ＩｇＬが所
定値未満になったとき、駆動トランジスタ１がターンオ
フ直前であるとして、ゲート電極を高インピーダンスの
キャリア引き抜き経路５２に接続するようにした。した
がって、ターンオフが速やかに行われるとともに、ゲー
ト電圧の振動が抑制されて誤ターンオンが防止できる。
キャリア引き抜きに伴うゲート電流ＩｇＬが所定値未満
になったことを検出することは、駆動トランジスタ１の
ターンオフの兆候を検出することに他ならない。

【００１９】−第２の実施の形態− 図５は第２の実施の形態による電流制御型駆動トランジ
スタ１の駆動回路を示す図である。図１と同様な箇所に
は同一の符号を付して相違点を主に説明する。図１の駆
動回路ではキャリア引き抜き方向のゲート電流ＩｇＬを
検出してキャリア引き抜き経路のインピーダンスを可変
とした。この実施の形態では、ゲート−ソス電圧Ｖｇｓ
を検出してキャリア引き抜き経路のインピーダンスを可
変とする。

【００２０】図５において、駆動トランジスタ１のゲー
ト電極とソース端子との間にはゲート−ソース電圧Ｖｇ
ｓ検出回路４Ａが設けられ、出力信号が制御回路６に入
力されている。電圧Ｖｇｓ検出回路４Ａは、ゲート−ソ
ース電圧Ｖｇｓが所定値（たとえば０．６Ｖであり、以
下では０．６ｖとして説明する）以上でローレベル信号
を、０．６Ｖ未満でハイレベル信号を制御回路６に出力
する。

【００２１】図４を参照して第２の実施の形態のターン
オフ動作を説明する。図示しない駆動回路から出力され
るターンオフ指令により、駆動信号入力端子Ｖｃｏｎｔ
の印加信号がローレベルからハイレベルになって駆動ト
ランジスタ１をターンオフするとき、第１の実施の形態
と同様な動作により、駆動トランジスタ１のゲート電極
からキャリア引き抜き方向にゲート電流ＩｇＬが流れ
る。ゲート電極のキャリアが減少してくるとこの方向の
ゲート電流ＩｇＬが減少し始め、ゲート−ソース電圧Ｖ
ｇｓが低下し始める。ゲート−ソース電圧Ｖｇｓが所定
値未満になると、電圧Ｖｇｓ検出回路４Ａから制御回路
６にハイレベル信号が出力され、出力信号Ｖｍ２はロー
レベルとなり、Ｎ型ＭＯＳトランジスタ５１ａがオフさ
れる。出力信号Ｖｍ１は引き続きハイレベルであり、Ｎ
型ＭＯＳトランジスタ５２ａはオン状態を維持する。そ
の結果、第２のキャリア引き抜き経路５２だけがゲート
電極と接続され、インピーダンスが高くなる。

【００２２】図５の実施の形態でも、駆動トランジスタ
１をターンオフする際、はじめはゲート電極を低インピ
ーダンスのキャリア引き抜き経路５１に接続し、ゲート
−ソース電圧Ｖｇｓが所定値未満になったときにゲート
電極を高インピーダンスのキャリア引き抜き経路５２に
接続するようにした。したがって、ターンオフが速やか
に行われるとともに、ゲート電圧の振動が抑制されて誤
ターンオンが防止できる。

【００２３】−第３の実施の形態− 図６は第３の実施の形態による電流制御型駆動トランジ
スタ１の駆動回路を示す図である。図１と同様な箇所に
は同一の符号を付して相違点を主に説明する。この実施
の形態では、駆動トランジスタ１のドレイン−ソース電
圧Ｖｄｓ（駆動トランジスタ１の駆動電流の電圧降下）
を検出してキャリア引き抜き経路のインピーダンスを可
変とする。ドレイン端子とソース端子との間にはドレイ
ン−ソース電圧Ｖｄｓを検出するＶｄｓ電圧検出回路４
Ｂが設けられている。Ｖｄｓ電圧検出回路４Ｂは、ドレ
イン−ソース電圧Ｖｄｓが所定レベル未満ではローレベ
ル信号を、ドレイン−ソース電圧Ｖｄｓが所定レベル以
上でハイレベル信号を制御回路６に出力する。

【００２４】図４を参照して第３の実施の形態のターン
オフ動作を説明する。図示しない駆動回路から出力され
るターンオフ指令により、駆動信号入力端子Ｖｃｏｎｔ
の印加信号がローレベルからハイレベルになって駆動ト
ランジスタ１をターンオフするとき、第１の実施の形態
と同様な動作により、駆動トランジスタ１のキャリア引
き抜き方向のゲート電流ＩｇＬが減少する。図４に示す
ように、時点ｔ１で制御端子信号Ｖｍ１がハイレベルに
なっても、駆動トランジスタ１がターンオフ動作を開始
するまでは、ドレイン−ソース電流が流れているので、
ドレイン−ソース電圧Ｖｄｓはほぼゼロである。ゲート
電流が小さくなってドレイン−ソース間が遮断され始め
ると、ドレイン−ソース電圧Ｖｄｓが立ち上がり始め
る。ドレイン−ソース電圧Ｖｄｓが時点ｔ３で所定値以
上となると、Ｖｄｓ電圧検出回路４Ｂから制御回路６に
ハイレベル信号が出力され、出力信号Ｖｍ２はローレベ
ルとなり、Ｎ型ＭＯＳトランジスタ５１ａがオフされ
る。その結果、第２のキャリア引き抜き経路５２だけが
ゲート電極と接続され、インピーダンスが高くなる。

【００２５】図６の実施の形態でも、駆動トランジスタ
１をターンオフする際、はじめはゲート電極を低インピ
ーダンスのキャリア引き抜き経路５１に接続し、ドレイ
ン−ソース電圧Ｖｄｓが所定レベル以上になったときに
ゲート電極を高インピーダンスのキャリア引き抜き経路
５２に接続するようにした。したがって、ターンオフが
速やかに行われるとともに、ゲート電圧の振動が抑制さ
れて誤ターンオンが防止できる。この実施の形態のよう
に、ドレイン−ソース電圧Ｖｄｓを検出して駆動トラン
ジスタ１のターンオフの兆候を検出してキャリア引き抜
き経路のインピーダンスを可変とすれば、第１および第
２の実施の形態のように、キャリア引き抜き方向のゲー
ト電流ＩｇＬの微小な変化（たとえば１ｍＡの数％）や
ゲート−ソース電圧Ｖｇｓの微小な変化（たとえば０．
７Ｖの数％）を検出する場合に比べて、検出する変化量
を大きくでき（たとえば１００Ｖの数％）、検出精度が
向上する。その反面で、ゲート電流ＩｇＬを検出する場
合は、応答性を向上できるという効果がある。

【００２６】−第４の実施の形態− 図７は第４の実施の形態による電流制御型駆動トランジ
スタ１の駆動回路を示す図である。図１と同様な箇所に
は同一の符号を付して相違点を主に説明する。図１のキ
ャリア引き抜き回路５は第１および第２のキャリア引き
抜き経路５１，５２を切換えてキャリア引き抜き経路の
インピーダンスを可変とした。第４の実施の形態のキャ
リア引き抜き回路５Ａは、ゲート電極へ印加されるゲー
ト電圧に応じたオン抵抗となるＮ型ＭＯＳトランジスタ
５１ｃを用いるものであり、キャリア引き抜き方向のゲ
ート電流ＩｇＬに応じて制御回路６Ａの出力信号Ｖｍ
１、すなわち、Ｎ型ＭＯＳトランジスタ５１ｃのゲート
電圧を変化させて、そのオン抵抗を変化させる。

【００２７】キャリア引き抜き方向のゲート電流ＩｇＬ
が所定値以上のとき、電流検出回路４からローレベル検
出信号が制御回路６に入力される。制御回路６Ａは、出
力信号を第１のゲート電圧信号Ｖｍ１ＨＨとしてオン抵
抗を小さくする。キャリア引き抜き方向のゲート電流ｉ
ｇＬが所定値未満になり電流検出回路４からハイレベル
信号が入力されると、制御回路６Ａは、出力信号を第２
のゲート電圧Ｖｍ１ＨＬ（＜Ｖｍ１ＨＨ）としてオン抵
抗を大きくする。なお、ターンオン指令が出力されてい
るとき、駆動信号入力端子Ｖｃｏｎｔはローレベルであ
り、制御回路６Ａは、その出力信号Ｖｍ１をローレベル
とし、キャリア引き抜き回路５ＡのＮ型ＭＯＳトランジ
スタ５１ｃをオフする。これにより、駆動トランジスタ
１のゲートとソース間が遮断されて、ゲート電流供給源
２からゲート電極にゲート電流が供給されて駆動トラン
ジスタ１がターンオン動作する。

【００２８】図４を参照して第４の実施の形態のターン
オフ動作を説明する。図示しない駆動回路から出力され
るターンオフ指令により、駆動信号入力端子Ｖｃｏｎｔ
の印加信号がローレベルからハイレベルになって駆動ト
ランジスタ１をターンオフするとき、第１の実施の形態
と同様な動作により、駆動トランジスタ１のゲートから
キャリアを引き抜き抜く際のゲート電流ＩｇＬが減少す
る。ゲート電流ＩｇＬが所定値未満となってゲート電流
検出回路４から制御回路６Ａにハイレベル信号が出力さ
れると、制御回路６Ａは、出力信号を第１のハイレベル
Ｖｍ１ＨＨとし、ゲート電流検出回路４から制御回路６
Ａにローレベル信号が出力されると、出力信号を第２の
ハイレベルＶｍ１ＨＬとする。Ｎ型ＭＯＳトランジスタ
５１ａのオン抵抗は、ゲート電極に印加される出力信号
が第１のハイレベルＶｍ１ＨＨの場合には第２のハイレ
ベルＶｍ１ＨＬに比べて小さい。その結果、駆動トラン
ジスタ１をターンオフする際、はじめはキャリア引き抜
き方向のゲート電流ＩｇＬが大きいので制御回路６Ａか
らは第１のハイレベルの信号Ｖｍ１ＨＨが出力され、Ｎ
型ＭＯＳトランジスタ５１ａのオン抵抗は小さい値とな
る。すなわち、駆動トランジスタ１のゲート電極は低イ
ンピーダンスのキャリア引き抜き経路に接続される。そ
して、駆動トランジスタ１のキャリア引き抜き方向のゲ
ート電流ＩｇＬが所定値未満になったときに、制御回路
６Ａからは第２のハイレベルの信号Ｖｍ１ＨＬが出力さ
れ、Ｎ型ＭＯＳトランジスタ５１ａのオン抵抗は大きく
なる。その結果、駆動トランジスタ１のゲート電極は高
インピーダンスのキャリア引き抜き経路となる。したが
って、ターンオフが速やかに行われるとともに、ゲート
電圧の振動が抑制されて誤ターンオンが防止できる。

【００２９】−第５の実施の形態− 図８は第５の実施の形態による電流制御型駆動トランジ
スタ１の駆動回路を示す図である。図１と同様な箇所に
は同一の符号を付して相違点を主に説明する。第１の実
施の形態とはキャリア引き抜き回路が相違する。駆動ト
ランジスタ１のゲート電極に接続されるキャリア引き抜
き回路５Ｂは、直列接続されたＮ型ＭＯＳトランジスタ
５１ｄ、５１ｅと、一方のＮ型ＭＯＳトランジスタ５１
ｅと並列接続された抵抗５１ｆとを備えている。Ｎ型Ｍ
ＯＳトランジスタ５１ｅのオン抵抗値は抵抗５１ｅの抵
抗値よりも小さい。Ｎ型ＭＯＳトランジスタ５１ｄ，５
１ｅがともにオンされている場合には、低インピーダン
スのキャリア引き抜き経路となり、Ｎ型ＭＯＳトランジ
スタ５１ｄがオン、Ｎ型ＭＯＳトランジスタ５１ｅがオ
フされている場合には、高インピーダンスのキャリア引
き抜き経路となる。

【００３０】第５の実施の形態のターンオン動作を説明
する。図示しない駆動回路から出力されるターンオン指
令により、駆動信号入力端子Ｖｃｏｎｔの印加信号がハ
イレベルからローレベルになると、第１の実施の形態と
同様に、Ｐ型ＭＯＳトランジスタ３がオンして駆動トラ
ンジスタ１のゲート電極にゲート電流が供給される。こ
のとき、制御回路６には駆動信号入力端子Ｖｃｏｎｔの
ローレベル信号が入力され、制御回路６は少なくとも出
力信号Ｖｍ１をローレベルとしてキャリア引き抜き回路
５ＢのＮ型ＭＯＳトランジスタ５１ｄをオフする。した
がって、キャリア引き抜き回路５Ｂ内で駆動トランジス
タ１のゲート電極はソース電極と遮断状態となり、駆動
トランジスタ１のゲート電極にゲート電流が供給されて
駆動トランジスタ１はオンする。

【００３１】第５の実施の形態のターンオフ動作を説明
する。図示しない駆動回路から出力されるターンオフ指
令により、駆動信号入力端子Ｖｃｏｎｔの印加信号がロ
ーレベルからハイレベルになって駆動トランジスタ１を
ターンオフする。これにより、Ｐ型ＭＯＳトランジスタ
３がオフしてゲート電流の供給が停止される。また、制
御回路６から出力される信号Ｖｍ１およびＶｍ２はとも
にハイレベルとなり、キャリア引き抜き回路５のＮ型Ｍ
ＯＳトランジスタ５１ｄと５２ｅはともにオンされる。
そのため、キャリア引き抜き経路にはＮ型ＭＯＳトラン
ジスタ５１ｄと５１ｅが介装されて低インピーダンス状
態となる。したがって、ゲート電極のキャリアを急速に
引き抜き、駆動トランジスタ１をターンオフさせる。そ
して、キャリア引き抜き方向のゲート電流ＩｇＬが減少
してゲート電流検出回路４がハイレベル信号を出力する
と、制御回路６の出力信号Ｖｍ１はハイレベル、出力信
号Ｖｍ２はローレベルとなり、Ｎ型ＭＯＳトランジスタ
５１ｄはオンのままであるがＮ型ＭＯＳトランジスタ５
１ｅがオフされる。その結果、キャリア引き抜き経路に
はＮ型ＭＯＳトランジスタ５１ｄと抵抗５１ｆが介装さ
れてインピーダンスが高くなり、キャリア引き抜き速度
が遅くなりながら駆動トランジスタ１はターンオフに至
る。このとき、ゲート電流が絞られるので、寄生インダ
クタンスにたまるエネルギは少なく、さらに、ＲＬＣ共
振現象のダンピングファクタであるＲ成分が大きくな
る。その結果、ゲート電圧の振動が抑制されて、駆動ト
ランジスタ１が誤ってターンオンすることが防止され
る。

【００３２】−第６の実施の形態− 図９は第６の実施の形態による電流制御型駆動トランジ
スタ１の駆動回路を示す図であり、上述した第３の実施
の形態による図６の駆動回路の変形例である。図９にお
いて、図１と同様の箇所には同一の符号を付して相違点
を主に説明する。この実施の形態では、第１のキャリア
引き抜き経路５１を構成するＮ型ＭＯＳトランジスタ５
１ａがラッチ回路９によりオン／オフされ、第２のキャ
リア引き抜き経路５２を構成するＮ型ＭＯＳトランジス
タ５２ａが駆動信号入力端子Ｖｃｏｎｔの印加信号によ
ってオン／オフされる。ラッチ回路９は、入力端子Ｊと
入力端子Ｋとを有し、出力端子ｆから出力する出力論理
値を変化させる。ラッチ回路９は、図１０に示す真理値
表の動作を行う。ラッチ回路９の入力端子ＫにはＶｄｓ
電圧検出回路４Ｂから出力される検出信号SENSEが入力
され、入力端子Ｊには駆動信号入力端子Ｖｃｏｎｔの印
加信号が入力される。

【００３３】図１１を参照して第６の実施の形態による
駆動回路のターンオン動作を説明する。時点Ｔ０におい
て、図示しない駆動回路から出力されるターンオン指令
により駆動信号入力端子Ｖｃｏｎｔの印加信号がローレ
ベルになると、Ｐ型ＭＯＳトランジスタ３がオンし、駆
動トランジスタ１にゲート電流が供給されて駆動トラン
ジスタ１がオン動作を開始する。このとき、駆動トラン
ジスタ１はまだオフ状態にあるので、ドレイン−ソース
電圧Ｖｄｓ、およびＶｄｓ電圧検出回路４Ｂから出力さ
れる検出信号SENSEの出力レベルはハイレベルとなる。
したがって、ラッチ回路９の出力端子ｆにはローレベル
がセットされ、Ｐ型ＭＯＳトランジスタ３はオン、Ｎ型
ＭＯＳトランジスタ５１ａと５２ａはオフする。駆動ト
ランジスタ１に流れるゲート電流によってゲートからキ
ャリアが注入され、やがて駆動トランジスタ１がターン
オンする。時点Ｔ１において、駆動トランジスタ１がタ
ーンオンすると、ドレイン−ソース電圧Ｖｄｓが低下し
てＶｄｓ電圧検出回路４Ｂの検出信号SENSEがローレベ
ルになり、ラッチ回路９の出力端子ｆには時点Ｔ１より
前の論理レベルであるローレベルがラッチされる。な
お、駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベ
ルの間は、Ｎ型ＭＯＳトランジスタ５１ａおよび５２ａ
はともにオフしている。

【００３４】次に、第６の実施の形態による駆動回路の
ターンオフ動作を説明する。時点Ｔ２において、図示し
ない駆動回路から出力されるターンオフ指令により駆動
信号入力端子Ｖｃｏｎｔの印加信号がハイレベルになる
と、Ｐ型ＭＯＳトランジスタ３がオフして駆動トランジ
スタ１のゲート電流を遮断するとともに、Ｎ型ＭＯＳト
ランジスタ５２ａがオンして駆動トランジスタ１のゲー
トからキャリアの引き抜きを開始する。この結果、駆動
トランジスタ１はターンオフ動作を開始する。このと
き、駆動トランジスタ１はまだオン状態にあるので、ド
レイン−ソース電圧Ｖｄｓ、およびＶｄｓ電圧検出回路
４Ｂから出力される検出信号SENSEの出力レベルはロー
レベルとなる。したがって、ラッチ回路９の出力端子ｆ
にはハイレベルがセットされる。これによりＮ型ＭＯＳ
トランジスタ５１ａもオンされて、第１のキャリア引き
抜き経路５１および第２のキャリア引き抜き経路５２の
両方で駆動トランジスタ１のゲートからキャリアの引き
抜きが行われる。

【００３５】やがて、ドレイン−ソース電圧Ｖｄｓの上
昇とともにＶｄｓ電圧検出回路４Ｂの検出信号SENSEが
上昇を始める。時点Ｔ３において、検出信号SENSEがラ
ッチ回路９のラッチ論理閾値電圧を越えると、ラッチ回
路９の出力端子ｆには、時点Ｔ３より前の論理出力レベ
ルを反転した論理出力、すなわち、ローレベルがラッチ
される。これにより、Ｎ型ＭＯＳトランジスタ５１ａが
オフされて、第２のキャリア引き抜き経路５２だけがゲ
ートからキャリアの引き抜きを行う。この結果、ゲート
−ソース間のキャリア引き抜き経路のインピーダンスが
高くなり、キャリア引き抜き速度を遅くした状態で駆動
トランジスタ１のターンオフ動作が終了する(時点Ｔ
４)。

【００３６】第６の実施の形態の特徴は以下の点にあ
る。時点Ｔ３から時点Ｔ４の間で、キャリア引き抜き速
度を遅くしたにも係わらず、上述した寄生インダクタン
スなどに起因してドレイン−ソース電圧Ｖｄｓが振動す
る場合を考える。ドレイン−ソース電圧Ｖｄｓが振動す
ると、電圧検出回路４Ｂの検出信号SENSEも振動するお
それがある。上述した図６のように、検出信号SENSEに
よってＮ型ＭＯＳトランジスタ５１ａのオン／オフを切
換えると、一旦ターンオフしたＮ型ＭＯＳトランジスタ
５１ａが、検出信号SENSEの振動により再びターンオン
してしまう。すると、駆動トランジスタ１内のキャリア
が急激に変化する。この結果、駆動トランジスタ１の内
部のキャリアの変化に伴う電流変化ｄＩ／ｄｔや電圧変
化ｄＶ／ｄｔによって、駆動トランジスタ１および駆動
回路からノイズや電圧サージが発生してしまう。しか
し、第６の実施の形態による図９の駆動回路では、ラッ
チ回路９によって出力端子ｆの出力レベルがローレベル
に保持されるので、時点Ｔ３においてターンオフしたＮ
型ＭＯＳトランジスタ５１ａは、駆動トランジスタ１の
ターンオフ動作が終了する時点Ｔ４までターンオンする
ことが防止される。このように、Ｎ型ＭＯＳトランジス
タ５１ａの誤作動を防止した結果、回路から発生するノ
イズや電圧サージを抑制する効果が得られる。

【００３７】−第７の実施の形態− 図１２は第７の実施の形態による電流制御型駆動トラン
ジスタ１の駆動回路を示す図であり、上述した第３の実
施の形態による図６の駆動回路の別の変形例である。図
１２において、図１と同様の箇所には同一の符号を付し
て相違点を主に説明する。この実施の形態では、第１の
キャリア引き抜き経路５１を構成するＮ型ＭＯＳトラン
ジスタ５１ａが論理回路１２Ｂによりオン／オフされ、
第２のキャリア引き抜き経路５２を構成するＮ型ＭＯＳ
トランジスタ５２ａが駆動信号入力端子Ｖｃｏｎｔの印
加信号によってオン／オフされる。論理回路１２Ｂは、
上述した図３の制御回路６と同様に、ＮＯＴゲート６１
とＡＮＤゲート６２とによって構成されている。ＮＯＴ
ゲート６１の入力端子には、ラッチ回路１２Ａの出力端
子ｆからの出力論理値が入力される。

【００３８】ラッチ回路１２Ａは、入力端子Ｊと入力端
子Ｋとを有し、出力端子ｆから出力する出力論理値を変
化させる。ラッチ回路１２Ａの入力端子Ｊおよび入力端
子Ｋには、論理回路１２Ｃが接続されている。論理回路
１２Ｃは入力端子Ｓと入力端子Ｒとを有し、論理回路１
２Ｃとラッチ回路１２Ａとで図１３に示す真理値表の動
作を行う。論理回路１２Ｃの入力端子ＳにはＶｄｓ電圧
検出回路４Ｂから出力される検出信号SENSEが入力さ
れ、入力端子Ｒには駆動信号入力端子Ｖｃｏｎｔの印加
信号が入力される。

【００３９】図１４を参照して第７の実施の形態による
駆動回路のターンオン動作を説明する。時点Ｔ０におい
て、図示しない駆動回路から出力されるターンオン指令
により駆動信号入力端子Ｖｃｏｎｔの印加信号がローレ
ベルになると、Ｐ型ＭＯＳトランジスタ３がオンし、駆
動トランジスタ１にゲート電流が供給されて駆動トラン
ジスタ１がオン動作を開始する。このとき、駆動トラン
ジスタ１はまだオフ状態にあるので、ドレイン−ソース
電圧Ｖｄｓ、およびＶｄｓ電圧検出回路４Ｂから出力さ
れる検出信号SENSEの出力レベルはハイレベルとなる。
したがって、ラッチ回路１２Ａの出力端子ｆにはハイレ
ベルがセットされる。駆動トランジスタ１に流れるゲー
ト電流よってゲートからキャリアが注入され、やがて駆
動トランジスタ１がターンオンする。時点Ｔ１におい
て、駆動トランジスタ１がターンオンすると、ドレイン
−ソース電圧Ｖｄｓが低下してＶｄｓ電圧検出回路４Ｂ
の検出信号SENSEがローレベルになり、ラッチ回路１２
Ａの出力端子ｆには時点Ｔ１より前の論理レベルである
ハイレベルがラッチされる。なお、駆動信号入力端子Ｖ
ｃｏｎｔの印加信号がローレベルの間は、Ｎ型ＭＯＳト
ランジスタ５１ａおよび５２ａはともにオフしている。

【００４０】次に、第７の実施の形態による駆動回路の
ターンオフ動作を説明する。時点Ｔ２において、図示し
ない駆動回路から出力されるターンオフ指令により駆動
信号入力端子Ｖｃｏｎｔの印加信号がハイレベルになる
と、Ｐ型ＭＯＳトランジスタ３がオフして駆動トランジ
スタ１のゲート電流を遮断するとともに、Ｎ型ＭＯＳト
ランジスタ５２ａがオンして駆動トランジスタ１のゲー
トからキャリアの引き抜きを開始する。この結果、駆動
トランジスタ１はターンオフ動作を開始する。このと
き、駆動トランジスタ１はまだオン状態にあるので、ド
レイン−ソース電圧Ｖｄｓ、およびＶｄｓ電圧検出回路
４Ｂから出力される検出信号SENSEの出力レベルはロー
レベルとなる。したがって、ラッチ回路１２Ａの出力端
子ｆはローレベルにリセットされる。このとき、論理回
路１２ＢのＡＮＤゲート６２の出力信号Ｖｍ２がハイレ
ベルになるので、Ｎ型ＭＯＳトランジスタ５１ａもオン
されて、第１のキャリア引き抜き経路５１および第２の
キャリア引き抜き経路５２の両方で駆動トランジスタ１
のゲートからキャリアの引き抜きが行われる。

【００４１】やがて、ドレイン−ソース電圧Ｖｄｓの上
昇とともにＶｄｓ電圧検出回路４Ｂの検出信号SENSEが
上昇を始める。時点Ｔ３において、検出信号SENSEが論
理回路１２Ｃの論理閾値電圧を越えると、ラッチ回路１
２Ａの出力端子ｆにハイレベルがセットされる。これに
より、論理回路１２ＢのＡＮＤゲート６２の出力信号Ｖ
ｍ２がローレベルになり、Ｎ型ＭＯＳトランジスタ５１
ａがオフされて第２のキャリア引き抜き経路５２だけが
ゲートからキャリアの引き抜きを行う。この結果、ゲー
ト−ソース間のキャリア引き抜き経路のインピーダンス
が高くなり、キャリア引き抜き速度を遅くした状態で駆
動トランジスタ１のターンオフ動作が終了する(時点Ｔ
４)。

【００４２】第７の実施の形態の特徴は以下の点にあ
る。時点Ｔ１から時点Ｔ２の間の時点Ｔｘにおいて、駆
動信号入力端子Ｖｃｏｎｔの印加信号に破線で示すイン
パルス性ノイズＮｓが入った場合を考える。論理回路１
２Ｃの入力端子ＲにノイズＮｓが印加されると、ラッチ
回路１２Ａの出力端子ｆはローレベルにリセットされ
る。その後の駆動信号入力端子Ｖｃｏｎｔの印加信号は
ローレベルであるので、ラッチ回路１２Ａの出力端子ｆ
にはローレベルがラッチされる。したがって、時点Ｔｘ
から時点Ｔ２までの出力端子ｆの出力論理レベルは、ノ
イズＮｓの有無によって異なることになる。しかし、論
理回路１２ＢのＡＮＤゲート６２によって、出力端子ｆ
の出力論理レベルに係わらず、時点Ｔ０から時点Ｔ２ま
でＡＮＤＯゲート６２の出力信号Ｖｍ２がローレベルに
保持されるので、Ｎ型ＭＯＳトランジスタ５１ａがオン
することはない。このように、駆動トランジスタ１のタ
ーンオン期間に駆動信号入力端子Ｖｃｏｎｔの印加信号
にノイズＮｓが入ってもＮ型ＭＯＳトランジスタ５１ａ
がオンしないようにした結果、Ｐ型ＭＯＳトランジスタ
３とＮ型ＭＯＳトランジスタ５１ａとが両方オンして過
大な電流が流れることを防止できる。すなわち、外部か
らのノイズに対して強い駆動回路を得ることができる。

【００４３】図１５〜図１８を参照して上述したＧＴＢ
Ｔを説明する。図１５は、ＧＴＢＴの基本構造を説明す
るための斜視図、図１６は図１５の前面と同じ部分を示
す断面図、図１７は素子の表面図で、この図１７と上記
の図１５においては表面の電極（金属膜）を除いた様子
を示している。すなわち、図１５は図１６中の線分Ａ−
Ａ′を含んで紙面に垂直に切った断面を示す。逆に図１
６は図１７中の線分Ａ−Ａ′を通って紙面に垂直な平面
で切った断面図である。また、図１８は図１７中の線分
Ｂ−Ｂ′を通って紙面に垂直な平面で切った断面図であ
り、図１６の場合と同様に、図１８における線分Ｂ−
Ｂ′で切った断面図が図１７に相当する。なお、この実
施の形態は半導体をシリコンとして説明する。

【００４４】素子の構造を説明する。まず図１５〜図１
８中において、７１は基板であるｎ+型基板領域、７２
はｎ型ドレイン領域、７３はｎ+型ソース領域である。
また、７４はＭＯＳ型電極であり、高濃度のｐ型多結晶
半導体からなり、かつ後述するソース電極とオーミック
コンタクトしていて、電位が固定されている。また、７
５はＭＯＳ型電極７４とドレイン領域７２とを絶縁する
絶縁膜である。これらの電極７４と７５を併せて「固定
絶縁電極」７６と呼ぶことにする。この固定絶縁電極７
６は、素子表面から側壁が垂直に掘られた溝の中に型成
されている。ｎ型ドレイン領域７２のうち、この固定絶
縁電極７６に挾まれた領域を「チャネル領域」７７と呼
ぶことにする。このチャネル領域７７は、絶縁膜７５を
介して隣接するＭＯＳ型電極７４が高濃度のｐ型半導体
であるため、仕事関数差によって型成された空乏層によ
って、チャネル領域には伝導電子に対するポテンシャル
障壁が型成されていて、ソース領域７３とドレイン領域
７２とは初めから電気的に遮断された状態となってい
る。また、８１はドレイン電極であり、ｎ+型基板領域
７１とオーミックコンタクトしている。８３はソース電
極であり、ソース領域７３とＭＯＳ型電極７４にオーミ
ックコンタクトしている。すなわち、ＭＯＳ型電極７４
の電位はソース電極８３の電位に固定されている。また
図中、Ｈをチャネル厚み、Ｌをチャネル長と呼ぶ。

【００４５】次に、図１７において、この実施例では固
定絶縁電極７６はストライプ状をしており、その両端は
ｐ型領域８（インジェクタ領域）に接している。このよ
うに「固定絶縁電極７６とｐ型領域７８に囲まれたチャ
ネル領域７７」は、ひとつの単位セルを型成しており、
図１７にはこのセル４単位分が示されている。なお、
「チャネルの状態によって電流を遮断、もしくは電流量
を制御しうる」という条件を満たしていれば、単位セル
を構成する固定絶縁電極７６の型状、ソース領域７３の
型状などは任意である。

【００４６】図１８において、番号８８はｐ型領域７８
とオーミックコンタクトした電極であり、ドレイン領域
７２へ少数キャリアを供給する。これを「注入電極」と
呼ぶことにする。なお、図中の破線は固定絶縁電極７の
存在を示す。また、８５は層間絶縁膜である。

【００４７】次に、このように構成されたＧＴＢＴの動
作を説明する。この素子では、ソース電極８３は接地
（０Ｖ）、ドレイン電極８１には正の電位を印加する。
まず、遮断状態について説明する。注入電極７８が接地
状態の時、素子は遮断状態である。先にも述べたよう
に、ＭＯＳ型電極７４が高濃度のｐ型半導体からできて
いて、かつソース電極電位に固定されていることから、
固定絶縁電極７６の周辺には空乏層が型成され、チャネ
ル領域７は空乏化されてソース領域７３とドレイン領域
７２は電気的に遮断されている構造になっている。通
常、このようなＭＯＳダイオード的な構造では、空乏層
を広げるべく電圧を印加してもドレイン領域中の空乏層
で発生したキャリアが絶縁膜界面に溜って反転層を型成
し、空乏層は広がらずに絶縁膜界面の電位が上昇する。
しかし、この構造ではその絶縁膜７５が、接地されたｐ
型領域７８に接しているので、空乏層で発生したキャリ
アは絶縁膜７５の界面に到達するが、すぐにｐ型領域７
８を通って素子の外に排除される。すなわち、絶縁膜界
面の電位は上昇せずに固定されていて、空乏層はドレイ
ン電位にしたがって広がる。このデバイスはノーマリ・
オフ構造を持つ。

【００４８】遮断状態から導通状態に転じる機構につい
て説明する。注入電極電位Ｖj＝０Ｖの時は、チャネル
領域７のＣ−Ｃ′断面全域のポテンシャルが正であり、
チャネル領域は遮断状態である。注入電極電位Ｖjが上
昇して０.３Ｖまでになると、チャネル領域の中央部に
ポテンシャルが負の領域ができ、伝導電子が流れ得る状
態となる。このように注入電極の電位を上げるとチャネ
ル領域のポテンシャルが低下する理由は、注入電極にオ
ーミックコンタクトしたｐ型領域７８の電位が上昇する
ことで、ｐ型領域７８が接している絶縁膜７５の界面に
少数キャリアが供給され、これが固定絶縁電極７６のＭ
ＯＳ型電極７４からチャネル領域への電界を遮蔽するた
めに、チャネル領域の空乏層が後退するためである。さ
らに注入電位が０.５ｅＶ以上になると、ポテンシャル
も低くなって、チャネル領域７７内のバンドの型状は平
坦になってゆく。これはｎ型ドレイン領域７２とｐ型領
域８８との間の接合が順バイアス状態になり、ドレイン
領域全域が高水準注入状態になるためである。このと
き、正孔は直接にｐ型領域７８から注入されるほか、絶
縁膜７５の界面からもドレイン領域７２へ供給される。
すなわち、この条件において絶縁膜界面は伝導度の高い
導電路として正孔電流を運ぶ働きをする。この段階にな
ると、ドレイン電流の制御は注入電極電位よりは注入電
流に注目した方が理解しやすい。すなわち、ドレイン領
域７２に注入される正孔電流量によってドレイン領域７
２の導電率が制御され、ドレイン電流量が制御される。

【００４９】次に、導通状態から遮断状態に転ずる機構
を説明する。ターン・オフするためには、注入電極１８
の電位を接地（０Ｖに）、もしくは負電位にする。する
とドレイン領域７２およびチャネル領域７に大量に存在
していた正孔は消滅するか、もしくはｐ型領域７８を通
して素子外に排除され、再びチャネル領域が空乏層で満
たされるようになる。この機構は、例えば静電誘導サイ
リスタのターンオフ機構と同様である。ところで、図１
８ではｐ型領域７８の深さは固定絶縁電極７６よりも深
く描かれている。このような構成であれば、注入電極に
負電位を印加してターン・オフを速く行なうことができ
る。しかし、ｐ型領域７８の深さが固定絶縁電極６より
浅くても、デバイスとしては機能する。

【００５０】このデバイスの電流電圧特性は、ほぼ単体
バイポーラトランジスタの特性に類似して５極管特性と
なる。ドレイン電流は、注入電極からの電流があれば低
いドレイン電位でも十分な電流が流れる。ドレイン電位
が大きくなると、固定絶縁電極からドレイン領域へ伸び
た空乏層により、電流はピンチオフされて電流値は飽和
する。また、注入した正孔電流によってドレイン電流が
決まることから、バイポーラトランジスタと同様のｈFE
（直流電流増幅率）を定義することができる。この素子
では、素子構造が微細であり、チャネル領域の電位が直
接注入電極電位と連動する機構になっていることから、
単体バイポーラトランジスタよりも大きなｈFEを期待す
ることができる。

【００５１】本発明による駆動回路は、上述したＧＴＢ
Ｔだけに使用されるものではなく、ゲート電極からキャ
リアを引き抜いてターンオフさせるときに、キャリア引
き抜き速度が速すぎてゲート信号が振動を起こすような
種々の半導体素子に適用できる。また、駆動トランジス
タ１がターンオフ完了する直前の兆候を検出する手段も
実施の形態に限定されない。さらには、ターンオフ完了
する直前の兆候を検出する前後でインピーダンスを変更
する手段も実施の形態に限定されない。

【００５２】特許請求の範囲における各構成要素と、発
明の実施の形態における各構成要素との対応について説
明すると、ゲート電極が制御端子に、キャリア引き抜き
回路５などが電荷引き抜き経路に、電圧検出回路４など
が検出手段に、制御回路６などがインピーダンス制御手
段にそれぞれ対応する。

【図面の簡単な説明】

【図１】第１の実施の形態による電流制御型半導体素子
の駆動回路を示す図である。

【図２】図１の電流検出回路を示す図である。

【図３】図１の制御回路を示す図である。

【図４】図１の駆動回路の各部信号波形を示す図であ
る。

【図５】第２の実施の形態による電流制御型半導体素子
の駆動回路を示す図である。

【図６】第３の実施の形態による電流制御型半導体素子
の駆動回路を示す図である。

【図７】第４の実施の形態による電流制御型半導体素子
の駆動回路を示す図である。

【図８】第５の実施の形態による電流制御型半導体素子
の駆動回路を示す図である。

【図９】第６の実施の形態による電流制御型半導体素子
の駆動回路を示す図である。

【図１０】ラッチ回路の真理値を示す図である。

【図１１】図９の駆動回路の各部信号波形を示す図であ
る。

【図１２】第７の実施の形態による電流制御型半導体素
子の駆動回路を示す図である。

【図１３】論理回路およびラッチ回路の真理値を示す図
である。

【図１４】図１２の駆動回路の各部信号波形を示す図で
ある。

【図１５】電流制御型半導体素子の一例であるＧＴＢＴ
を説明する斜視図である。

【図１６】図１５の縦断面図である。

【図１７】図１６の平面図である。

【図１８】図１７のＢ−Ｂ線断面図である。

【図１９】従来の技術による電流制御型半導体素子の駆
動回路を示す図である。

【図２０】図１９の駆動回路の各部信号波形を示す図で
ある。

【符号の説明】

１：電流制御型半導体素子、 ２：ゲート電流
供給源、３：Ｐ型ＭＯＳトランジスタ、 ４：電
流検出回路、４Ａ：Ｖｇｓ電圧検出回路、 ４
Ｂ：Ｖｄｓ電圧検出回路、５，５Ａ，５Ｂ：キャリア引
き抜き回路、６，６Ａ：制御回路、
７：電源、９，１２Ａ：ラッチ回路、 １２
Ｂ，１２Ｃ：論理回路、５１，５２：第１および第２の
キャリア引き抜き経路、５１ａ，５２ａ、５２ｃ〜５２
ｅ：Ｎ型ＭＯＳトランジスタ、５２ｂ：抵抗、
ＬＯ：誘導性負荷

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Claims (8)

【特許請求の範囲】
1. 【請求項１】電流制御型半導体素子の制御端子に制御電
   流を供給してターンオンさせ、前記制御電流の供給を停
   止するとともに前記制御端子から電荷引き抜き経路を介
   して電荷を引き抜いてターンオフさせる電流制御型半導
   体素子用駆動回路において、 前記電流制御型半導体素子のターンオフが完了する直前
   の兆候を検出する検出手段と、 前記電流制御型半導体素子をターンオンさせるときは、
   前記電荷引き抜き経路のインピーダンスを第１の値と
   し、前記電流制御型半導体素子をターンオフさせるとき
   は、前記検出手段が前記兆候を検出するまでは、前記電
   荷引き抜き経路のインピーダンスを前記第１の値よりも
   小さい第２の値とし、前記検出手段が前記兆候を検出す
   ると、前記電荷引き抜き経路のインピーダンスを前記第
   １の値より小さく前記第２の値よりも大きい第３の値と
   するインピーダンス制御手段とを備えることを特徴とす
   る電流制御型半導体素子用駆動回路。
2. 【請求項２】請求項１に記載の電流制御型半導体素子用
   駆動回路において、前記電荷引き抜き経路は前記第２の
   値のインピーダンスを有する第１の電荷引き抜き経路
   と、前記第３の値のインピーダンスを有する第２の電荷
   引き抜き経路とを有し、 前記インピーダンス制御手段は、前記検出手段が前記兆
   候を検出するまでは前記第１の経路を選択し、前記検出
   手段が前記兆候を検出すると前記第２の経路を選択する
   ことを特徴とする電流制御型半導体素子用駆動回路。
3. 【請求項３】請求項１に記載の電流制御型半導体素子用
   駆動回路において、 前記インピーダンス制御手段は、前記電荷引き抜き回路
   に介在されてそのインピーダンスを可変とするインピー
   ダンス可変素子を含み、前記検出手段が前記兆候を検出
   するまでは前記インピーダンス可変素子のインピーダン
   スを第２の値とし、前記検出手段が前記兆候を検出する
   と前記インピーダンス可変素子のインピーダンスを第３
   の値とすることを特徴とする電流制御型半導体素子用駆
   動回路。
4. 【請求項４】請求項１〜３のいずれかに記載の電流制御
   型半導体素子用駆動回路において、 前記検出手段は、前記制御端子から引き抜かれる電荷に
   よって発生する電流を検出する電流検出回路であること
   を特徴とする電流制御型半導体素子用駆動回路。
5. 【請求項５】請求項１〜３のいずれかに記載の電流制御
   型半導体素子用駆動回路において、 前記検出手段は、前記制御端子の電圧を検出する電圧検
   出回路であることを特徴とする電流制御型半導体素子用
   駆動回路。
6. 【請求項６】請求項１〜３のいずれかに記載の電流制御
   型半導体素子用駆動回路において、 前記検出手段は、前記電流制御型半導体素子を流れる駆
   動電流の電圧降下を検出する電圧降下検出回路であるこ
   とを特徴とする電流制御型半導体素子用駆動回路。
7. 【請求項７】請求項１〜６のいずれかに記載の電流制御
   型半導体素子用駆動回路において、 前記インピーダンス制御手段は、前記電流制御型半導体
   素子をターンオフさせる指令信号にしたがって前記電荷
   引き抜き経路のインピーダンスを前記第３の値にしてい
   るとき、前記検出手段により前記兆候が検出されなくな
   っても前記第３の値を保持することを特徴とする電流制
   御型半導体素子用駆動回路。
8. 【請求項８】請求項１〜６のいずれかに記載の電流制御
   型半導体素子用駆動回路において、 前記インピーダンス制御手段は、前記電流制御型半導体
   素子をターンオンさせる指令信号にしたがって前記電荷
   引き抜き経路のインピーダンスを前記第１の値にしてい
   るとき、前記指令信号にノイズが生じても前記第１の値
   を保持することを特徴とする電流制御型半導体素子用駆
   動回路。