JP2005269635A - プログラム可能な論理用の高い構成能力を有するｐｌｌアーキテクチャ - Google Patents

Abstract

【課題】複数のクロックを生成し、プログラムで選択して出力することにより柔軟度の高いクロック分配回路を提供する。
【解決手段】基準信号を入力し、ＰＬＬ（位相同期ループ）回路で周波数、位相の異なる複数の出力クロックを生成し、前記出力クロックをプログラムによりマルチプレクサ２２８で任意に選択し多重化して外部クロックとする。
【選択図】図２

Description

本発明は、プログラム可能な論理集積回路デバイスに関し、より具体的には、プログラム可能な論理デバイスのための構成能力を有するＰＬＬ（位相同期ループ）回路に関する。

プログラム可能な論理集積回路デバイスは周知であり、多くの場合、多数のプログラム可能な論理ブロック、メモリブロックおよびプログラム可能相互接続リソースを備えている。論理ブロックは、ユーザの所望する様々な論理機能を実行するために、ユーザによってプログラム可能である。メモリブロックは、データを保存しその後出力するためにユーザによって使用してもよい。相互接続リソースは、プログラム可能な論理デバイスの入力と論理ブロックおよびメモリブロックの入力との間の接続、論理ブロックおよびメモリブロックの出力とデバイスの出力との間の接続、および論理ブロックおよびメモリブロックの出力と入力との間の接続からなる、広範な範囲の接続のうちいずれか一つを行うために、ユーザによってプログラム可能である。

プログラム可能な論理デバイス上にＰＬＬ回路を提供することは周知である。ＰＬＬ回路は、一定の周波数および入力基準信号との位相関係を維持するよう絶えず調整される出力信号を生成する。（こうしてＰＬＬ回路は、周波数および位相関係上に「固定される」。）ＰＬＬ回路は、プログラム可能な論理デバイス上のクロック信号伝播遅延に反作用し、あるクロック信号周波数（例：入力クロック信号周波数）を別の異なるクロック信号周波数へと（例：デバイスから出力されるよう）変換し、さらにより一般的には一つまたは複数の外部クロック信号、内部グローバルクロック信号または内部ローカル／リージョナルクロック信号を供給するよう使用してもよい。

しかし、既知のＰＬＬ回路の構成は、典型的には限定されている。例えば、既知のＰＬＬ回路から生成される出力信号の周波数域は、プログラム可能な論理デバイスが使用可能な多くのアプリケーションにとって狭すぎることもある。さらに、ＰＬＬ出力の数および構成能力は大きく限定される可能性もある。例えば、既知のＰＬＬ回路は、オフチップ・クロッキング・アプリケーション用のＩ／Ｏピンへの接続のために利用可能な出力が十分でないかもしれない。さらに、既知のＰＬＬ回路は、オンチップ・グローバル・クロッキング・ネットワークまたはローカル・クロッキング・ネットワーク用に利用可能な十分な出力を有していないかもしれない。このように、プログラム可能な論理デバイス上の既知のＰＬＬ回路の構成能力は、デバイス上で実行可能な設計の数、さらには、プログラム可能な論理デバイスが違った方法で利用されうるアプリケーション数を制限するかもしれない。

上記に鑑みて、プログラム可能な論理デバイスが利用可能な設計およびアプリケーションの数を増加させるために、高い構成能力を有するＰＬＬ回路を提供できることが望ましい。

発明の概要

本発明によると、プログラム可能な論理デバイスは高い構成能力を有する位相同期ループ（ＰＬＬ）回路を備えている。本発明のＰＬＬ回路は複数の信号を出力し、各信号は、外部（例：オフチップ）クロックとして使用される一つまたは複数のＩ／Ｏピン、一つまたは複数の内部（例：オンチップ）グローバル・クロック・ネットワーク、一つまたは複数のローカル／リージョナル・クロック・ネットワークおよびそれらの組合せのいずれかまたはすべてにプログラム可能に接続されている。ＰＬＬ回路は、各出力信号が所望に応じ異なる位相を持つことができるよう、入力基準信号に対して位相シフトを行う。さらに、各出力信号の周波数は個別にプログラム可能である。本発明の他の実施例では、ＰＬＬ出力は選択可能なステージ数でプログラム可能に転送可能であり、何桁かの幅のある出力信号周波数範囲を提供する。本発明の別の実施例では、ＰＬＬ回路は（例：オフチップおよび／またはオンチップソースから）複数の入力信号を受信可能であり、その複数の信号の中から基準信号をプログラム可能に選択可能である。

このようなクロック信号出力の供給方法も、本発明によって提供されている。

有利には、本発明のＰＬＬ回路および方法は、例えば、周波数シンセサイザおよびゼロ遅延バッファ等広範な設計を実施するために使用可能である。

本発明の前述の利点およびその他利点は、以下の詳細な説明を添付図面と合わせて考慮すれば明らかである。図面全体を通して類似の参照文字は類似の部品を示している。

発明の詳細な説明

図１は、本発明による例示的なプログラム可能な論理集積回路（ＰＬＤ）１００を示す。ＰＬＤ１００は、回路外部からデバイスへの一つまたは複数のクロック信号を受信する一つまたは複数の入力ピン１０２を有する。ＰＬＤ１００は、外部回路からデータおよび／または制御信号を受信する複数の入力／出力（Ｉ／Ｏ）ピン１０４も備えている。（本明細書では便宜上、クロック信号以外のすべてのデータおよび制御信号を単にデータ信号と呼ぶ。）ピン１０４からのデータ信号をＩ／Ｏレジスタ１０６に加えて、一時的に保存し、これらレジスタから出力してもよい。ピン１０２に加えられる入力クロック信号をＩ／Ｏレジスタ１０６に加えて、これらレジスタの動作（特にタイミング）を制御してもよい。レジスタ１０６から出力されるデータ信号は、ＰＬＤ１００のプログラム可能な論理１０８に加えられる。（レジスタ１０６を使用する代わりに、ピン１０４からのデータを論理１０８により直接的に、すなわち、最初にレジスタ１０６に入力せずに加えることができる。）またプログラム可能な論理１０８は、ピン１０２からの入力クロック信号を受信してもよく、一般には、受信したクロック信号の周波数に基づいて決定した速度で、ピン１０４および／またはレジスタ１０６からの入力データに対して少なくともいくつかの動作を実行する。言い換えれば、ピン１０４に加えられたデータの一部またはすべては、ピン１０２から受信したクロック信号と同期してもよく、プログラム可能な論理１０８は前記クロック信号に同期して前記データを部分的に処理してもよい。

ピン１０２に加えられる複数の入力クロック信号を、本発明の位相同期ループ（ＰＬＬ）回路１１０に加えてもよい。ＰＬＬ回路１１０はプログラム可能な論理１０８からの内部クロック信号を受信してもよく、前記クロック信号は、ＰＬＤ１００上で生成されたものであっても、および／またはクロックピン１０２の一つから受信する別のクロック信号から派生したものであってもよい。ＰＬＬ回路１１０は、入力クロック信号のうち一つを入力基準信号として使用するために、プログラム可能に選択し、前記入力基準信号と所望の周波数関係を有する複数の修正済クロック出力信号を供給する。例えば、ＰＬＬ回路１１０によって生成された修正済クロック出力信号の周波数は、入力基準信号の周波数よりも高くてもおよび／または低くてもよい。ＰＬＬ回路１１０によって生成された修正済クロック信号は、有利には、クロック信号出力ピン１１２、プログラム可能な論理１０８、Ｉ／Ｏレジスタ１１４のいずれかまたはすべてに対し、プログラム可能に加えられてもよい。

プログラム可能な論理１０８は、ＰＬＬ回路１１０によって生成された一つまたは複数の修正済クロック信号によって決定された一つまたは複数の速度で、少なくともいくつかのデータ処理を行うよう構成されている。例えばプログラム可能な論理１０８は、ＰＬＬ回路１１０によって生成された修正済クロック信号と同期してデータ処理を行ってもよい。プログラム可能な論理１０８からの出力データは、Ｉ／Ｏレジスタ１１４を経由してＩ／Ｏピン１１６に加えられてもよい。Ｉ／Ｏレジスタ１１４は、別の修正済クロック信号速度でピン１１６へと送られる前記データ信号を登録することもある。さらに、さらに、ＰＬＤ１００は、修正済クロック信号周波数でピン１１６を経由してデータを出力してもよい。前記クロック信号周波数は、出力クロックピン１１２の加えられる修正済クロック信号のうちいずれかと、同じであってもなくてもよく、および／または同期していてもよい。

なお、本発明の他の実施例（例えば、図１０および付随する以下の説明を参照）では、ピン１０２、１１２は、クロックまたはデータＩ／Ｏピンとして動的に使用してもよい。

図１は様々な回路要素間の固定された相互接続を示しているようであるが、ＰＬＤ１００等のプログラム可能な論理デバイス上では、一般的にはプログラマビリティが高く、したがって提供される相互接続リソースにおいて信号経路の自由度が得られることに留意すべきである。この相互接続リソースのプログラマビリティは当業では周知であり、図が不必要に複雑になることを避けるため図示していない。このため、図１（またはそれに続く任意の図）に示す相互接続はＰＬＤ１００のすべての用途において見られるとは限らず、および／または図１（または他の図）に示されていない他の相互接続がＰＬＤ１００のいくつかの用途において見られる可能性もある。また当業者であれば、図１に示す回路要素および相互接続リソースが、ＰＬＤ１００上に加えられるより広範な回路要素および相互接続リソースの一部にすぎない可能性もあることを理解するであろう。本発明が適用されるプログラム可能な論理装置の事例は、Ｃｌｉｆｆらによる米国特許第５，６８９，１９５号、Ｃｌｉｆｆらによる米国特許第５，９０９，１２６号、Ｊｅｆｆｅｒｓｏｎらによる米国特許第６，２１５，３２６号等に見られ、これらすべての文献の全体が、この参照により本発明に含まれる。

図２は、本発明によるＰＬＬ回路の実施例を示す。ＰＬＬ回路２１０は、入力２１８を介して入力基準信号を受信する（ＰＬＬ回路１１０とは異なり、この実施例では一つの入力信号のみが受信される）。この入力信号はプレスケール分周器２２０へと加えられる。分周器２２０は、入力基準信号の周波数を因子Ｎで分周する。因子Ｎは好適には、例えばＰＬＤ１００のプログラム可能な機能制御要素中に保存された、ＰＬＤ１００のプログラム可能なパラメータである。分周器２２０の出力は、位相／周波数比較器（ＰＦＤ）回路２２２の出力の一つに対し、駆動クロック信号として加えられる。従来技術とも言えるＰＦＤ回路２２２も、帰還周波数分周器４２４の出力信号も受信する。ＰＦＤ回路２２２は、該ＰＦＤ回路に加えられる二つの信号における位相／周波数の差を示す出力信号を生成する。（ＰＦＤ回路２２２のより詳細、完全な記載は、図３および以下の記載に示す。）ＰＦＤ回路２２２の出力信号は、制御信号として電圧制御発振器（ＶＣＯ）２２６に加えられる。ＶＣＯ２２６はｋ１出力信号（Ｋ１は整数）を生成し、各ｋ１出力信号は、好適には増加する３６０°／ｋ１の倍数によって位相シフトされる。ある実施例では、例えば、ＶＣＯ２２６は６つの信号を出力してもよく（すなわちｋ１＝６）、この場合、各出力信号は好適には、６０°の間隔（６０°、１２０°、１８０°、２４０°、３００°、３６０°）で入力基準信号に対して位相シフトされる。別の実施例では、例えば、８つの信号が出力されてもよい。（その結果４５°の位相シフト増分となる。）ＶＣＯ２２６の出力信号は、マルチプレクサ回路２２８およびフィードバックマルチプレクサ２３０へと加えられる。

マルチプレクサ２３０はＶＣＯ２２６出力信号の一つを帰還周波数分周器２２４へと供給する。分周器２２４に供給された特定のＶＣＯ２２６出力信号は、ユーザによってプログラムされた設計によって固定可能である。あるいは、ＶＣＯ２２６出力信号は、設計ないしユーザによるプログラムによって決定された制御論理によって、ＶＣＯ２２６出力信号の中で回転ないし交替してもよい。分周器２２４は分周器に加えられる信号の周波数を因子Ｍで割り、ＰＦＤ回路２２２への上記第２（帰還）入力を生成する。因子Ｍは好適には、例えばＰＬＤ１００のプログラム可能な機能制御要素に保存された、ＰＬＤ１００のプログラム可能なパラメータである。

マルチプレクサ回路２２８はすべてのｋ１ ＶＣＯ２２６出力信号を受信し、これら信号の中からスケール処理後周波数分周器回路２３２へと供給する信号をプログラム可能に選択する。分周器回路２３２は、好適には、複数のカウンタ／周波数分周器回路を備え、図２の実施例ではその数は６回路である。なお、個々のカウンタまたは周波数分周器回路の数は、ＶＣＯ出力信号の数と同じである必要はない。マルチプレクサ回路２２８は、好適にはユーザによってプログラム可能である。しかし、マルチプレクサ回路は交互に固定され、分周器回路の数がＶＣＯ出力信号と同じであると仮定すると、例えば各ＶＣＯ出力信号を周波数分周器回路の一つにそれぞれ出力してもよい。各分周器回路は、該回路に加えられる信号の周波数を、対応する因子Ｃ０−Ｃｎ１で分周する（ｎ１は整数であり、図２では５個である）。各因子Ｃ０−Ｃｎ１は好適には、例えばＰＬＤ１００の一つまたは複数のプログラム可能な機能制御要素に保存された、独立してプログラム可能なパラメータである。このように、各因子Ｃ０−Ｃｎ１は、異なっていても、同じでも、またはその組合せでもよい。

スケール処理後周波数分周器回路２３２から得られる出力信号は、マルチプレクサ２３４、２３６、２３８へと加えられる。各マルチプレクサ２３４、２３６、２３８は、動的にプログラム可能に制御され、その入力のうち任意の一つを、出力のうち任意の一つに出力する。マルチプレクサ２３４は、ｋ２までの選択された信号をクロックＩ／Ｏピンと組み合わせる（ＣＬＫＯＵＴ、例：図１のピン１１２）。定数ｋ２は整数であり、一般にはｋ１以下である。例えば、ｋ１が８ならば、ｋ２が６であってよい。マルチプレクサ２３６は、選択したｋ３までの信号をグローバルクロック（ＧＣＬＫ）ネットワークと組み合わせる。定数ｋ３も整数であり、一般にはｋ１以下である。こうして、例えば、ｋ１が８ならば、ｋ３が４であってもよい。最後に、マルチプレクサ２３８は、選択したｋ４までの信号をローカルクロック（ＬＣＬＫ）ネットワークと組み合わせる。定数ｋ４も同様に整数であり、一般にはｋ１以下である。例えば、ｋ１が８ならば、ｋ４も８であってもよい。さらに、この８は、同一のクロッキングを持つよう設計された二つのローカルな領域で使用されるために、同一の４つの信号から成る二つのグループであってもよい。

図２ａは、本発明による各マルチプレクサ２３４、２３６、２３８のために使用可能な、動的構成可能なマルチプレクサの実施例を示している。マルチプレクサ２３５は、ユーザによって動的に選択可能な入力のグループ２３７を含んでいる。有利には、マルチプレクサ２３５によって、ＰＬＬ出力、クロックピンまたはコア信号のうち任意の一つを、例えばグローバル（ｇｃｌｋ）またはローカル（ｋｃｌｋ）クロックネットワーク上で、選択可能に駆動することができる。信号ＧＲ＿ＧＣＬＫＭＵＸＣＴＲＬおよびＣＲ＿ＧＣＬＫＭＵＸＳＥＬは、マルチプレクサ２３５を動的再構成可能に、あるいは固定的に（すなわち動的再構成不可能に）構成して使用されるプログラミングビットである。有効化回路２３９の実施例を図１１に示し、以下記述する。

有利には、ＰＬＬ回路２１０は高い構成能力を提供する。例えば、マルチプレクサ回路２２８および分周器回路２３２を適切にプログラミングすることによって、回路２３２によって生成される６つの修正済クロック信号は、異なる位相と異なる周波数、異なる位相と同一の周波数、同一の位相と異なる周波数、またはそれらの組合せを持つことが可能である。さらに、６つの修正済クロック信号のそれぞれは、必要に応じてプログラム可能に経路設定可能である。どの信号も、特定の回路、Ｉ／Ｏピン、用途へと限定されたり、区画されたりしない。

図３は位相／周波数比較器（ＰＦＤ）回路２２２の実施例を示す。ＰＦＤ回路３２２は一般には、入力および帰還クロック信号を受信する位相／周波数比較器回路３２３を備えている。比較器回路３２３は、入力クロック信号の位相が帰還クロック信号よりも進んでいるか遅れているかに応じて、「上向き」または「下向き」の出力信号パルスを生成する。「上向き」または「下向き」の信号パルスの幅は、一般的には比較器回路３２３によって、入力クロック信号と帰還クロック信号との間の位相差に比例するよう制御される。前記「上向き」または「下向き」の信号は、チャージポンプ回路３２５へと供給され、チャージポンプ回路３２５は、これら信号の伝達関数をＰＬＤ１００の電力供給電圧と設地電圧との間のレベルにある出力信号電圧で供給する。「上向き」および「下向き」信号は、内部電流源を切り替えて電荷を送り、各クロックサイクルにおいてチャージポンプ出力信号電圧を上向きまたは下向きに動かす。チャージポンプ回路３２５の出力信号は、ローパスフィルター回路３２７へと加えられ、ローパスフィルター回路３２７は、関連あるＶＣＯ（例：ＶＣＯ２２６）に制御信号として適用される信号を平滑化する。要するに、入力クロック信号の位相が帰還クロック信号の位相よりも先に進んでいる場合、比較器回路３２３によって「上向き」信号が生成される。この結果、帰還クロック信号の周波数が増加する。反対に、入力クロック信号の位相が帰還クロック信号の位相よりも遅れている場合、比較器回路３２３は「下向き」信号を生成し、この結果、帰還クロック信号の周波数が減少する。

図４は、本発明によるＰＬＬ回路の別の実施例を示す。ＰＬＬ回路４１０は、プレスケール分周器４２０、位相／周波数比較器（ＰＦＤ）回路４２２、電圧制御発振器（ＶＣＯ）４２６、マルチプレクサ回路４２８、フィードバックマルチプレクサ４３０、スケール処理後周波数分周器回路４３２およびマルチプレクサ４３４、４３６、４３８を備える。これら要素は、ＰＬＬ回路２１０の対応要素に対応して、同じでないとしても、同様に動作する。なお図４に示す、ＶＣＯ４２６（８出力）、マルチプレクサ回路４２８（６出力）、マルチプレクサ回路４３４（６出力）、マルチプレクサ４３６（４出力）、マルチプレクサ４３８（８出力）は単に例示的なものであって、これら要素は出力の数がより多くまたは少なくなるよう、構成したり、あるいは他の要素に置き換えることも可能である。

ＰＬＬ回路４１０は、有利には、入力信号選択および同期化能力を高める。ＰＬＬ回路４１０は、マルチプレクサ４４０、４４２、４４８、同期化回路４４６、スイッチオーバー回路４５０およびＡＮＤゲート４５２を備える。マルチプレクサ４４０、４４２はともに、多数のクロック入力ピン（この実施例では４個であるが、クロックピンからの他の数量の入力ピンを使用してもよい）から複数の入力信号を受信する。このクロック入力ピンは、好適にはＰＬＬ回路４１０に近接した位置にあり、当該回路に対する照合基準として入手可能である。これらのクロック入力ピンのいずれも、Ｉ／Ｏ遅延補完およびクロックネットワーク遅延補完として使用してもよい。例えば、これらのピンは、低レイテンシーＤＲＡＭ等のメモリインタフェースとして使用してもよい。

マルチプレクサ４４０、４４２はともに、コア入力クロック信号を受信する。コア入力クロック信号は、チップ上のクロックピンから発生する内部クロック信号であってもよく、あるいはチップ上の別のＰＬＬから生成してもよい。有利には、この入力はもし選択されれば、ＰＬＬ基準クロック信号を、別のチップ上の別のＰＬＬから例えばＰＬＬカスケードを経て発生させることが可能である。したがって、単一の基準クロックは、別々の（一般に別々のＩ／Ｏクロックピンを必要とする）クロックに個々のＰＬＬを駆動させるのではなく、むしろ複数のＰＬＬを駆動するために使用することができる。この特徴は、複数のＰＣＩインタフェース、複数のメモリインタフェース、および共通の基準クロックを使用する複数の通信路を必要とする既知のソース同期プロトコルを順守するインタフェースに、特に有益である。

図５は、本発明によるＰＬＤの実施例を示し、この実施例では、コアクロック信号がソース同期プロトコルを順守する複数のＰＬＬ回路を駆動するために使用される。ＰＬＤ５００は、コア・クロック・ネットワーク５５４およびＰＬＬ回路５１０ａ−ｈを備え、両回路は好適にはＬＶＤＳ ＰＬＬ回路である。低電圧差動伝送（ＬＶＤＳ）は、非常に低い電圧および差動伝送を採用する伝送プロトコルであり、並列に伝わる信号対の通信を伴っている。それぞれの信号は、通常は他の信号の論理補数である。すなわち、ある信号が高い電圧（例えば論理１）にあると、もう一つの信号は低い電圧（例えば論理０）にあり、逆の場合も同様である。ＬＶＤＳ ＰＬＬ回路５１０ａ−ｄは、通信モード（ＴＸ）で動作するが、一方ＬＶＤＳ ＰＬＬ回路５１０ｅ−ｈは受信モード（ＲＸ）で動作する。（なお本発明では、ＰＬＬ回路５１０ａ−ｈは両側または片側モードで動作可能である。）ＲＸ ＰＬＬ回路５１０ｅ−ｈは、クロックピン５０２から外部クロック信号を受信し、オンチップ、オフチップ、または両方において使用可能な修正済クロック信号を生成する。ＴＸ ＰＬＬ回路５１０ａ−ｄはそれぞれ、ノード５５６においてクロック・ネットワーク５５４に入ることが可能なコアクロック信号を受信する。このコアクロック信号は有利にはＬＶＤＳ ＰＬＬ回路５１０ａ−ｄの基準信号としての役割を果たすことができ、この回路は引き続きオンチップ、オフチップ、またはその両方を使用可能な修正済クロック信号を生成する。

図５ａはさらに、受信モードで動作するＰＬＬ回路を例示的に示している。ＰＬＬ回路５１０ｊは、クロックピン５０２から外部クロックを受信する。この外部クロックは、Ｉ／Ｏピン５０４で受信中のデータと特別な位相関係にあることに特徴を持つ。ＰＬＬ回路５１０ｊはいくつかのクロックを生成する。そのうち一つは、Ｉ／Ｏピンに最も近接したレジスタ５０６用に出力５５８で使用される高速クロックである。出力５６０での第２のクロックの速度はより低い。この速度は、デシリアライゼーション因数によって分周された高速クロック周波数と等しい。共通のデシリアライゼーション因数は８であり、したがって、出力５５８でのクロック周波数の１／８であるクロック周波数が得られる。この第２のクロックは、第２の組のレジスタへと送られる。出力５６２における第３のクロックは一般に、第２のクロックと同じ周波数を持ち、プログラム可能な論理５０８中のレジスタへと送られる。各データ経路に対し複数のレジスタが使用され、レジスタの数は好適にはデシリアライゼーション因数と等しい。ＰＬＬ回路５１０ｊは、有利には、出力５５８、５６０、５６２において、外部クロックに対する位相関係およびクロック周波数を確立し、維持している。なお受信モードでは、ＰＬＬ回路５１０ｊは、データとともに送信される基準クロックのみを使用している。こうして、このようなインタフェースは周波数関係の異なる位相を持つことができるので、各ＰＬＬ回路はインタフェースごとに使用される。

図５ｂはさらに、送信モードで動作するＰＬＬ回路を例示している。送信モードでは、ソース同期経路は両方のデータ（Ｉ／Ｏピン５１６で）およびＴＸクロック（クロックピン５１２で）を送る。したがって、この基準クロック・ＴＸデータとクロックとの間には位相関係が要求されていないので、ＰＬＬ回路５１０ｋは任意のピンからまたは内部生成コアクロックからの基準クロックを受信する。複数の経路が必要な場合、図５に示すように、有利には、単一のコアクロックを使用して、複数のＴＸ ＰＬＬ回路を駆動することができる。

図４に戻り、マルチプレクサ４４０、４４２は、好適にはユーザによって、同期回路４４６に供給する二つの信号を複数の入力信号から選択するよう、プログラム可能である。同期回路４４６は、ＰＬＬ回路４１０の始動が同期的に発生することを保証する。回路４４６は特に、ＰＬＬ回路４１０に対し誤ったタイミングを引き起こしうる、基準クロック信号上の問題を防ぐことを目的としている。

図６は、本発明による同期回路の実施例を示す。同期回路６４６は、ラッチ６４７、６４９およびＡＮＤゲート６５１、６５３を備えている。ラッチ６４７は、マルチプレクサ４４０によって選択された入力信号を入力６５５において受信し、一方、ラッチ６４９はマルチプレクサ４４２によって選択された入力信号を入力６５７において受信する。ＰＬＬのスタート信号は、立ち下がりエッジ上の基準クロックを有効にし、クロックの次の立ち上がりエッジの前に十分な時間が与えられることを保証する。対応する波長を図６ａに示す。

追加的なレジスタを挿入して、基準クロックの有効化を遅延させることによって、二つの出力信号ＣＬＫＩＮ０およびＣＬＫＬＩＮ１がトグリングを開始する前に、ＰＬＬ回路の一部を有効化することができる。この代替実施例は図６ｂに例示されており、この実施例ではＰＬＬスタート信号を使用して、最初にカウンタ／周波数分周器を有効化し、その後ＶＣＯを有効化する、段階的な始動シーケンスを生成する。

図４に戻り、二つの同期回路出力はマルチプレクサ４４８およびスイッチオーバー回路４５０へと供給される。マルチプレクサ４４８はユーザによってプログラム可能であり、したがって、ユーザによって選択された二つの信号のうち、入力基準信号として機能する一つを出力する。この選択された入力基準信号はＡＮＤゲート４５２に供給され、ＡＮＤゲート４５２はスイッチオーバー回路４５０からの入力信号も受信する。通常の動作モードでは、スイッチオーバー回路４５０によって、選択した基準信号をＡＮＤゲートを経てプレスケール周波数分周器４２０へと伝播させることが可能である。スイッチオーバー回路４５０は、同期回路４４６から受信した二つの出力信号を監視する。選択されたクロック信号が何らかの理由によって移動を中止した場合、スイッチオーバー回路４５０は自動的に、同期回路４４６からの他の出力信号を入力基準信号として使用する。この特徴は、クロック冗長または二重クロックドメインのアプリケーションのために、使用可能である。さらに、スイッチオーバー回路４５０は、好適にはユーザ制御信号に基づいて手動で制御可能である。これによって、ユーザは、例えば、異なる周波数の二つの入力基準信号間で切り替え可能である。

ＰＬＬ回路４１０はさらに、帰還能力を高め、帰還周波数分周器４２４、スペクトル拡散カウンタ４５８、マルチプレクサ４６０を備えている。マルチプレクサ４６０はプログラム可能であり、マルチプレクサ４３０からの出力信号および外部帰還信号を受信する。マルチプレクサ４６０を外部帰還信号を出力するようプログラムすることにより、外部クロック信号を入力基準クロック信号と揃えることができる。これによって、ユーザは有利には、クロック遅延およびデバイス／チップ間のスキューを取り除くことができる。周波数分周器４２０、４２４に接続されたスペクトル拡散カウンタ４５８は、狭い範囲でクロック周波数を変調することによって上記を達成する。

ＰＬＬ回路２１０、４１０はともに、有利には、電源投入時およびユーザモード（すなわち、動的に）の両方で完全にプログラム可能であり、このため高い柔軟度を提供する。前述のように、周波数分周器回路２３２、４３２のカウンタ／周波数分周器回路それぞれは、グローバル・クロック・ネットワーク、ローカル・クロック・ネットワーク、外部クロックバッファ等いくつかの異なる出力ソースに接続可能である。分周器回路の出力上に柔軟度の高い多重化領域を提供することによって、ユーザは有利にはシステムを非常に柔軟度の高い態様で構成することができる。こうしてＰＬＬ回路２１０、４１０は、複数の内部クロック基準を生成するとともに、オフチップ基準クロックを供給するよう使用可能である。その他の利点として、（ＰＬＬ回路４１０内の）複数の入力基準信号のうち任意のいずれかに、および任意のグローバルまたはローカルクロックに、動的に切り替え可能であることが含まれる。ユーザを、本発明によるＰＬＬ回路を動的に構成できるようにしたため、ＰＬＬ全体を再プログラムする必要はなくなり、このため有利には、システム費用全体が低減される。

図７は、本発明のＰＬＬ回路とともに使用可能なクロック・マルチプレクサ・パターンの例を示している。パターン７００は、例えば、ＰＬＬ回路２１０または４１０のいずれかである、二つの汎用ＰＬＬ回路７１０を備えている。各縦線は単一のマルチプレクサとして考えることができ、それぞれの円は、マルチプレクサに接続可能な信号を表している。ＣＬＫＰＩＮ＃は、標準クロックピンを代表しているが、一方、ｎＣＬＫＰＩＮ＃は入力クロックが差分信号でない場合に利用可能な追加のクロックピンを表している。ＧＣＫＤＲＶ＃１（グローバル・クロック・ドライバ）信号およびＬＣＫＤＲＶ＃１（ローカル・クロック・ドライバ）信号は、一般ロジックが、クロックネットワークへと送出する方法を提供し、この方法では、まずＩ／Ｏピンを経由して駆動送出した後別のＩ／Ｏピンを経由してクロックネットワークへと戻る必要がない。このマルチプレクサ接続は、ファンアウトの高い信号のために使用することもできる。

図８は、本発明によるＰＬＬ回路とともに使用可能な外部クロック出力のための、マルチプレクサパターンを示している。パターン８００は、出力ピン８１２および汎用ＰＬＬ回路８１０を備えている。汎用ＰＬＬ回路８１０は、例えばＰＬＬ回路２１０または４１０のいずれかであってもよい。ＰＬＬ回路８１０からの任意の出力信号は、任意の出力ピン８１２へと送出することができる。ｅｘｔｃｌｋｅｎ＃（外部クロック有効）信号は、有利には、ユーザはクロックピンを同期的に動的に有効および無効にすることができる。これは、システム電源遮断能力を実行し、電力消費量を低減するために使用可能である。なお、差分送信目的として、偶数の出力（すなわち、ＥＣＫ０、ＥＣＫ２、．．．）は隣接する奇数の出力（すなわち、ＥＣＫ１、ＥＣＫ３、…）とともに使用可能である。

図９は、マルチプレクサ回路２２８／４２８および周波数分周器回路２３２／４３２の代替的な構成を示している。カスケードＰＬＬ出力段階９００によって、有利には、本発明のＰＬＬ回路は、信号周波数を桁違いの程度までプログラム可能に分周することができる。最初からｎ−１番目の（ｎは周波数分周器の全数）任意の周波数分周器９３２からの出力は、マルチプレクサ回路９２８の適切なマルチプレクサによってプログラム可能に選択され、次の周波数分周器９３２の入力となる。こうして、例えば、周波数分周器Ｃ０の出力はオンチップ・ローカル・クロック、および周波数分周器Ｃ１の入力として使用することができる。さらに、このプログラム可能なカスケードは周波数分周器Ｃ０の出力から始める必要はなく、またｎ番目の周波数分周器（この実施例では分周器Ｃ５）まで続ける必要もない。例えば、分周器Ｃ２の出力は分周器Ｃ３へとカスケード可能であり、分周器Ｃ３の出力は分周器Ｃ４へとカスケードされる。一方、分周器Ｃ０、Ｃ１、Ｃ５は独立して使用可能である。なお、各周波数分周器へのＶＣＯ／テストｃｌｋの入力は、複数のＶＣＯ出力信号を表している。

図１０は、本発明による高機能クロックバッファ回路の実施例を示す。有利には、クロックバッファー回路１０００は、汎用のＩ／Ｏ機能ならびにＩ／Ｏクロック関数、および入力・出力能力を支援する。バッファー回路１０００は、マルチプレクサ１０６２、１０６４、バッファ／ドライバ１０６６、１０６８、１０７０、１０７２、１０７４、および差動バッファ１０７６を備える。バッファ回路１０００は、Ｉ／Ｏクロックピン１０７８に接続され、ピン１０７８がＰＬＬ回路によって駆動される（その結果、前記ピンがクロックピンとなる）よう、あるいはＩ／Ｏインタフェースによって駆動される（その結果、前記ピンが汎用Ｉ／Ｏピンとなる）よう構成することができる。バッファ回路１０００はさらに、ピン１０７８のうち一本がＰＬＬ外部フィードバックピンとして使用可能となるよう（その結果、遅延補完バッファとなる）構成可能である。バッファ回路１０００が双方向性に（入力と出力の両方が可能となるよう）構成される場合、ＰＬＬ回路はゼロ遅延バッファとして構成可能である。この構成では補完されているバッファだけを使用するので、遅延セルを使用する既知の方法を使用することが好適である。

好適には、本発明のＰＬＤと関連付けられたすべてのクロックソース（グローバルクロック、ローカルクロック、外部クロック）は、同期的に有効化および無効化することができる。このことによって、ユーザは電源管理のための設計の様々な部分に関して、動的に電源を入切することができる。図１１は、本発明による同期ＰＬＬ有効化回路を示す。有効化回路１１００は、ラッチ１１８２、ＡＮＤゲート１１８４、クロックドライバ１１８６を備える。信号ＥＮＯＵＴは、クロックの有効化および無効化を動的制御するために使用されるユーザ制御されるコア信号である。信号ＥＮＯＵＴＣＴＲＬは、ユーザが無効化機能を使用しない場合、クロックを常に有効にするプログラミングビットである。ＮＰＳＴはアクティブローのレジスタプリセットであり、入力時の低電圧信号（例えばロジカル０信号）によって出力を増加させることを意味する。

なお、マルチプレクサはすべての図にわたって示されているが、マルチプレクサを他の種類のＰＬＣ（プログラム可能な論理コネクタ）に置き換えて使用してもよい。例えば、ＰＬＣはいくつかの入力のうちの任意の一つの入力を出力へと接続するための一つのまたは複数のスイッチ等、比較的単純なプログラム可能なコネクタであってもよい。また、その代わりに、各ＰＬＣは（例えば、入力のうちいつくかを論理的に組み合わせることによって）論理を実行するとともに接続を行う能力を持つ、幾分複雑な要素であってもよい。後者の場合、例えば、各ＰＬＣは、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ等の関数を実行する積項論理であってもよい。ＰＬＣの実行に適したコンポーネントの例として、ＥＰＲＯＭ、ＥＥＰＲＯＭ、パストランジスタ、トランスミッションゲート、アンチヒューズ、レーザヒューズ、メタルオプショナルリンク等がある。

なお、本発明のＰＬＬ回路を備えたＰＬＤは一つの技術に限定されることはなく、有利には様々な技術において実施される。

上述のように、本発明のＰＬＣ（例：マルチプレクサ）および分周器回路はプログラム可能であり、そのプログラム可能なパラメータは様々な種類のプログラム可能な、機能制御要素（ＦＣＥ）に保存されてもよい。（もっとも、ある実装（例：ヒューズとメタルのオプショナルリンク）では、別々のＦＣＥデバイスは要求されていない）ＦＣＥはいくつかの異なる方法のうち任意の一つの方法で実装することができる。例えば、ＦＣＥはＳＲＡＭ、ＤＲＡＭ、先入れ先出し（ＦＩＦＯ）メモリ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、機能制御レジスタ（例：Ｗａｎｌｓｔｒｏｍらの米国特許第３，４７３，１６０号）、強誘電体メモリ、ヒューズ、アンチヒューズ等がある。本発明のＰＬＣおよび分周器回路を制御するＦＣＥは、好適には、図１のプログラム可能な論理１０８のプログラム化と同時におよび同一の方法でプログラムされる。

本発明の回路には多くのアプリケーションが可能であるが、一つの例示的な用途を図１２に示す。データ処理システム１２００は、プログラム可能な論理デバイス１００を備える。前記デバイスは、本発明によるＰＬＬ回路を含む集積回路であり、あるいは集積回路チップであってもよい。ＰＬＤ１００は、フィールドプログラム、マスクプログラム、またはその他任意の方法でプログラム可能である。ＰＬＤ１００は、一度限りでプログラム可能であってもよく、あるいは再プログラム可能であってもよい。システム１２００は、以下のコンポーネントプロセッサ１２０３、メモリ１２０５、Ｉ／Ｏ回路１２０７および周辺装置１２０９のうち一つまたは複数を備えていてもよい。これらコンポーネントは、システムバス１２１１によって互いに接続され、エンドユーザシステム１２１５中に備えられる回路基板１２１３上に密集している。図１２に示す様々なコンポーネント間の、および／または外部回路との通信は、所望の任意の程度で任意の種類のものを用いてもよい。

システム１２００は、コンピュータネットワーキング、データネットワーキング、実装、ビデオ処理、デジタル信号処理、またはその他任意のアプリケーション等、広範なアプリケーションに使用可能である。これらのアプリケーションでは、プログラムまたは再プログラム可能な論理利用による望ましい利点がある。ＰＬＤ１００は、様々な異なる論理機能を実行するために使用することができる。例えば、ＰＬＤ１００は、プロセッサ１２０３と協働して動作するプロセッサまたはコントローラとして構成可能である。またＰＬＤ１００は、システム１２００中の共有リソースへのアクセスを調停するアービターとして使用することも可能である。また別の例では、ＰＬＤ１００は、プロセッサ１２０３と他のシステム１２００中コンポーネントの一つとのインタフェースとしても構成可能である。なお、システム１２００は単に典型的なものであり、いかなる態様によっても、本発明の真の範囲と精神を限定するよう解釈すべきではない。

このように、プログラム可能な用途のために、外部または内部クロックとして、プログラム可能な位相および周波数を持つ複数の信号を出力する高い構成能力を有するＰＬＬ回路が提供されることがわかった。当業者であれば、本発明が、限定でなく例示を目的に提示された記載の実施例以外によっても実施可能であり、さらに本発明が特許請求の範囲によってのみ限定されることを、理解するであろう。

本発明によるプログラム可能な論理集積回路デバイスの代表部を示す、例示的な実施例の簡略化したブロック図である。 本発明によるＰＬＬ回路の第１の実施例の簡略化したブロック図である。 本発明による動的構成可能なマルチプレクサの簡略化したブロック図である。 図２のＰＬＬ回路の代表的な部分をより詳細に示す、別の簡略化したブロック図である。 本発明によるＰＬＬ回路の別の実施例の、簡略化したブロック図である。 本発明の送信および受信モードにおいて構成されたＰＬＬを用いるプログラム可能な論理集積回路デバイスを示す、簡略化したブロック図である。 本発明の送信および受信モードにおいて構成されたＰＬＬを用いるプログラム可能な論理集積回路デバイスを示す、簡略化したブロック図である。 本発明の送信および受信モードにおいて構成されたＰＬＬを用いるプログラム可能な論理集積回路デバイスを示す、簡略化したブロック図である。 本発明によるＰＬＬ回路の同期回路の、簡略化したブロック図である。 図６からの信号のタイミング図である。 図６に示す本発明による、同期回路の代替部の簡略化したブロック図である。 本発明によるクロック多重化パターンの簡略化したブロック図である。 本発明による外部クロック多重化パターンの簡略化したブロック図である。 本発明によるＰＬＬ回路のカスケード部の簡略化したブロック図である。 本発明による構成可能なクロックバッファ回路の簡略化したブロック図である。 本発明によるＰＬＬ有効化回路の簡略化したブロック図である。 本発明を用いた例示的なシステムの簡略化したブロック図である。

Claims (30)

1. 基準信号から派生した複数のクロック信号を同時に生成する方法であって、前記方法は、
   前記基準信号を受信することと、
   それぞれが周波数および異なる位相をもつ複数の信号を生成することと、
   各前記生成された信号の前記周波数を、周波数の約数のプログラム可能な選択にしたがって同時に分周し、それぞれが周波数および位相を有する出力信号を生成することと、
   前記出力信号をプログラム可能な選択にしたがって多重化して、各クロック信号がオフチップクロック信号、オンチップクロック信号またはその両方として使用可能となることと、
   を含む方法。
2. 請求項１に記載の方法であって、各前記出力信号の前記周波数が、前記出力信号の一つまたは複数の周波数と異なっているか、または同一である方法。
3. 請求項１に記載の方法であって、前記多重化が、オフチップクロック信号として使用するために、前記出力信号のうち一つを出力ピンにプログラム可能に接続することを含む方法。
4. 請求項１に記載の方法であって、前記多重化は、オンチップ・グローバル・クロック信号として使用するために、前記出力信号のうち一つをグローバル・クロック・ネットワークにプログラム可能に接続することを含み、前記グローバル・クロック・ネットワークは、前記生成および前記分周が実施される集積回路チップと同一のチップ上にある方法。
5. 請求項１に記載の方法であって、前記多重化が、オンチップ・ローカル・クロック信号として使用するために、前記出力信号のうち一つをクロックネットワークにプログラム可能に接続することを含み、前記クロックネットワークは集積回路チップ上の回路の一部とのみ接続され、前記集積回路チップは前記生成および前記分周が実施される集積回路チップと同一である方法。
6. 請求項１に記載の方法であって、
   複数の入力信号を受信することと、
   前記複数の入力信号を有効化信号と同期させることと、
   前記複数の入力信号のうち一つを前記基準信号として選択することと
   をさらに含む方法。
7. 請求項５に記載の方法であって、前記受信は、
   前記生成および前記分周が実行される集積回路上に前記複数の入力信号を生成させることと、
   前記複数の入力信号のうち別の一つを、別の集積回路チップから入力ピンを介して受信することと
   を含む方法。
8. 複数のクロック信号を同時に生成する方法であって、前記方法は
   基準信号を受信する第１の分周器に、第１の約数をプログラミングすることと、
   前記第１の分周器によって処理された信号を略同時に受信する複数の分周器のそれぞれに、複数の約数をプログラミングすることと、
   少なくとも一つのマルチプレクサを、前記複数の分周器から受信する複数の出力信号のうち一つを、集積回路出力ピン、グローバル・クロック・ネットワークまたはローカル・クロック・ネットワークのうち任意の一つに接続するよう、プログラミングすることと
   を含む方法。
9. 請求項８に記載の方法であって、複数の約数を前記プログラミングした後、
   前記複数の分周器のうち一つの出力を、前記複数の分周器のうち別の一つへと供給するよう、プログラミングすることをさらに含む方法。
10. 請求項９に記載の方法であって、出力を前記プログラミングすることを少なくとも１回繰り返すことを含む方法。
11. 入力クロック信号を複数の出力クロック信号に変換する方法であって、前記方法は、
    入力周波数を有する前記入力クロック信号を、第１の周波数を有する第１の信号を生成するよう修正することと、
    前記第１の信号を、それぞれが位相と前記第１の周波数とを有する複数の第２の周波数を生成するよう位相シフトし、前記第２の信号のそれぞれは前記第２の信号の他の位相とは異なる位相を有することと、
    前記第２の信号を、位相および出力周波数を有する出力信号を生成するよう、略同時に修正し、前記出力信号のそれぞれは個別に選択可能な出力周波数を有することと、
    前記出力信号のうち任意の一つを、集積回路チップ出力ピンに、選択可能に接続することと、
    前記出力信号のうち任意の一つをグローバル・クロック・ネットワークに、選択可能に接続し、前記グローバル・クロック・ネットワークは、クロック信号を集積回路チップ上のすべてのクロック可能な回路に供給することと、
    前記出力信号のうち任意の一つを少なくとも一つのローカル・クロック・ネットワークに選択可能に接続し、前記ローカル・クロック・ネットワークは、クロック信号を集積回路チップ上のクロック可能な回路の一部のみに供給することと
    を含む方法。
12. 複数のクロック信号を基準信号に基づいて生成する方法であって、前記方法は、
    前記基準信号の受信に応答して、第１の複数のクロック信号を生成し、前記複数のクロック信号のそれぞれは異なる位相を有することと、
    それぞれが位相および選択可能な周波数を有する第２の複数のクロック信号を同時に生成することと、
    前記第２の複数のクロック信号を、同一の複数のクロッキングアプリケーションに対して利用可能にする方法。
13. 請求項１２に記載の方法であって、前記クロッキングアプリケーションが、オフチップクロッキング、オンチップ・グローバル・クロッキング、オンチップ・ローカル・クロッキング、周波数合成、ゼロ遅延バッファリングを含む方法。
14. プログラム可能な位相および周波数を有する複数のクロック信号を出力するよう動作するプログラム可能な論理デバイス上の回路であって、
    入力信号を受信するよう動作する第１の分周器回路と、
    前記分周器の出力を受信するよう接続され、第２の入力を有する位相／周波数比較器回路と、
    前記位相／周波数比較器回路の出力を受信するよう接続され、それぞれが異なる位相を有する複数の信号を出力するよう動作する電圧制御発振器（ＶＣＯ）と、
    前記複数のＶＣＯ出力信号を受信するよう接続され、分周信号を前記位相／周波数比較器の前記第２の入力に出力するよう動作するフィードバック分周器回路と、
    前記複数のＶＣＩ出力信号を受信するよう接続され、前記複数のＶＣＯ出力信号から選択された複数の信号を出力するよう動作する第１の多重化回路と、
    それぞれが前記第１の多重化回路からの前記出力信号の一つを受信するよう前記多重化回路に接続され、分周信号を出力するよう動作する複数の分周器回路と、
    前記複数の分周器からの前記分周信号のそれぞれを受信するよう接続される第２の多重化回路であって、前記第２の多重化回路は、前記第２の多重化回路に接続された複数の信号線のうち任意の一つに、受信した各分周信号をプログラム可能に出力するよう動作する第２の多重化回路と
    を含む回路。
15. 請求項１４に記載の回路であって、前記複数の信号線がクロック出力ピン、グローバル・クロック・ネットワーク、および少なくとも一つのローカル・クロック・ネットワークに接続される回路。
16. 請求項１４に記載の回路であって、複数の入力信号を受信するよう接続され、前記信号のうち一つを前記第１の分周器回路にプログラム可能に出力するよう動作する第３のマルチプレクサ回路をさらに含む回路。
17. 請求項１６に記載の回路であって、前記第３の多重化回路は、有効化信号を受信するよう接続され、前記複数の入力信号のうち二つを選択可能な同期化回路を含み、前記同期回路は前記有効化信号によってクロックされる二つのラッチを含み、各ラッチは、前記選択可能な二つの信号のそれぞれを受信するよう接続され、同期信号を出力するよう動作する回路。
18. 請求項１７に記載の回路であって、前記二つのラッチから前記二つの同期信号を受信するよう接続され、前記二つの同期信号のうち一つが受信されない場合は前記二つの同期信号のうち他方を自動的に出力するよう動作するスイッチオーバー回路をさらに含む回路。
19. 請求項１４に記載の回路であって、前記フィードバック分周器回路が、マルチプレクサとプログラム可能な分周器回路とを含み、前記マルチプレクサは前記複数のＶＣＯ出力信号を受信するよう接続され前記ＶＣＯ出力信号のうち一つを前記分周器回路に出力するよう動作可能であり、前記分周器回路は前記分周信号を前記位相／周波数比較器の前記第２の入力に出力するよう動作する回路。
20. 前記回路が低電圧差動伝送（ＬＶＤＳ）位相同期ループ回路である請求項１４に記載の回路。
21. 前記回路が汎用位相同期ループ回路である請求項１４に記載の回路。
22. 請求項１４に記載の回路を含む、集積回路。
23. 請求項１４に記載の回路を含む、プログラム可能な論理デバイス。
24. プリント基板であって、該プリント基板上に請求項１４に記載の回路を実装するプリント基板。
25. 請求項２４に記載のプリント基板であって、該プリント基板上にメモリを実装するプリント基板。
26. 請求項２４に記載のプリント基板であって、該プリント基板上に処理回路を実装するプリント基板。
27. プロセッサと、
    前記プロセッサに接続されたメモリと、
    前記プロセッサおよび前記メモリのうち少なくとも一つに接続された請求項１４に記載の回路と
    を含むシステム。
28. プロセッサと、
    メモリと、
    請求項１３に記載の回路を含むプログラム可能な論理デバイスと、
    入力／出力回路と、
    前記プロセッサと、前記メモリと、前記プログラム可能な論理デバイスと、前記入力／出力回路とを接続するシステムバスと
    を含むデジタル処理システム。
29. 位相同期ループ回路であって、
    受信した信号を位相シフトして複数の位相シフト信号を生成する手段であって、各位相シフト手段は周波数を有し、異なる量だけシフトされる手段と、
    前記位相シフト信号の少なくとも略複数の周波数を修正する手段と、
    前記周波数修正信号のそれぞれを、いくつかのクロッキングネットワークのうち任意の一つに選択的に加える手段と
    を含む位相同期ループ回路。
30. 請求項２９に記載の位相同期ループ回路であって、前記クロッキングネットワークが、オフチップネットワークとオンチップネットワークとを含み、前記チップは請求項２９に記載の位相同期ループ回路を含む、位相同期ループ回路。

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