CN111371455B - 一种用于pll输出频率动态切换的*** - Google Patents

Abstract

本发明公开了一种用于PLL输出频率动态切换的***，包括可编辑PLL和动态切换电路。PLL锁定外部输入的输入时钟信号后输出振荡时钟信号；振荡时钟信号经输出分频器进行分频输出第一时钟信号。动态切换电路包括判断子电路和切换子电路；其中，判断子电路根据第一时钟信号判断外部输入的第一切换信号的有效性；当第一切换信号无效时，切换子电路输出预设的配置分频控制信号；否则，切换子电路输出由外部输入的动态分频控制信号生成的记忆分频控制信号。输出分频器根据配置分频控制信号或记忆分频控制信号输出第一时钟信号。使用户在改变可编辑PLL的输出时钟时，不需要复位和重新锁定可编辑PLL便可以调整输出时钟；并且有效地避免了过程中产生的毛刺。

Description

一种用于PLL输出频率动态切换的***

技术领域

本发明涉及信号延迟领域，尤其涉及一种用于PLL输出频率动态切换的***。

背景技术

图1为现有技术中的锁相环PLL结构框图。如图1所示，现有技术中，锁相环PLL由鉴频鉴相器PFD、电荷泵CP、环路滤波器LF、压控振荡器VCO和环路反馈分频器FB_DIV组成。

鉴频鉴相器将参考信号CLKref的频率和相位与经环路反馈分频器处理后的振荡时钟信号CLKvco的频率和相位进行比较。当比较结果处于稳定时，PLL完成锁定，此时存在关系如下：

Fvco＝Fref×Ndiv_fb (1)

其中，Fvco为振荡时钟信号CLKvco的频率，Fref为参考信号CLKref的频率，Ndiv_fb为环路反馈分频器的分频比系数。

在上述PLL的基础上，增加输出分频器OUT_DIV，得到带有可编辑分频器的锁相环PLL(下文简称为可编辑PLL)，如图2所示，输出分频器用于对振荡时钟信号进行分频，此时存在关系如下：

其中，Ndiv_out为输出分频器的分频比系数，Fout为第一时钟信号CLKout的频率。

由公式(2)可以看到，通过设置合适的Fref、Ndiv_fb和Ndiv_out的值，PLL锁定后就可以得到期望的第一时钟信号的频率，即输出时钟频率Fout。

当Fref、Ndiv_fb和Ndiv_out中至少一个值改变的时候，Fout就会改变。一般其它的应用中，这一过程中可编辑PLL需要复位并重新锁定。

在PLL电路中包含锁定检测模块Lock_Detect，如图3所示。锁定检测模块接收参考信号，以及经环路反馈分频器处理后的振荡时钟信号，进行判定。当锁定检测模块的输出信号PLL_LOCK信号切换至高电平，判定该PLL电路完成锁定后。

在一些应用图2所示的可编辑PLL的电路中，如果，只希望改变可编辑PLL输出的第一时钟信号的频率，并不希望改变压控振荡器VCO输出的振荡时钟信号的频率。传统的做法为重新配置可编辑PLL的Ndiv_out的值后，复位可编辑PLL并重新锁定第一时钟信号。由于PLL的锁定过程，一般需要几十或者几百微妙(取决于输出时钟频率和锁定精度需求)，这一过程非常浪费时间。

发明内容

本发明的目的在于解决现有技术存在的缺陷。

为达到上述目的，本发明实施例公开了一种用于PLL输出频率动态切换的***，包括可编辑PLL和动态切换电路。其中，可编辑PLL由锁相环PLL和输出分频器组成。通过锁相环PLL锁定外部输入的输入时钟信号，锁定后输出振荡时钟信号；振荡时钟信号经输出分频器进行分频，输出第一时钟信号。动态切换电路包括判断子电路和切换子电路；其中，判断子电路根据第一时钟信号判断外部输入的第一切换信号的有效性；切换子电路当第一切换信号无效时，动态切换电路输出预设的配置分频控制信号；否则，切换子电路输出由外部输入的动态分频控制信号生成的记忆分频控制信号。输出分频器根据配置分频控制信号或记忆分频控制信号输出第一时钟信号。

一个实例中，当第一切换信号的脉冲宽度大于第一时钟信号的一个时钟周期时，判定第一切换信号为有效；否则第一切换信号为无效。

一个实例中，第一切换信号的有效性为无效、有效或曾经有效；第一切换信号被判定为第一次有效之后，有效性为曾经有效；当第一切换信号被判定为有效时，有效性为有效且不为曾经有效。

进一步的实例中，当第一切换信号有效时，动态切换电路提供的记忆分频控制信号为动态分频控制信号；当第一切换信号曾经有效时，动态切换电路提供的记忆分频控制信号为前一次第一切换信号有效时的动态分频控制信号。

一个实例中，判断子电路包括第一D触发器、第二D触发器和与门；第一D触发器根据第一时钟信号将外部输入的第一切换信号从自身Q端输出，并发送给第二D触发器；第二D触发器根据第一时钟信号将第一D触发器Q端输出信号从自身Q端输出；与门接收第一D触发器和第二D触发器的输出信号，生成第二切换信号，第二切换信号用于表示第一切换信号的有效性；

一个实例中，切换子电路包括第三D触发器、第四D触发器和选择器；第三D触发器根据第二切换信号将工作电压从自身Q端输出；第四D触发器根据第二切换信号将外部输入的动态分频控制信号从自身Q端输出，作为记忆分频控制信号；选择器接收第三D触发器的输出信号作为选择控制信号，选择预设的配置分频控制信号或第四D触发器输出的记忆分频控制信号作为输出信号。

本发明实施例的优点在于：通过对可编辑PLL的输出分频器设置动态切换电路，实现对输出分频器的分频信号的动态切换，使用户在改变可编辑PLL的输出时钟时，不需要复位和重新锁定可编辑PLL；并且有效地避免了在可编辑PLL的输出时钟切换过程中产生的毛刺。

附图说明

为了更清楚说明本发明实施例的技术方案，下面将对实施例描述中所需使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中锁相环PLL基本结构框图；

图2为现有技术中可编辑PLL基本结构框图；

图3为现有技术中具备锁定检测模块的可编辑PLL基本结构框图；

图4为本发明实施例的一种用于PLL输出频率动态切换的***框图；

图5为本发明实施例的***工作波形时序图；

图6为现有技术中FIFO基本结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例的一种输出频率动态切换的***，包括分频器和动态切换电路。

其中，

分频器接收外部时钟信号，并根据动态切换电路提供的分频信号输出第一时钟信号。用户可以根据自身需求调整动态切换电路的输出信号，进而控制分频器对外部时钟信号进行满足需求的分频。

动态切换电路，根据接收的第一时钟信号判断接收的第一切换信号的有效性。一个实例中，第一切换信号的有效性由其脉冲宽度决定，当第一切换信号的脉冲宽度大于第一时钟信号的一个时钟周期时，判定第一切换信号为有效；否则第一切换信号为无效。

根据第一切换信号的有效性，动态切换电路向分频器提供分频信号。其中，分频信号包括：配置分频控制信号和记忆分频控制信号；具体地，配置分频控制信号为预设的分频信号，记忆分频控制信号为根据用户需求自定义的动态分频控制信号。

一个实例中，第一切换信号的有效性可以分为：无效，有效和曾经有效。在第一切换信号被第一次判定为有效之前，其有效性一直为无效；在其被第一次判定为有效之后，其有效性变更为曾经有效；在其被判定为有效的时间内，其有效性为有效，且不为曾经有效。

需要理解，第一切换信号的无效、有效和曾经有效的有效性状态，在***工作过程中以时序中的某一时间段对应某一有效性的形式体现。即在某一时间段内第一切换信号为无效、有效和曾经有效的其中一种。

例如，当第N次判定第一切换信号为有效时，第一切换信号的有效性变更为有效，且不认为该次判定第一切换信号有效的时间段内，第一切换信号为曾经有效；当该次判定第一切换信号有效的时间结束，第一切换信号的有效性变更为曾经有效。N为正整数。

进一步地一个实例中，根据第一切换信号的有效性，动态切换电路向分频器提供分频信号。当第一切换信号无效时，动态切换电路提供配置分频控制信号作为分频器的分频信号；当第一切换信号有效或曾经有效时，动态切换电路提供记忆分频控制信号作为分频器的分频信号。

更进一步地一个实例中，根据第一切换信号的有效性，动态切换电路向分频器提供分频信号。当第一切换信号有效时，动态切换电路提供的记忆分频控制信号为动态分频控制信号；当第一切换信号曾经有效时，动态切换电路提供的记忆分频控制信号为前一次第一切换信号有效时的动态分频控制信号。

一个具体的实施例中，一种输出频率动态切换的***应用于可编辑PLL电路中，并于可编辑PLL电路中的输出分频器进行信号交互，如图4所示，该***包括：动态切换电路，以及可编辑PLL电路的输出分频器VCO(可编辑PLL电路的其他结构未示出)。

动态切换电路包括：多个D触发器、与门and和选择器mux。其中，

D触发器DFF1根据CP端输入的第一时钟信号CLKout和D端输入的第一切换信号Switch，生成与门第一输入信号q0。

D触发器DFF2根据CP端输入的第一时钟信号CLKout和D端输入的与门第一输入信号q0，生成与门第二输入信号q1。

与门and接收与门第一输入信号q0和与门第二输入信号q1，生成第二切换信号update。

D触发器DFF3根据CP端输入的第二切换信号update和D端输入的工作电压VDD，生成选择信号mux_sel。

D触发器DFF4根据CP端输入的第二切换信号update和D端输入的动态分频控制信号DIV_dynamic，生成记忆分频控制信号DIV_stored。

选择器mux根据选择信号mux_sel选择配置分频控制信号DIV_cfg或记忆分频控制信号DIV_stored作为第一输出信号D，第一输出信号D作为输出分频器的分频信号。其中，配置分频控制信号DIV_cfg为预设的分频信号。

D触发器DFF1、D触发器DFF2和与门and用于根据第一时钟信号CLKout判断第一切换信号Switch是否有效。当与门第一输入信号q0和与门第二输入信号q1为高电平，即第二切换信号update为高电平时，第一切换信号Switch有效；当与门第一输入信号q0和/或与门第二输入信号q1为低电平，即第二切换信号update为低电平时，第一切换信号Switch无效。

D触发器DFF3用于通过第二切换信号update记录第一切换信号Switch的有效性，当第一切换信号Switch第一次有效时，根据第二切换信号update，D触发器DFF3将D端的工作电压VDD作为Q端输出。第一切换信号Switch第一次有效之后，在不对D触发器DFF3进行复位的情况下，D触发器DFF3的Q端始终输出工作电压VDD。

D触发器DFF4用于根据第二切换信号update输出记忆分频控制信号DIV_stored；当第一切换信号Switch有效时，动态切换电路提供的记忆分频控制信号DIV_stored为的动态分频控制信号DIV_dynamic；当第一切换信号Switch曾经有效时，动态切换电路提供的记忆分频控制信号DIV_stored为前一次第一切换信号Switch有效时的动态分频控制信号DIV_dynamic。

输出分频器VCO接收可编辑PLL中的压控振荡器发送的振荡时钟信号CLKvco，并根据动态切换电路提供的分频信号输出第一时钟信号CLKout。

当第一时钟信号CLKout锁定后，

如果第一切换信号Switch为低电平，则动态切换电路内部各支路信号均为低电平，选择器mux选择配置分频控制信号DIV_cfg作为第一输出信号D提供给输出分频器VCO。

如果第一切换信号Switch为高电平且持续两个第一时钟信号CLKout的时钟周期。D触发器DFF1输出的第一输入信号q0和D触发器DFF2输出的第二输入信号q1，将均为高电平，此时与门and输出的第二切换信号update为高电平。D触发器DFF3将工作电压VDD从Q端输出，即选择信号mux_sel为工作电压VDD，即高电平。D触发器DFF4将动态分频控制信号DIV_dynamic从Q端输出，即记忆分频控制信号DIV_stored为动态分频控制信号DIV_dynamic。选择器mux选择记忆分频控制信号DIV_stored作为第一输出信号D提供给输出分频器VCO。包含上述***的可编辑PLL配置结束开始工作时，动态切换电路中各D触发器被复位，各D触发器Q端输出低电平。设置所有分频信号的分频比都是8bit，包括DIV_cfg[7:0],DIV_dynamic[7:0],DIV_stored[7:0],D[7:0]，该***中各节点的波形如图5中所示。

T1时刻内，第一切换信号Switch由低电平切换至高电平，但此时，与门第二输入信号q1为低电平，则第二切换信号update为低电平。无论第一时钟信号CLKout波形如何，选择器mux根据低电平的选择信号mux_sel选择配置分频控制信号DIV_cfg作为第一输出信号D，即D[7:0]为DIV_cfg[7:0]。

进一步地，在第一切换信号Switch由低电平切换至高电平，到T1时刻结束的时间内，当第一时钟信号CLKout经历上升沿时，D触发器DFF1将D端输入的第一切换信号Switch作为Q端输出，即与门第一输入信号q0切换至高电平；当第一时钟信号CLKout再次经历上升沿时，D触发器DFF2将D端输入的与门第一输入信号q0作为Q端输出，即与门第二输入信号q1切换至高电平。

在T1时刻结束时，与门第一输入信号q0和与门第二输入信号q1同时为高电平时，与门and输出的第二切换信号update切换至高电平。

T2时刻内，D触发器DFF3将D端输入的工作电压VDD作为Q端输出，即选择信号mux_sel切换至高电平；当第二切换信号update在进入T2时刻后由低电平切换至高电平起，D触发器DFF4将D端输入的动态分频控制信号DIV_dynamic作为Q端输出，即记忆分频控制信号DIV_stored切换为动态分频控制信号DIV_dynamic。当mux_sel为高电平时，选择器mux选择记忆分频控制信号DIV_stored作为第一输出信号D，即D[7:0]为DIV_stored[7:0]，也就是DIV_dynamic[7:0]。

第一时钟信号CLKout根据第一输出信号D切换到了一个新的频率上并保持，直到再一次经历第二切换信号update从低切换成高电平。

T2时刻内，动态分频控制信号DIV_dynamic由pattern切换为pattern+1的时间点，直至T2时刻结束的时间段内。由于第一切换信号Switch的采样信号，即第一时钟信号CLKout的影响，与门第一输入信号q0和/或与门第二输入信号q1为低电平，使得第二切换信号update为低电平。选择器mux根据高电平的选择信号mux_sel选择选择记忆分频控制信号DIV_stored作为第一输出信号D。但需要说明，此时的动态分频控制信号DIV_dynamic不能被D触发器DFF4由Q端输出，记忆分频控制信号DIV_stored为前一次第一切换信号Switch有效时的动态分频控制信号DIV_dynamic，即T2时刻的动态分频控制信号DIV_dynamic始终为pattern。

在T2时刻结束时，与门第一输入信号q0和与门第二输入信号q1同时为高电平时，与门and输出的第二切换信号update切换至高电平。

当第二切换信号update切换至高电平，即T3时刻时，D触发器DFF3将D端输入的工作电压VDD作为Q端输出，即选择信号mux_sel切换至高电平；当第二切换信号update切换至高电平时，D触发器DFF4将D端输入的新的动态分频控制信号DIV_dynamic作为Q端输出，即记忆分频控制信号DIV_stored切换为新的动态分频控制信号DIV_dynamic。当mux_sel为高电平时，选择器mux选择新的记忆分频控制信号DIV_stored作为第一输出信号D。

基于D触发器的特性，仅当第二切换信号update由低电平切换至高电平时，D触发器DFF4将D端输入的动态分频控制信号DIV_dynamic作为Q端输出，即记忆分频控制信号DIV_stored切换为新的动态分频控制信号DIV_dynamic。

基于D触发器的特性，D触发器DFF3将D端输入的工作电压VDD作为Q端输出，即选择信号mux_sel切换至高电平后，如不对D触发器DFF3进行复位，D触发器DFF3的Q端将持续输出高电平。

为保证D触发器DFF1和D触发器DFF2都能采样到高电平，即两D触发器的Q端输出高电平，须要使第一切换信号Switch至少维持第一时钟信号CLKout的一个时钟周期。

为保证每一次新的动态分频控制信号DIV_dynamic能作为第一输出信号D发送到输出分频器，动态分频控制信号DIV_dynamic的每一位的值需要在第一切换信号switch上升沿到来之前更新完。记忆分频控制信号使用第一时钟信号CLKout作为第一切换信号Switch的采样信号，如果D触发器DFF2、D触发器DFF4以及选择器mux的延时比较低，三者的延时合起来不超过振荡时钟信号CLKvco的一个时钟周期，那么第一时钟信号CLKout在频率切换时则不会带来毛刺。

一个应用例中，如图6所示的先入先出队列FIFO(First in First out)，其读时钟rdclk和写时钟wrclk一般工作在不同的时钟域下。假设，写时钟wrclk与输入数据datain同步，而读时钟rdclk由本地PLL产生。工作过程中，由于读时钟rdclk和写时钟wrclk可能存在的频率差异，使FIFO将存在写满(full)或者读空(empty)的状态，这可能会造成错误。进一步地，读时钟rdclk和写时钟wrclk的频率相差越大，就会越快出现写满(full)或者读空(empty)的状态。

为解决上述问题，一般采用两种方法。第一种方法，增加FIFO的深度；第二种方法，减小读时钟rdclk和写时钟wrclk的频差。

但是，对于第一方面，增加FIFO的深度必定会增加设计复杂度，进而增大面积。而，对于第二方面，减小读时钟rdclk和写时钟wrclk的频差，则是通过调整PLL的输出时钟来实现。假设该PLL输出时钟作为读时钟，则需要使该输出时钟的频率与FIFO的写时钟的相同。对于仅提供整数分频的PLL，其可以提供的输出频率的覆盖范围很可能不能满足使输出时钟与写时钟频率相同的要求，则需要对PLL增加小数分频结构，使PLL能够满足写时钟频率的要求。而增加小数分频结构的这一做法同样会增加设计复杂度，进而增大面积。

将本申请提出的基于PLL的自动恢复外部时钟的***用于为FIFO提供读时钟或写时钟，可以很好地解决上述问题。

假设将本发明实施例中提出的可以动态切换输出时钟频率的PLL输出的第一时钟信号CLKout作为FIFO的读时钟rdclk。由于整数可编辑PLL的有限输出频率范围，读时钟rdclk的频率Frdclk很难和外部提供的写时钟wrclk的频率Fwrclk相同。

通过配置，使读时钟频率Frdclk略低于写时钟频率Fwrclk。这一配置会导致FIFO的写入速度大于读取速度，FIFO内的数据会慢慢增加。

在FIFO将要写满时，将会发出近满信号almost_full。***将根据近满信号almost_full动态切换输出分频器的分频信号，进而改变第一时钟信号CLKout的频率，即读时钟频率Frdclk。使新的读时钟频率Frdclk略高于写时钟频率Fwrclk，进而使FIFO的写入速度小于读取速度，FIFO内的数据会慢慢减少。

在FIFO将要读空时，将会发出近空信号almost_empty。***将根据近空信号almost_empty动态切换输出分频器的分频信号，进而改变第一时钟信号CLKout的频率，即读时钟频率Frdclk。使新的读时钟频率Frdclk低于写时钟频率Fwrclk，进而使FIFO的写入速度大于读取速度。

重复上述动作，可使FIFO在读时钟rdclk动态切换的情况下不会出现写满或读空的状态。

本发明提供了一种用于PLL输出频率动态切换的***，通过对可编辑PLL的输出分频器设置动态切换电路，实现对输出分频器的分频信号的动态切换，使用户在改变可编辑PLL的输出时钟时，不需要复位和重新锁定可编辑PLL；并且有效地避免了在可编辑PLL的输出时钟切换过程中产生的毛刺。

以上的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种用于PLL输出频率动态切换的***，包括由锁相环PLL和输出分频器组成的可编辑PLL，所述可编辑PLL，通过锁相环PLL锁定外部输入的输入时钟信号，锁相环PLL锁定后输出振荡时钟信号，所述振荡时钟信号经输出分频器进行分频，输出第一时钟信号；

其特征在于，还包括动态切换电路；所述动态切换电路包括判断子电路和切换子电路；其中，所述判断子电路用于根据所述第一时钟信号判断外部输入的第一切换信号的有效性；所述切换子电路用于在所述第一切换信号无效时，输出预设的配置分频控制信号；第一切换信号有效性为有效或曾经有效时，输出由外部输入的动态分频控制信号生成的记忆分频控制信号；当所述第一切换信号有效时，所述记忆分频控制信号为动态分频控制信号；当所述第一切换信号曾经有效时，所述记忆分频控制信号为，前一次第一切换信号有效时的动态分频控制信号；

所述输出分频器根据所述配置分频控制信号或记忆分频控制信号输出第一时钟信号。

2.根据权利要求1所述的***，其特征在于，当所述第一切换信号的脉冲宽度大于所述第一时钟信号的一个时钟周期时，判定所述第一切换信号为有效；否则所述第一切换信号为无效。

3.根据权利要求1所述的***，其特征在于，所述第一切换信号的有效性为无效、有效或曾经有效；所述第一切换信号被判定为第一次有效之后，所述有效性为曾经有效；当所述第一切换信号被判定为有效的时间内，所述有效性为有效且不为曾经有效。

4.根据权利要求1所述的***，其特征在于，所述判断子电路包括第一D触发器、第二D触发器和与门；所述第一D触发器根据第一时钟信号将外部输入的第一切换信号从自身Q端输出，并发送给第二D触发器；所述第二D触发器根据第一时钟信号将所述第一D触发器Q端输出信号从自身Q端输出；与门接收第一D触发器和第二D触发器的输出信号，生成第二切换信号，所述第二切换信号用于表示所述第一切换信号的有效性。

5.根据权利要求1所述的***，其特征在于，所述切换子电路包括第三D触发器、第四D触发器和选择器；所述第三D触发器根据第二切换信号将工作电压从自身Q端输出；所述第四D触发器根据第二切换信号将外部输入的动态分频控制信号从自身Q端输出，作为记忆分频控制信号；选择器接收第三D触发器的输出信号作为选择控制信号，选择预设的配置分频控制信号或第四D触发器输出的记忆分频控制信号作为输出信号。