CN1667957B - 用于可编程逻辑的高度可配置pll体系结构、方法及应用其的电路产品 - Google Patents

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Abstract

一种可编程逻辑设备，包括输出具有可编程相位和频率的多个时钟信号的可配置锁相环(PLL)电路。每个输出信号都可编程选择用作外部时钟、内部全局时钟、内部本地时钟或其组合。PLL电路具有可编程的分频，包括提供高度时钟设计灵活性的可编程级联分频及可编程输出信号复用。

Description

用于可编程逻辑的高度可配置PLL体系结构、方法及应用其的电路产品
技术领域
本发明涉及可编程逻辑集成电路设备，更特别地涉及用于可编程逻辑设备的可配置锁相环(PLL)电路。 
背景技术
可编程逻辑集成电路设备是众所周知的，通常包括大量的可编程逻辑块、存储器块和可编程互连资源。逻辑块是用户可编程的，以执行用户期望的各种逻辑功能。存储器块可由用户用于存储及随后输出数据。互连资源是用户可编程的，以便在可编程逻辑设备的输入与逻辑和存储器块的输入之间、逻辑和存储器块的输出与设备的输出之间及逻辑和存储器块的输出与输入之间进行任何广泛的连接。尽管每个逻辑块一般只能执行相对小的逻辑任务，但这种互连使可编程逻辑设备能够执行极其复杂的逻辑功能。 
在可编程逻辑设备上提供PLL电路也是众所周知的。PLL电路产生被连续调整的输出信号，以便维持与输入参考信号恒定的频率和相位关系(因此，PLL电路“锁定”在那个频率与相位关系)。PLL电路可以用来抵消可编程逻辑设备上的时钟信号传播延迟，从一个时钟信号频率(例如，输入时钟信号频率)转换成另一不同的时钟信号频率(例如，要由设备输出的)，而且更通常地是提供一个或多个外部时钟信号、内部全局时钟信号或内部本地/区域性时钟信号。 
但是，已知PLL电路的可配置性一般是有限的。例如，由已知PLL电路产生的输出信号的频率范围可能对于许多使用可编程逻辑设备的应用都太窄。此外，PLL输出的个数与可配置性可能太有限。例如，已知PLL电路可能没有足够的可用于连接到芯片外计时应用的I/O引脚的输出。而且，已知PLL电路可能没有足够的可用于连接到 芯片内全局或本地计时网络的输出。因此，可编程逻辑设备上已知PLL电路的可配置性可能会限制能在该设备上实现的设计数量，从而限制其中否则可使用可编程逻辑设备的应用数量。 
鉴于以上所述，期望能够提供高度可配置的PLL电路，以便增加其中可使用可编程逻辑设备的设计和应用的数量。 
发明内容
根据本发明，可编程逻辑设备装备了高度可配置的锁相环(PLL)电路。本发明的PLL电路输出多个信号，其中每个信号都可编程连接到以下任何一个或全部：一个或多个用作外部(例如，芯片外)时钟的I/O引脚、一个或多个内部(例如，芯片内)全局时钟网络、一个或多个内部本地/区域性时钟网络及其组合。PLL电路相对于输入参考信号执行移相，从而如果期望则每个输出信号都可以具有不同的相位。此外，每个输出信号的频率也可以单独编程。在本发明的其它实施方式中，PLL输出可以可选择的级数可编程地级联，从而提供数量级宽度量级的输出信号频率范围。本发明的其它实施方式中，PLL电路可以接收多个输入信号(例如，从芯片外和/或芯片内源)，从中可编程选出参考信号。 
提供这种时钟信号输出的方法也根据本发明提供。 
有利地，本发明的PLL电路和方法可用于实现很广范围的设计，包括例如频率合成器及零延迟缓冲器。这显著增加了其中可使用可编程逻辑设备的设计和应用的数量。 
附图说明
通过考虑以下具体描述并联系附图，本发明的以上及其它优点将变得显而易见，其中贯穿全文相同的标号都指相同的部分，其中： 
图1是根据本发明的可编程逻辑集成电路设备代表性部分的说明性实施方式的简化方框图； 
图2是根据本发明的PLL电路第一实施方式的简化方框图；
图2a是根据本发明的动态可配置复用器实施方式的简化方框图； 
图3是图2PLL电路一典型部分的更具体但仍是简化的方框图； 
图4是根据本发明的PLL电路另一实施方式的简化方框图； 
图5、5a和5b是说明根据本发明采用以发送和接收模式配置的PLL的可编程逻辑集成电路设备的简化方框图； 
图6是根据本发明用于PLL电路的同步电路的简化方框图； 
图6a是来自图6的信号的时序图； 
图6b是根据本发明图6的同步电路可替换部分的简化方框图； 
图7是根据本发明时钟复用模式的简化方框图； 
图8是根据本发明外部时钟复用模式的简化方框图； 
图9是根据本发明PLL电路级联部分的简化方框图； 
图10是根据本发明可配置时钟缓冲器电路的简化方框图； 
图11是根据本发明的PLL使能电路的简化方框图；及 
图12是采用本发明的说明性***的简化方框图。 
具体实施方式
图1示出了根据本发明的说明性可编程逻辑集成电路设备(PLD)100。PLD100具有一个或多个用于从该设备外部的电路接收一个或多个时钟信号的时钟信号输入引脚102。PLD100还包括多个用于从外部电路接收数据和/或控制信号的输入/输出(“I/O”)引脚104。(在这里，为了方便，除时钟信号以外的所有数据和控制信号都简单地称为数据信号)。来自引脚104的数据信号可以施加到用于临时存储的I/O寄存器106并由那些寄存器输出。施加到引脚102的输入时钟信号可以施加到I/O寄存器106，以控制那些寄存器的操作(尤其是定时)。由寄存器106输出的数据信号施加到PLD100的可编程逻辑108。(作为利用寄存器106的一种可选方式，来自引脚104的数据可以更直接地施加到逻辑108(即，无需首先输入到寄存器106)。)可编程逻辑108还可以从引脚102接收输入时钟信号，而且通常可以由所接收时钟信号的频率确定的速率对来自引脚104和/或寄存器106的输入 数据执行至少一些操作。换句话说，施加到引脚104的一些或全部数据可以利用从引脚102接收的时钟信号同步，而可编程逻辑108可与该时钟信号同步地部分处理该数据。 
根据本发明，施加到引脚102的多个输入时钟信号可以施加到锁相环(“PLL”)电路110。PLL电路110还可以从可编程逻辑108接收内部时钟信号，该信号可能是在PLD100上产生的和/或得自从一个时钟引脚102接收的另一时钟信号。PLL电路110可编程选择一个输入时钟信号作为输入参考信号，并提供多个与输入参考信号具有期望频率关系的修改时钟输出信号。例如，由PLL电路110产生的修改时钟输出信号的频率可能高于和/或低于输入参考信号的频率。由PLL电路110产生的修改时钟信号有利地可以可编程施加到时钟信号输出引脚112、可编程逻辑108和I/O寄存器114中的任何一个或全部。 
可编程逻辑108可以配置成以由PLL电路110产生的一个或多个修改时钟信号所确定的一个或多个速率执行至少一些数据处理。例如，可编程逻辑108可以与由PLL电路110产生的修改时钟信号同步地执行一些数据处理。来自可编程逻辑108的输出数据信号可能通过I/O寄存器114施加到I/O引脚116，其中寄存器114可以可能另一修改时钟信号速率寄存那些在到引脚116途中的数据信号。此外，PLD100可以通过引脚116以可以与施加到输出时钟引脚112的任何修改时钟信号相同或不同的和/或与其同步或不同步的修改时钟信号频率输出数据。 
应当指出，在本发明的其它实施方式中(见例如图10及其以下相关描述)，引脚102和112可以动态用作时钟或数据I/O引脚。 
尽管图1看起来显示了各种电路元件之间的固定互连，但是应当指出，在如PLD100的可编程逻辑设备上，一般有高度可编程性，因此提供了互连资源中的信号路由灵活性。本领域中众所周知的这种互连资源可编程性没有示出，以避免不必要地将图复杂化。因此，并不是图1(或任何随后描述的图中)示出的全部互连都会出现在PLD的所有应用中，和/或图1(或其它图)未示出的其它互连也可能出现在 PLD100的有些应用中。本领域技术人员还应当理解，图1示出的电路元件和互连资源可能只是PLD100上所提供更广泛电路元件和互连资源的一部分。其中可以实现本发明的可编程逻辑设备的例子可以在cliff等的美国专利5,689,195号；cliff等的美国专利5,909,126号及Jefferson等的美国专利6,215,326号中找到，所有这些都在此引入其全部作为参考。 
图2示出了根据本发明PLL电路的一种实施方式。PLL电路210通过输入218接收输入参考信号(不象PLL电路110，在这种实施方式中只接收一个输入信号)。该输入信号施加到预分频分频器220。分频器220用因子N去除输入参考信号的频率，其中N优选地是存储在例如PLD100的可编程功能控制元件中的PLD100的可编程参数。分频器220的输出作为驱动时钟信号施加到相位/频率检测器(PFD)电路222的一个输入。可以是传统式的PFD电路222还接收反馈分频器224的输出信号。PFD电路222产生指示施加到它的两个信号之间相位/频率差的输出信号。(PFD电路222更完整的描述在图3中示出并在以下描述)。PFD电路222的输出信号作为控制信号施加到电压控制振荡器(VCO)226。VCO226产生K1个输出信号(其中K1是整数)，每个输出信号都是通过优选地增加360°/K1的倍数移相的。例如，在一种实施方式中，VCO226可以输出六个信号(即，K1＝6)，其中每个输出信号优选地都是相对于输入参考信号以60°的间隔移相的(例如，60°、120°、180°、240°、300°和360°)。例如，在另一种实施方式中，可以输出八个信号(导致45°的移相增量)。VCO226的输出信号施加到复用器电路228和反馈复用器230。 
复用器230将VCO226的一个输出信号馈送到反馈分频器224。馈送到分频器224的特定VCO226输出信号可以由设计固定、由用户编程，或通过由设计固定或用户编程的控制逻辑在VCO226的输出信号间轮流或交替。分频器224用因子M去除施加到它的信号的频率，以便产生上面提到的到PFD电路222的第二(反馈)输入。因子M优选地是存储在例如PLD100的可编程功能控制元件中的PLD100 的可编程参数。 
复用器电路228接收VCO226的全部K1个输出信号，并可编程地选择哪个信号馈送到后分频分频器电路232。分频器电路232优选地包括多个计数器/分频器电路，在图2所示的实施方式中是六个。应当指出，单独计数器或分频器电路的个数不一定要等于VCO输出信号的个数。复用器电路228优选地是用户可编程的，但也可以可选地固定成向各单独的分频器电路输出例如各个VCO输出信号，假定分频器电路的个数等于VCO输出信号的个数的话。每个单独的分频器电路都用其对应的因子C0-Cn1(其中n1是整数，在图2中等于5)去除施加到它的信号的频率。每个因子C0-Cn1优选地都是存储在例如PLD100的一个或多个可编程功能控制元件中的独立可编程参数。因此，每个因子C0-Cn1都可以不同、相同或是其组合。 
后分频分频器电路232的结果输出信号施加到复用器234、236和238。复用器234、236和238每个都是动态可编程控制的，以便将其任一输入输出到其任一输出。复用器234将选定的信号耦合到多达K2个时钟I/O引脚(CLKOUT；例如，图1的引脚112)。常量K2一般是小于等于K1的整数。例如，如果K1等于8，则K2可以等于6。复用器236将选定的信号耦合到多达K3个全局时钟(GCLK)网络。常量K3一般也是小于等于K1的整数。因此，例如，如果K1等于8，则K3可以等于4。最后，复用器238将选定的信号耦合到多达K4个本地时钟(LCLK)网络。常量K4同样一般是小于等于K1的整数。例如，如果K1等于8，则K4也可以等于8。而且，8可以是用于设计成具有相同计时的两个本地区域的两组相同的四个信号。 
图2a示出了根据本发明可用于每个复用器234、236和238的动态可配置复用器的实施方式。复用器235包括可由用户动态选择的输入的输入组237。有利地，复用器235允许例如PLL输出、时钟引脚或内核信号中的任何一个有选择地被驱动到例如全局(gclk)或本地(lclk)时钟网络上。信号CR_GCLKMUXCTRL和CR_GCLKMUXSEL是用于配置复用器235成为可动态重新配置或固 定(即，非动态可重新配置)的编程位。使能电路239的实施方式在图11中示出并在以下描述。 
有利地，PLL210电路提供高度可配置性。例如，通过适当地对复用器电路228和分频器电路232编程，由电路232产生的六个修改时钟信号可以具有不同的相位和不同的频率、不同的相位和相同的频率、相同的相位和不同的频率或是其组合。而且，在需要的时候，六个修改时钟信号中的每一个都是可编程进行路由的。没有一个是限定或划分到仅特定的电路、I/O引脚或应用。 
图3示出了相位/频率检测器(PFD)电路322的实施方式。PFD电路322一般包括接收输入和反馈时钟信号的相位/频率检测器电路323。根据输入时钟信号的相位是超前还是落后于反馈时钟信号的相位，检测器电路323产生“升”或“降”输出信号脉冲。“升”或“降”信号脉冲的宽度一般由检测器电路323控制成与输入和反馈时钟信号之间的相位差成比例。“升”或“降”信号馈送到电荷泵电路325，该电路提供这些信号到PLD100电源电压与地之间的电平的输出信号电压的转移功能。“升”或“降”信号切换内部电流源以传输电荷，从而在每个时钟周期升高或降低电荷泵的输出信号电压。电荷泵电路325的输出信号施加到平滑用作对关联VCO(例如VCO226)的控制信号的信号的低通滤波器电路327。总的来说，当输入时钟信号的相位超前于反馈时钟信号的相位时，由检测器电路323产生“升”信号。这导致反馈时钟信号频率的提高。相反，当输入时钟信号的相位落后于反馈时钟信号的相位时，检测器电路323产生“降”信号，这造成反馈时钟信号频率的下降。 
图4示出了根据本发明PLL电路的另一实施方式。PLL电路410包括预分频分频器420、相位/频率检测器(PFD)电路422、电压控制振荡器(VCO)426、复用器电路428、反馈复用器430、后分频分频器电路432及复用器434、436和438。这些元件是PLL电路210的对应元件不是完全相同也是类似地操作。应当指出，图4所示的VCO426(8输出)、复用器电路428(6输出)、复用器434(6输 出)、复用器436(4输出)和复用器438(8输出)的输出个数仅仅是说明性的，而且这些元件可配置成或用其它元件代替成具有更多或更少输出。 
PLL电路410有利地具有增强的输入信号选择与同步能力。PLL电路410包括复用器440、442和448、同步电路446、切换电路450及与门452。复用器440和442都从多个时钟输入引脚接收多个输入信号(在这种实施方式中是4；应当指出，可以使用其它个数来自时钟引脚的输入信号)。这些时钟输入引脚优选地是靠近定位的并可用作PLL电路410的匹配参考。这些引脚中任一个都可用于I/O延迟补偿和时钟网络延迟补偿。这些引脚可以由例如存储器接口，如RLDRAM(低延迟动态随机存取存储器)使用。 
复用器440和442还都接收既可以是源自芯片内任何时钟引脚的内部时钟信号也可以由芯片内另一PLL产生的内核输入时钟信号，有利地，如果选择了这种输入，就允许PLL参考时钟信号通过例如PLL级联来自芯片上另一PLL。因此，单个参考时钟可用于驱动多个PLL，而不需要单独的时钟(一般需要各自单独的I/O时钟引脚)驱动各个PLL。这种特征对多PCI接口、多存储器接口及那些遵循已知源同步协议的其中要求利用公共参考时钟的多条发送信道的接口尤其有用。 
图5示出了根据本发明PLD的实施方式，其中内核时钟信号用于驱动遵循源同步协议的多个PLL电路。PLD500包括内核时钟网络554和每个都优选地是LVDS PLL电路的PLL电路510a-h。LVDS(低电压差分发信号)是一种采用非常低的电压和差分发信号的发信号协议，它涉及并行传播的信号对的发送。每个信号通常都是另一个的逻辑互补。即，当一个信号处于高电压时(例如，逻辑1)，则另一个处于低电压(例如，逻辑0)，反之亦然。LVDS PLL电路510a-d运行在发送模式(TX)，而LVDS PLL电路510e-h运行在接收模式(RX)。(应当指出，根据本发明，PLL电路510a-h每个都可以运行在任一种或两种模式)。RX PLL电路510e-h从时钟引脚502接收外部时钟信号并产生芯片内、芯片外或都可以使用的修改时钟信号。TX PLL 电路510a-d每个都接收可以在节点556进入时钟网络554的内核时钟信号。这种内核时钟信号可以由任何时钟引脚或由任何通用或LVDSPLL电路的输出驱动。这种内核时钟信号可以有利地充当LVDS PLL电路510a-d的输入参考信号，然后电路510a-d产生芯片内、芯片外或都可以使用的修改时钟信号。 
图5a进一步说明了运行在接收模式的PLL电路。PLL电路510j从时钟引脚502接收外部时钟。该外部时钟以与在I/O引脚504接收的数据的特定相位关系具有自己的边缘。PLL电路510j产生几个时钟。一个是用于最靠近I/O引脚的寄存器506的输出558的高速时钟。输出560的第二时钟是较低速的。它等于用期望因子去除高速时钟频率。公共期望因子是8，导致输出558时钟频率1/8的时钟频率。该第二时钟路由到第二组寄存器。输出562的第三时钟一般具有与第二时钟相同的频率而且路由到可编程逻辑508中的寄存器。多个寄存器用于每条数据信道，而且寄存器的个数优选地等于期望因子。PLL电路510j有利地关于外部时钟建立并维持输出558、560和562的时钟的相位关系和频率。应当指出，在接收模式，PLL电路510j只使用利用数据发送的参考时钟。因此，因为每个接口都可以有不同的频率相位关系，所以单独的PLL电路用于每个接口。 
图5b进一步说明了运行在发送模式的PLL电路。在发送模式下，源同步信道发送出数据(在I/O引脚516)和TX时钟(在时钟引脚512)。因此，因为在参考信号与TX数据和时钟之间不需要相位关系，所以PLL电路510K可以从任何引脚或内部产生的内核时钟接收参考时钟。如图5所示，如果需要多条信道，则单个内核时钟有利地可以用于驱动多个TX PLL电路。 
返回图4，复用器440和442优选地是用户可编程的，以便选择多个输入信号中的两个馈送到同步电路446。同步电路446确保PLL电路410的启动以同步方式发生。特别地，电路446是要防止会导致PLL电路410错误定时的参考时钟信号的低频干扰。 
图6示出了根据本发明同步电路的实施方式。同步电路646包括 锁存器647和649及与门651和653。锁存器647在输入655接收由复用器440选择的输入信号，而锁存器649在输入657接收由复用器442选择的输入信号。PLL启动信号启动下降边缘的参考时钟，以确保在时钟的下一上升边缘之前允许足够的时间。对应波形在图6a中示出。 
可以***附加寄存器以延迟参考时钟的使能，从而允许部分PLL电路在两个输出信号CLKIN0和CLKIN1开始转换之前使能。这种可替换实施方式在图6b中说明，其中PLL启动信号用于产生先使能计数器/分频器然后是VCO的分级启动顺序。 
返回图4，两个同步电路输出馈送到复用器448和切换电路450。复用器448是用户可编程的，并因此输出两个信号中由用户选择的一个充当输入参考信号。所选择的输入参考信号馈送到还从切换电路450接收输入信号的与门452。在正常运行模式下，切换电路450允许选定的参考信号通过与门452传播到预分频分频器420。切换电路450监视从同步电路446接收的两个输出信号。如果选定的时钟信号由于某种原因停止运行，则切换电路450可以自动使来自同步电路446的另一输出信号用作输入参考信号。这种特征可用于时钟冗余或用于双时钟域应用。而且，切换电路450还可以基于用户控制信号优选地手动控制。例如，这使得用户可以在两个不同频率的输入参考信号之间切换。 
PLL电路410还具有增强的反馈能力，并包括反馈分频器424、扩展频谱计数器458和复用器460。复用器460是可编程的，接收来自复用器430的输出信号和外部反馈信号。通过对复用器460编程以输出外部反馈信号，外部时钟信号可以与输入参考时钟信号一致。这有利地允许用户除去时钟延迟并在设备/芯片之间斜交。扩展频谱计数器458有助于防止可能由来自高频时钟信号的放射噪声引起的破坏的数据和间断性***错误。耦合到分频器420和424的扩展频谱计数器458通过小范围调制时钟频率来实现这个功能。 
PLL电路210和410都有利地在加电时和使用模式中(即，动态) 都是可完全编程的，从而提供高度的灵活性。可编程参数包括粗略和细微的移相、计数器值(即，频率除数)和工作循环。如前面所提到的，分频器电路232和432中的每个计数器/分频器电路都可以连接到包括全局时钟网络、本地时钟网络和外部时钟缓冲器的几个不同的输出源。通过在分频器电路的输出提供这些灵活的复用区域，用户可以有利地以非常灵活的方式配置他们的***。因此，PLL电路210和410可用于产生多个内部时钟参考及提供芯片外参考时钟。有利地，单个分频器电路可用于产生内部参考时钟和外部时钟参考。其它优点包括能够动态切换到多个输入参考信号中的任何一个(在PLL电路410中)及全局或本地时钟中的任何一个。允许用户动态配置本发明的PLL电路避免必须对整个PLD重新编程，这有利地降低了总的***成本。 
图7示出了可与本发明PLL电路一起使用的时钟复用器模式的例子。模式700包括可以是例如PLL电路210或410的两个通用PLL电路710。每条垂直线都可以看作是单个复用器，而每个圆圈代表可以连接到该复用器的信号。CLKPIN#代表标准时钟引脚，而nCLKPIN#代表当输入时钟不是差分信号时可用的附加时钟引脚。GCKDRV#(全局时钟驱动器)和LCKDRV#(本地时钟驱动器)信号为一般逻辑提供了驱动到时钟网络上的一种方式，而不需要首先通过I/O引脚驱动出去然后再通过另一I/O引脚返回时钟网络。这些复用器连接可用于具有高扇出的信号。 
图8示出了可与本发明PLL电路一起使用的用于外部时钟输出的复用器模式的例子。模式800包括输出引脚812和可以是例如PLL电路210或410的通用PLL电路810。来自PLL电路810的任何输出信号都可以路由到任何输出引脚812。extclken#(外部时钟使能)信号有利地允许用户动态同步地使能和禁用时钟引脚。这可以用于实现***掉电能力，以降低功耗。应当指出，偶数编号的输出(即，ECK0、ECK2，...)可以与它们相邻的奇数编号的输出(即，ECK1、ECK3，...)一起用于差分发信号。 
图9示出了复用器电路228/428和分频器电路232/432的可选布 置。级联PLL输出级900有利地允许本发明的PLL电路以数量级可编程分割信号频率。前n-1个分频器932(其中n是分频器的总数)中任一个的输出都可以由复用器电路928适当的复用器可编程选择作为下一分频器932的输入。因此，例如，分频器C0的输出可以用作芯片内的本地时钟和分频器C1的输入。而且，可编程级联不需要从分频器C0的输出开始，也不需要继续到第n个分频器(在这种个实施方式中是分频器C5)。例如，分频器C2的输出可以级联到分频器C3，C3的输出可以级联到分频器C4，而分频器C0、C1和C5的输出可以独立使用。应当指出，每个分频器的VCO/测试时钟输入都代表多个VCO输出信号。 
图10示出了根据本发明可配置时钟缓冲器电路的实施方式。有利地，时钟缓冲器电路1000支持一般I/O功能性及I/O时钟功能和输入与输出能力。缓冲器电路1000包括复用器1062和1064；缓冲器/驱动器1066、1068、1070、1072和1074；及差分缓冲器1076。缓冲器电路1000耦合到I/O时钟引脚1078，而且可以配置成允许引脚1078被PLL电路驱动(从而使它们成为时钟引脚)或者被I/O接口驱动(从而使它们成为一般I/O引脚)。缓冲器电路1000还可以配置成允许一个引脚1078用作PLL外部反馈引脚(从而变成延迟补偿缓冲器)。当缓冲器电路1000双向配置时(允许输入与输出)，PLL电路可以配置成零延迟缓冲器。因为只有要补偿的缓冲器用在这种配置中，所以对于利用延迟元件的已知方法，这是优选的。 
优选地，所有与本发明PLD关联的时钟源(全局时钟、本地时钟和外部时钟)都可以同步使能和禁用。这使得用户可以动态切断或打开他们用于电源管理的设计的各部分。图11示出了根据本发明的同步PLL使能电路。使能电路1100包括锁存器1182、与门1184和时钟驱动器1186。信号ENOUT是在用户控制下用于动态控制时钟的使能和禁用的内核信号。信号ENOUTCTRL是如果用户不使用禁用特征则允许时钟总是使能的编程位。NPST是寄存器预置，它是低电平有效，意味着该输出的低电压信号(例如，逻辑0信号)使输出变高。
应当指出，尽管贯穿所有图都示出了复用器，但它们可选地可以用其它类型的可编程逻辑连接器(PLC)代替。例如，PLC可以是相对简单的可编程连接器，如一个或多个用于将几个输入中的任何一个连接到输出的开关。可选地，每个PLC都可以是能够执行逻辑(例如，通过逻辑结合其几个输入)及进行连接的有些复杂的元件。在后一种情况下，例如，每个PLC都可以是乘积项逻辑，实现如与、与非、非或或非的功能。适于实现PLC的组件例子是EPROM、EEPROM、导通晶体管、发送门、反熔断器、激光熔断器、金属可选链接等。 
还应当指出，具有本发明PLL电路的PLD不限于任何一种技术，而是有利地可以在各种技术中实现。 
如上面所提到的，本发明的PLC(例如，复用器)和分频器电路是可编程的，而它们的可编程参数可以存储在各种类型的可编程、功能控制元件(“FCE”)中(尽管对于特定的实现(例如，熔断器和金属可选链接)，不需要单独的FCE)。FCE可以几种不同方式中的任何一种实现。例如，FCE可以是SRAM、DRAM、先入先出(“FIFO”)存储器、EPROM、EEPROM、功能控制寄存器(例如，在Wahlstrom的美国专利3,473,160中)，铁电体存储器、熔断器、反熔断器等。控制本发明PLC和分频器电路的FCE优选地是以相同的方式可编程的，而且同时图1中的可编程逻辑108被编程。 
尽管本发明的电路有许多可能的应用，但一种说明性应用在图12中示出。数据处理***1200包括可以是集成电路也可以是集成电路芯片的可编程逻辑设备100，该设备包括根据本发明的PLL电路。PLD100可以是域可编程、掩膜可编程或以任何其它方式可编程。它可以是只一次可编程的，或者也可以是可重新编程的。***1200还可以包括一个或多个以下组件：处理器1203；存储器1205；I/O电路1207及***设备1209。这些组件由***总线1211耦合在一起并位于包含在终端用户***1215中的电路板1213上。图12所示各种组件之间和/或与外部电路的通信可以是按照任何期望程度的任何已知类型。 
***1200可以用在很广的应用中，如计算机联网、数据联网、 仪器、视频处理、数字信号处理或任何其它可能期望利用可编程或可重新编程逻辑优点的应用。PLD100可用于执行各种不同的逻辑功能。例如，PLD100可以配置成与处理器1203协同工作的处理器或控制器。PLD100还可以用作仲裁对***1200中共享资源访问的仲裁器。在另一例子中，PLD100可以配置成***1200中处理器1203与另一组件之间的接口。应当指出，***1200仅仅是示例性的，不应当从任何方面认为是限定本发明真正的范围与主旨。 
因此，可以看到提供了输出多个具有可编程相位与频率以便可编程用作外部或内部时钟的信号的高度可配置PLL电路。本领域技术人员应当理解，本发明可以由除所述实施方式以外的方式实践，所述实施方式只是为了说明而不是限制，本发明只能由以下权利要求限制。

Claims (21)

1.一种用于同时产生多个得自一参考信号的时钟信号的方法，所述方法包括：
接收多个输入信号；
利用使能信号同步所述多个输入信号；
选择所述多个输入信号中的一个作为所述参考信号；
产生多个信号从而获得产生的信号，每个信号都具有频率和不同的相位；
根据频率除数的可编程的选择，同时去除所述产生的信号中每一个信号的所述频率以执行分频，从而产生每个都具有频率和相位的输出信号；及
根据可编程的选择复用所述输出信号，使每个时钟信号都可用作芯片外时钟信号、芯片内时钟信号或用作两者。
2.如权利要求1所述的方法，其中每个所述输出信号的所述频率与一个或多个其它所述输出信号不同或相同。
3.如权利要求1所述的方法，其中所述复用包括将一个所述输出信号可编程地耦合到一输出引脚，用作芯片外时钟信号。
4.如权利要求1所述的方法，其中所述复用包括将一个所述输出信号可编程地耦合到全局时钟网络，用作芯片内全局时钟信号，所述全局时钟网络在同一集成电路芯片上，在所述集成电路芯片上执行所述产生多个信号以及所述分频。
5.如权利要求1所述的方法，其中所述复用包括将一个所述输出信号可编程地耦合到时钟网络，用作芯片内本地时钟信号，所述时钟网络只耦合到集成电路芯片上的一部分电路，所述集成电路芯片与在其上执行所述产生多个信号以及所述分频的芯片是相同的。
6.如权利要求5所述的方法，其中所述接收包括：
在其上执行所述产生多个信号以及所述分频的集成电路芯片上产生所述多个输入信号中的一个；及 
通过输入引脚从另一集成电路芯片接收所述多个输入信号中的另一个。
7.一种可编程逻辑设备上的电路，可操作成输出多个具有可编程相位和频率的时钟信号，所述电路包括：
第一分频器电路，可操作成接收输入信号；
相位/频率检测器电路，被耦合以接收所述第一分频器电路的输出并具有第二输入；
电压控制振荡器VCO，被耦合以接收所述相位/频率检测器电路的输出并可操作成输出每个都具有不同相位的多个信号；
反馈分频器电路，被耦合以接收所述VCO输出的多个信号并可操作成向所述相位/频率检测器电路的所述第二输入输出分频信号；
第一复用电路，被耦合以接收所述VCO输出的所述多个信号并可操作成输出从所述VCO输出的所述多个信号选择的多个信号；
多个分频器，每个都耦合到所述第一复用电路，以从所述第一复用电路接收一个所述输出信号并可操作成输出分频信号；及
第二复用电路，被耦合以从所述多个分频器接收每个所述分频信号，所述第二复用电路可操作成向耦合到所述第二复用电路的多个信号导体中的任一个可编程输出每个接收到的分频信号。
8.如权利要求7所述的可编程逻辑设备上的电路，其中所述多个信号导体耦合到时钟输出引脚、全局时钟网络及至少一个本地时钟网络。
9.如权利要求7所述的可编程逻辑设备上的电路，还包括：第三复用电路，被耦合以接收多个输入信号并可操作成向所述第一分频器电路可编程输出所述多个输入信号中的一个，将其作为所述第一分频器电路接收的所述输入信号。
10.如权利要求9所述的可编程逻辑设备上的电路，其中所述第三复用电路包括：同步电路，被耦合以接收使能信号并接收所述多个输入信号中可选择的两个信号，所述同步电路包括由所述使能信号计时的两个锁存器，每个锁存器被耦合以接收所述可选择的两个信号中 的相应的一个并可操作成输出各自的同步信号以获得两个同步信号。
11.如权利要求10所述的可编程逻辑设备上的电路，还包括：切换电路，被耦合成以分别从所述两个锁存器中的每一个接收一个同步信号的方式接收所述两个同步信号，并且如果所述两个同步信号中的一个没有接收到，则可操作成自动输出所述两个同步信号中的另一个。
12.如权利要求7所述的可编程逻辑设备上的电路，其中所述反馈分频器电路包括复用器和可编程分频器电路，所述复用器被耦合以接收所述VCO输出的多个信号并可操作成向所述可编程分频器电路输出所述VCO输出的所述多个信号中的一个，所述可编程分频器电路可操作成向所述相位/频率检测器的所述第二输入输出分频信号。
13.如权利要求7所述的可编程逻辑设备上的电路，其是低电压差分发信号LVDS锁相环电路。
14.如权利要求7所述的可编程逻辑设备上的电路，其是通用锁相环电路。
15.一种集成电路芯片，包括权利要求7的可编程逻辑设备上的电路。
16.一种可编程逻辑设备，包括权利要求7的可编程逻辑设备上的电路。
17.一种印制电路板，包括安装在所述印制电路板上的权利要求7的可编程逻辑设备上的电路。
18.如权利要求17所述的印制电路板，还包括安装在所述印制电路板上的存储器。
19.如权利要求17所述的印制电路板，还包括安装在所述印制电路板上的处理电路。
20.一种***，包括：
处理器；
存储器，耦合到所述处理器；及
权利要求7的可编程逻辑设备上的电路，耦合到所述处理器和所 述存储器中的至少一个。
21.一种数字处理***，包括：
处理器；
存储器；
可编程逻辑设备，包括权利要求7的可编程逻辑设备上的电路；
输入/输出电路；及
***总线，耦合所述处理器、所述存储器、所述可编程逻辑设备及所述输入/输出电路。 
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Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7200769B1 (en) 2001-08-29 2007-04-03 Altera Corporation Self-compensating delay chain for multiple-date-rate interfaces
US7425841B2 (en) 2004-02-14 2008-09-16 Tabula Inc. Configurable circuits, IC's, and systems
US7167025B1 (en) 2004-02-14 2007-01-23 Herman Schmit Non-sequentially configurable IC
US20050186920A1 (en) * 2004-02-19 2005-08-25 Texas Instruments Incorporated Apparatus for and method of noise suppression and dithering to improve resolution quality in a digital RF processor
US7234069B1 (en) 2004-03-12 2007-06-19 Altera Corporation Precise phase shifting using a DLL controlled, multi-stage delay chain
US7126399B1 (en) 2004-05-27 2006-10-24 Altera Corporation Memory interface phase-shift circuitry to support multiple frequency ranges
US7317331B2 (en) 2004-11-08 2008-01-08 Tabula, Inc. Reconfigurable IC that has sections running at different reconfiguration rates
US7330050B2 (en) 2004-11-08 2008-02-12 Tabula, Inc. Storage elements for a configurable IC and method and apparatus for accessing data stored in the storage elements
US7224181B1 (en) * 2004-11-08 2007-05-29 Herman Schmit Clock distribution in a configurable IC
US20060109940A1 (en) * 2004-11-22 2006-05-25 Troy Beukema Timing bias compensation for a data receiver with decision-feedback equalizer
US7236009B1 (en) 2004-12-01 2007-06-26 Andre Rohe Operational time extension
US7199607B2 (en) * 2004-12-22 2007-04-03 Infineon Technologies Ag Pin multiplexing
US7826579B2 (en) * 2005-02-11 2010-11-02 International Business Machines Corporation Method and apparatus for generating synchronization signals for synchronizing multiple chips in a system
US7230869B1 (en) 2005-03-15 2007-06-12 Jason Redgrave Method and apparatus for accessing contents of memory cells
US7826519B1 (en) * 2005-05-23 2010-11-02 Marvell International, Ltd Method and apparatus for providing coherent phase noise in transceivers or similar systems
TWI300653B (en) * 2005-06-22 2008-09-01 Ind Tech Res Inst Clock generator and phase locked loop and clock generation method using the same
US7414429B1 (en) 2005-07-19 2008-08-19 Altera Corporation Integration of high-speed serial interface circuitry into programmable logic device architectures
US7304498B2 (en) * 2005-07-20 2007-12-04 Altera Corporation Clock circuitry for programmable logic devices
US8189729B2 (en) * 2005-08-03 2012-05-29 Altera Corporation Wide range and dynamically reconfigurable clock data recovery architecture
US7812659B1 (en) 2005-08-03 2010-10-12 Altera Corporation Clock signal circuitry for multi-channel data signaling
CN1953332B (zh) * 2005-10-17 2011-01-12 联芯科技有限公司 时钟发生器和使用该时钟发生器的通信终端
US7372297B1 (en) 2005-11-07 2008-05-13 Tabula Inc. Hybrid interconnect/logic circuits enabling efficient replication of a function in several sub-cycles to save logic and routing resources
US7679401B1 (en) 2005-12-01 2010-03-16 Tabula, Inc. User registers implemented with routing circuits in a configurable IC
US7539278B2 (en) * 2005-12-02 2009-05-26 Altera Corporation Programmable transceivers that are able to operate over wide frequency ranges
GB2435725A (en) * 2006-03-03 2007-09-05 Toumaz Technology Ltd Frequency generation circuit
US7669097B1 (en) 2006-03-27 2010-02-23 Tabula, Inc. Configurable IC with error detection and correction circuitry
TW200805373A (en) * 2006-05-19 2008-01-16 Samsung Electronics Co Ltd A multi-port semiconductor device and method thereof
JP4807222B2 (ja) * 2006-10-27 2011-11-02 パナソニック株式会社 Ｌｖｄｓ受信方法および受信装置
JP2008147499A (ja) * 2006-12-12 2008-06-26 Fujitsu Ltd プリント基板
US7495517B1 (en) 2006-12-14 2009-02-24 Altera Corporation Techniques for dynamically adjusting the frequency range of phase-locked loops
US7619451B1 (en) * 2007-02-03 2009-11-17 Altera Corporation Techniques for compensating delays in clock signals on integrated circuits
EP2597776A3 (en) 2007-03-20 2014-08-20 Tabula, Inc. Configurable IC having a routing fabric with storage elements
US8112468B1 (en) 2007-03-22 2012-02-07 Tabula, Inc. Method and apparatus for performing an operation with a plurality of sub-operations in a configurable IC
US7814301B2 (en) * 2007-04-11 2010-10-12 Hewlett-Packard Development Company, L.P. Clock architecture for multi-processor systems
US7821312B1 (en) 2007-04-18 2010-10-26 Altera Corporation Techniques for selecting phases of clock signals
US7532029B1 (en) 2007-04-18 2009-05-12 Altera Corporation Techniques for reconfiguring programmable circuit blocks
US8248101B2 (en) 2007-09-06 2012-08-21 Tabula, Inc. Reading configuration data from internal storage node of configuration storage circuit
US7940132B2 (en) * 2007-09-27 2011-05-10 Freescale Semiconductor, Inc. Clock system and applications thereof
US8863067B1 (en) 2008-02-06 2014-10-14 Tabula, Inc. Sequential delay analysis by placement engines
US8130044B2 (en) * 2008-06-19 2012-03-06 Altera Corporation Phase-locked loop circuitry with multiple voltage-controlled oscillators
US8166435B2 (en) 2008-06-26 2012-04-24 Tabula, Inc. Timing operations in an IC with configurable circuits
US7928782B2 (en) * 2009-01-28 2011-04-19 Micron Technology, Inc. Digital locked loops and methods with configurable operating parameters
US8228102B1 (en) * 2010-03-03 2012-07-24 Altera Corporation Phase-locked loop architecture and clock distribution system
US8406258B1 (en) * 2010-04-01 2013-03-26 Altera Corporation Apparatus and methods for low-jitter transceiver clocking
US8996906B1 (en) 2010-05-13 2015-03-31 Tabula, Inc. Clock management block
US8279761B2 (en) * 2010-05-28 2012-10-02 Altera Corporation Input/output interface for periodic signals
US8686776B2 (en) * 2012-07-24 2014-04-01 International Business Machines Corporation Phase rotator based on voltage referencing
WO2014039817A2 (en) 2012-09-07 2014-03-13 Calhoun Benton H Low power clock source
CN103077694B (zh) * 2012-12-20 2014-12-24 广州视源电子科技股份有限公司 用于去除lvds信号的展频的***及方法
US9000801B1 (en) 2013-02-27 2015-04-07 Tabula, Inc. Implementation of related clocks
WO2014209365A1 (en) * 2013-06-28 2014-12-31 Intel Corporation Clock generation system with dynamic distribution bypass mode
US9225322B2 (en) 2013-12-17 2015-12-29 Micron Technology, Inc. Apparatuses and methods for providing clock signals
US9413364B2 (en) * 2014-07-09 2016-08-09 Intel Corporation Apparatus and method for clock synchronization for inter-die synchronized data transfer
US9819345B2 (en) * 2014-10-02 2017-11-14 Altera Corporation Scalable 2.5D interface architecture
US20160105274A1 (en) * 2014-10-14 2016-04-14 Gain Ics Llc Wireless network throughput system and method
CN104518789A (zh) * 2014-12-30 2015-04-15 西安奇维科技股份有限公司 一种高精度数字频率脉冲输出的方法
CN106294224B (zh) * 2015-05-13 2019-10-25 瑞昱半导体股份有限公司 存储器***及其存储器实体接口电路
CN106356021B (zh) * 2015-07-14 2020-02-14 西安诺瓦星云科技股份有限公司 降低led显示屏电磁干扰的方法和led显示控制卡
JP6917168B2 (ja) * 2016-04-01 2021-08-11 株式会社半導体エネルギー研究所 半導体装置
DE102016006361A1 (de) 2016-05-30 2017-11-30 Dspace Digital Signal Processing And Control Engineering Gmbh Überprüfungsvorrichtung
US11255909B2 (en) 2016-05-30 2022-02-22 Dspace Digital Signal Processing And Control Engineering Gmbh Method for synchronizing a checking apparatus, and a checking apparatus and a composite system comprising at least two checking apparatuses
US10305495B2 (en) * 2016-10-06 2019-05-28 Analog Devices, Inc. Phase control of clock signal based on feedback
CN106444964A (zh) * 2016-10-08 2017-02-22 郑州云海信息技术有限公司 一种用于fpga的时钟***及服务器
CN107222207A (zh) * 2017-06-05 2017-09-29 中国电子科技集团公司第四十研究所 一种1Hz‑1GHz时钟产生电路及方法
US10832716B2 (en) * 2018-12-19 2020-11-10 Marvell Asia Pte, Ltd. Zone self servo writing with synchronized parallel clocks
CN111371455B (zh) * 2019-12-31 2024-04-12 京微齐力(北京)科技有限公司 一种用于pll输出频率动态切换的***
CN112084733B (zh) * 2020-08-14 2024-06-21 深圳天狼芯半导体有限公司 芯片的时钟树布图方法及装置
CN114647598A (zh) * 2020-12-18 2022-06-21 马来西亚瑞天芯私人有限公司 一种时钟***和时钟同步的方法
CN112799329B (zh) * 2021-01-15 2022-03-04 珠海一微半导体股份有限公司 分时钟访问sram的控制***及异构soc芯片

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6687320B1 (en) * 1998-08-26 2004-02-03 Via Technologies, Inc. Phase lock loop (PLL) clock generator with programmable skew and frequency

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3473160A (en) * 1966-10-10 1969-10-14 Stanford Research Inst Electronically controlled microelectronic cellular logic array
US4789996A (en) * 1988-01-28 1988-12-06 Siemens Transmission Systems, Inc. Center frequency high resolution digital phase-lock loop circuit
US5212723A (en) * 1991-08-08 1993-05-18 Macrovision Corp. Burst phase correction system for video descrambling
US5689195A (en) * 1995-05-17 1997-11-18 Altera Corporation Programmable logic array integrated circuit devices
US5539351A (en) * 1994-11-03 1996-07-23 Gilsdorf; Ben Circuit and method for reducing a gate volage of a transmission gate within a charge pump circuit
US5550515A (en) * 1995-01-27 1996-08-27 Opti, Inc. Multiphase clock synthesizer having a plurality of phase shifted inputs to a plurality of phase comparators in a phase locked loop
US5909126A (en) * 1995-05-17 1999-06-01 Altera Corporation Programmable logic array integrated circuit devices with interleaved logic array blocks
JPH10124167A (ja) * 1996-10-17 1998-05-15 Miyagi Oki Denki Kk システムクロック切り換え装置
US6081141A (en) * 1997-11-26 2000-06-27 Intel Corporation Hierarchical clock frequency domains for a semiconductor device
US5986512A (en) * 1997-12-12 1999-11-16 Telefonaktiebolaget L M Ericsson (Publ) Σ-Δ modulator-controlled phase-locked-loop circuit
US6114915A (en) * 1998-11-05 2000-09-05 Altera Corporation Programmable wide-range frequency synthesizer
US6215326B1 (en) * 1998-11-18 2001-04-10 Altera Corporation Programmable logic device architecture with super-regions having logic regions and a memory region
JP4077979B2 (ja) * 1999-05-27 2008-04-23 株式会社日立製作所 半導体集積回路装置
US6580288B1 (en) * 1999-09-09 2003-06-17 International Business Machines Corporation Multi-property microprocessor with no additional logic overhead to shared pins
US6392462B2 (en) * 2000-04-04 2002-05-21 Matsushita Electric Industrial Co., Ltd. Multiphase clock generator and selector circuit
US6665762B2 (en) * 2001-01-03 2003-12-16 Force Computers, Inc. Computer having a plurality of plug-in cards
JP3532861B2 (ja) * 2001-02-06 2004-05-31 松下電器産業株式会社 Ｐｌｌ回路
US6856180B1 (en) * 2001-05-06 2005-02-15 Altera Corporation Programmable loop bandwidth in phase locked loop (PLL) circuit
US6686805B2 (en) 2001-05-25 2004-02-03 Infineon Technologies Ag Ultra low jitter clock generation device and method for storage drive and radio frequency systems
US6720810B1 (en) * 2002-06-14 2004-04-13 Xilinx, Inc. Dual-edge-correcting clock synchronization circuit
US6864752B2 (en) * 2002-11-01 2005-03-08 Broadcom Corporation Configurable voltage controlled oscillator system and method
US7242740B2 (en) * 2003-04-16 2007-07-10 Zarlink Semiconductor Inc. Digital phase-locked loop with master-slave modes
JP4064338B2 (ja) * 2003-12-10 2008-03-19 松下電器産業株式会社 デルタシグマ型分数分周ｐｌｌシンセサイザ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6687320B1 (en) * 1998-08-26 2004-02-03 Via Technologies, Inc. Phase lock loop (PLL) clock generator with programmable skew and frequency

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