JP2005259969A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 簡易な方法で半導体装置にコイルを形成する。
【解決手段】 半導体装置１００は、第一の半導体素子１０２と第二の半導体素子１０４を含む。また、半導体装置１００は、第一の半導体素子１０２に設けられた第一の導体１２ａと、第二の半導体素子１０４に設けられた第二の導体１２ｂとにより構成され、第一の半導体素子１０２に水平な方向を中心軸として巻回されたコイル２０を含む。コイル２０は、第一の半導体素子１０２の電極パッド２２および第一の接続電極２４ａ、ならびに第二の半導体素子１０４の第二の接続電極２４ｂが形成された領域の内側に形成される。
【選択図】 図１

Description

本発明は、コイルを含む半導体装置およびその製造方法に関する。

従来、ＬＳＩパッケージのノイズを抑制するために、半導体チップにインダクタンスを形成する技術が知られている。たとえば、特許文献１には、半導体装置のパッド部分でボンディングワイヤによる接続を遠回りにし、ワイヤ長を長くすることにより、インダクタンスを付加し、これにより回路の安定動作を実現する技術が開示されている。

また、特許文献２には、半導体基板の裏面側から溝を形成し、溝内に金属を充填してコイルを形成する技術が開示されている。

また、特許文献３には、二つの誘電体基板の表面に、それぞれ伝送線路を形成し、これらの伝送線路をパッドを介してフリップチップ実装することで空芯構造を得るインダクタが開示されている。ここで、空芯の径を大きくするために、一方の基板に溝を設け、溝の凹部に伝送線路を形成している。
特開２００３−１５２０１１号公報 特開平６−１２００３６号公報 特開２０００−２５２１２８号公報

しかし、たとえば特許文献１に記載の方法では、インダクタンスを形成するために、空きパッドを経由するボンディングワイヤを別途形成する必要があり、インダクタンス形成のための工程が増えるという課題があった。また、この手法は、半導体チップのパッドとの電気的接続をボンディングワイヤを介して行う場合にしか適用することができず、たとえば複数の半導体チップをフリップチップ接続する形態には適用することができない。

また、たとえば特許文献２に記載の方法では、磁束が半導体装置の面を貫くようにコイルが形成されているため、半導体装置中の配線やシリコン基板との干渉が生じるという問題があった。また、特許文献３に記載の方法では、伝送線路を形成する基板を準備しなければならず、手間がかかるとともに、コイルの形成スペースが大きくなるという問題があった。

本発明は上記事情に鑑みなされたものであって、簡易な方法で半導体装置にコイルを形成する技術を提供することを目的とする。

本発明によれば、基材と、基材上に積層された半導体素子と、を含む半導体装置であって、基材に設けられた第一の導体と、半導体素子に設けられた第二の導体と、により構成され、基材に水平な方向を中心軸として巻回されたコイルを含むことを特徴とする半導体装置が提供される。

ここで、基材は、たとえば半導体素子、またはインターポーザやプリント基板等の配線基板とすることができる。本発明の半導体装置は、複数の半導体素子が積層された構造や、インターポーザ上に半導体素子が積層された構造とすることができる。第一の導体および第二の導体は、それぞれ、複数の導体片が所定形状にパターニングされた構成とすることができる。第一の導体および第二の導体は、半導体素子の電極パッドを構成する材料と同様の材料により構成することができ、たとえばアルミニウムや銅により構成することができる。

このように、本発明によれば、半導体装置の基材と半導体素子とに設けられた導体によりコイルを形成するので、コイル形成のための基板を別途準備する必要がなく、コイルを簡易に形成することができる。また、デッドスペースを利用してコイルを形成することができるので、省スペース化ができる。さらに、コイルの磁束が基材に水平な方向に生じるので、半導体装置に含まれる他の部材との干渉を低減することができる。これにより、コイルの設置場所を考慮することなく他の部材の設計を行うことができ、レイアウトの自由度を高めることができる。

本発明の半導体装置において、第一の導体は基材の一方の面に形成されてよく、第二の導体は半導体素子の素子形成面に形成されてよく、基材の一方の面と半導体素子の素子形成面とが相対向して配置されるとともに、第一の導体および第二の導体が形成された領域とは異なる領域で、フリップチップ接続されてよい。

ここで、基材は半導体素子とすることもでき、この場合、一方の面は、素子形成面とすることができる。このように、フリップチップ接続される基材の一方の面と半導体素子の素子形成面とに形成された導体によりコイルを形成するので、基材と半導体素子とを接続する際に、コイルも同時に形成することができ、コイルを簡易に形成することができる。

本発明の半導体装置において、基材と半導体素子とをフリップチップ接続する材料と同じ材料により構成され、第一の導体と第二の導体とを接続する接続部材をさらに含むことができる。ここで、接続部材は、たとえば半田や金により構成することができる。

本発明の半導体装置において、第一の導体は基材の一方の面に形成されてよく、第二の導体は半導体素子の素子形成面に形成されてよく、基材の一方の面とは反対側の面と半導体素子の素子形成面とが相対向して配置され、第一の導体と第二の導体とは、基材を貫通して設けられた第一の接続部材により接続されてよい。

このような構成とすると、コイルの断面積を大きくすることができ、インダクタンスの大きいコイルを形成することができる。

本発明の半導体装置において、コイルは、基材に水平な方向に中心軸の輪を形成するトロイダル状に形成することができる。

コイルは、基材の水平面内にトロイダル状に形成された構成とすることができる。このような構成とすることにより、コイルの磁束がコイル外部に漏れ出すのを低減することができ、他の部材との干渉を低減することができる。これにより、半導体装置のレイアウトの自由度を高めることができる。本発明によれば、第一の導体および第二の導体のパターニング形状を適宜設定するだけで、このようなトロイダル状のコイルを形成することができる。

本発明の半導体装置は、基材において第一の導体と並置して設けられた第三の導体と、半導体素子において第二の導体と並置して設けられた第四の導体と、により構成され、基材に水平な方向を中心軸として巻回された他のコイルをさらに含むことができ、コイルと、他のコイルとによりトランスを構成することができる。

第三の導体および第四の導体も、第一の導体および第二の導体と同様にして形成することができる。本発明によれば、第三の導体は第一の導体と同時に形成することができ、第四の導体は第二の導体と同時に形成することができる。本発明によれば、二つのコイルにより構成されるトランスを簡易に形成することができる。

本発明の半導体装置において、第一の導体と第二の導体とは、空気よりも透磁率の高い材料により覆われた構成とすることができる。ここで、透磁率の高い材料としては、たとえばフェライト、鉄、ニッケル、コバルト等の磁性材料を用いることができる。このようなコア材料をコイル内に導入することにより、コイルのインダクタンスを大きくすることができる。また、第一の導体と第二の導体をこのような材料で覆うことにより、コイルにより発生した磁界を透磁率の高い材料内に閉じ込めることができ、外部の部材との干渉を低減することができる。これにより、半導体装置のレイアウトの自由度を高めることができる。

本発明の半導体装置は、基材の一方の面に形成された第一の接続電極をさらに含むことができ、第一の導体は、基材の一方の面に形成されるとともに、第一の接続電極と同じ材料により構成され、第一の接続電極と略同じ膜厚を有することができる。

第一の接続電極および第一の導体は、基材の一方の面に形成されたメタル層をパターニングすることにより同時に形成することができる。本発明によれば、コイルを構成する第一の導体を接続電極と同時に形成することができ、簡易にコイルを形成することができる。

本発明の半導体装置は、半導体素子の素子形成面に形成されるとともに、第一の接続電極と電気的に接続される第二の接続電極をさらに含むことができ、第二の導体は、半導体素子の素子形成面に形成されるとともに、第二の接続電極と同じ材料により構成され、第二の接続電極と略同じ膜厚を有することができる。

第二の接続電極および第二の導体は、半導体素子の素子形成面に形成されたメタル層をパターニングすることにより同時に形成することができる。本発明によれば、コイルを構成する第二の導体を接続電極と同時に形成することができ、簡易にコイルを形成することができる。

本発明の半導体装置において、基材は、素子形成面に複数の電極パッドが設けられた半導体素子とすることができ、第一の導体は、素子形成面の複数の電極パッドが設けられた領域とは異なる領域に設けることができる。

ここで、たとえば電極パッドが半導体素子の周辺部に設けられた半導体素子において、第一の導体は半導体素子の中心部に設けることができる。また、たとえば電極パッドが半導体素子の中心部に設けられた半導体素子において、第一の導体は半導体素子の周辺部に設けることができる。このような構成とすることにより、電極パッドが設けられた領域以外のデッドスペースである領域をコイル形成のために活用することができ、コイル形成のために基材を大きくする必要がなく、省スペース化することができる。

本発明によれば、基材の一方の面に第一の導体および第一の接続電極を形成する工程と、半導体素子の一方の面に第二の導体および第二の接続電極を形成する工程と、第一の接続電極と第二の接続電極とを第一の接続部材で接続する工程と、を含み、第一の接続電極と第二の接続電極とを第一の接続部材で接続する工程において、第一の接続電極と第二の接続電極とを第一の接続部材で接続するのと同時に、第一の導体と第二の導体とを第二の接続部材で接続して基材に水平な方向を中心軸として巻回されたコイルを形成することを特徴とする半導体装置の製造方法が提供される。

本発明によれば、基材と半導体素子とを接続電極で接続するのと同時に、コイルを形成することができるので、コイルを形成するための工程を増やすことなく、簡易にコイルを形成することができる。

本発明の半導体装置の製造方法において、第一の導体および第一の接続電極を形成する工程は、基材上に第一のメタル層を形成する工程と、第一のメタル層を、第一の導体および第一の接続電極の形状にパターニングする工程と、を含むことができる。

本発明の製造方法において、第一の導体および第一の接続電極の形状にパターニングする工程において、第一の導体および第一の接続電極とともに、電極パッドの形状もパターニングすることができる。

本発明の半導体装置の製造方法において、第二の導体および第二の接続電極を形成する工程は、半導体素子上に第二のメタル層を形成する工程と、第二のメタル層を、第二の導体および第二の接続電極の形状にパターニングする工程と、を含むことができる。

本発明によれば、接続電極や電極パッドを形成するのと同時に、コイルを構成する導体を形成することができるので、コイルを形成するための工程を増やすことなく、簡易にコイルを形成することができる。

本発明の半導体装置の製造方法において、第一の接続電極と第二の接続電極とを第一の接続部材で接続する工程において、第一の接続電極と第二の接続電極をフリップチップ接続することができる。

本発明によれば、簡易な方法で半導体装置にコイルを形成することができる。

（第一の実施の形態）
本実施の形態において、複数の半導体素子が積層された構造の半導体装置にコイルを形成する例を説明する。
図１は、本実施の形態における半導体装置１００の構成を示す斜視図である。半導体装置１００は、第一の半導体素子１０２と、第一の半導体素子１０２上に積層された第二の半導体素子１０４とを含む。図２は、図１に示した第二の半導体素子１０４を第一の半導体素子１０２に積層する状態を示す斜視図である。図３は、第二の半導体素子１０４を第一の半導体素子１０２に積層する状態を示す側面図である。

第一の半導体素子１０２は、第一の半導体基板１０ａと、第一の半導体基板１０ａ上に配置された複数の電極パッド２２と、複数の第一の接続電極２４ａと、複数の第一の導体１２ａとを含む。第一の半導体素子１０２において、電極パッド２２は、第一の半導体基板１０ａの周辺部に設けられ、電極パッド２２が設けられた領域の内側に第一の接続電極２４ａが設けられる。第一の半導体素子１０２において、第一の導体１２ａは、第一の半導体基板１０ａの中心部に設けられる。複数の第一の導体１２ａは、略等間隔で、略平行に並置されている。第一の導体１２ａは、電極パッド２２や第一の接続電極２４ａと同じ材料により構成することができ、たとえばアルミニウムや銅により構成することができる。

第二の半導体素子１０４は、第二の半導体基板１０ｂ（図１において不図示）と、第二の半導体基板１０ｂ上に配置された複数の第二の接続電極２４ｂおよび複数の第二の導体１２ｂを含む。第二の半導体素子１０４において、第二の接続電極２４ｂは、第二の半導体基板１０ｂの周辺部に設けられ、第二の導体１２ｂは第二の半導体基板１０ｂの中心部に設けられる。複数の第二の導体１２ｂは、略等間隔で、略平行に並置されている。第二の導体１２ｂは、第二の接続電極２４ｂと同じ材料により構成することができ、たとえばアルミニウムや銅により構成することができる。

第一の半導体基板１０ａおよび第二の半導体基板１０ｂは、第一の接続電極２４ａと第二の接続電極２４ｂとが対向するように積層され、各第一の接続電極２４ａと各第二の接続電極２４ｂとの間にはこれらを接続する電極接続部材２６が設けられる。また、各第一の導体１２ａと各第二の導体１２ｂとの間には、これらの一端どうしを接続するコイル線接続部材１８が設けられる。コイル線接続部材１８は、電極接続部材２６と同じ材料により構成することができ、たとえば半田や金により構成することができる。

本実施の形態において、第一の導体１２ａ、コイル線接続部材１８、および第二の導体１２ｂによりコイル２０が形成される。このようにして形成されたコイル２０は、中心軸が第一の半導体素子１０２や第二の半導体素子１０４に平行な方向となるように巻回されている。このため、磁束が面内方向に生じる。これにより、コイル２０と第一の半導体素子１０２や第二の半導体素子１０４内の配線やシリコン材料との干渉を小さくすることができる。そのため、コイル２０による抵抗を低減することができる。ここでは図示していないが、コイル２０は、第一の半導体素子１０２や第二の半導体素子１０４に含まれる配線と電気的に接続される。

図４は、本実施の形態における半導体装置１００を模式的に示した側面図である。図４（ａ）に示すように、本実施の形態における半導体装置１００によれば、複数の半導体素子（第一の半導体素子１０２および第二の半導体素子１０４）間にコイル２０が形成される。これにより、半導体素子のノイズを低減することができる。また、コイル２０は、積層された半導体素子の積層面内に設けられるので、コイル２０を形成するために、第一の半導体素子１０２や第二の半導体素子１０４を大きくする必要がなく、省スペース化することができる。

図４（ｂ）は、半導体装置１００の他の例を示す図である。ここでは、第一の半導体素子１０２の第一の導体１２ａが形成された面とは反対面が第二の半導体素子１０４と相対向するようにしてこれらの半導体素子が積層されている。この場合、第一の導体１２ａと第二の導体１２ｂとは、第一の半導体素子１０２を貫通する貫通電極により接続される。このような構成とすると、コイル２０の断面積を大きくすることができ、インダクタンスの大きなコイル２０を得ることができる。

図５は、図１〜図３で説明した半導体装置１００の製造手順を示す工程断面図である。ここでは、第一の半導体素子１０２を形成する例を説明する。まず、第一の半導体基板１０ａ上にメタル層１１を形成する（図５（ａ））。メタル層１１は、たとえば銅やアルミニウムである。メタル層１１は、スパッタリング、またはＭＯＣＶＤ法（有機金属気相成長）等により形成することができる。その後、既知のリソグラフィ技術およびエッチング技術により、メタル層１１を所定形状にパターニングして第一の導体１２ａ、第一の接続電極２４ａ、および電極パッド２２（図５において不図示）を形成する。つづいて、第一の導体１２ａ、第一の接続電極２４ａ、および電極パッド２２上にＰＳＧ膜１４を形成する（図５（ｂ））。

その後、ＰＳＧ膜１４上に保護層１６を形成する。保護層１６は、たとえば感光性樹脂である。つづいて、既知のリソグラフィ技術およびエッチング技術により、第一の導体１２ａ、第一の接続電極２４ａおよび電極パット２２が形成された領域上の保護層１６およびＰＳＧ膜１４を部分的に除去する（図５（ｃ）および図５（ｄ））。これにより第一の半導体素子１０２が形成される。第二の半導体素子１０４も同様にして形成することができる。

次いで、第一の導体１２ａおよび第一の接続電極２４ａ上にコイル線接続部材１８および電極接続部材２６をそれぞれ形成する（図５（ｅ））。コイル線接続部材１８および電極接続部材２６は、同様の材料により構成される。コイル線接続部材１８および電極接続部材２６は、たとえば半田により構成される。また、コイル線接続部材１８および電極接続部材２６は、略同じ高さに形成される。その後、第二の半導体素子１０４を第一の半導体素子１０２上に積層し、加熱して第一の接続電極２４ａと第二の接続電極２４ｂを電極接続部材２６でフリップチップ接続する。このとき同時に、第一の導体１２ａと第二の導体１２ｂとがコイル線接続部材１８とにより接続される。これにより、半導体装置１００が形成される（図５（ｆ））。

以上のように、本実施の形態における半導体装置１００の製造手順によれば、第一の導体１２ａは、第一の接続電極２４ａおよび電極パッド２２と同時に形成される。また、第二の導体１２ｂは、第二の接続電極２４ｂと同時に形成される。また、コイル線接続部材１８は電極接続部材２６と同時に形成される。さらに、第一の接続電極２４ａと第二の接続電極２４ｂとを電極接続部材２６で接続する際に、第一の導体１２ａと第二の導体１２ｂがコイル線接続部材１８で接続され、これによりコイル２０が形成される。これにより、コイル２０を形成するために新たな工程を増やすことなく、第一の半導体素子１０２と第二の半導体素子１０４との間にコイル２０を形成することができる。また、第一の半導体素子１０２や第二の半導体素子１０４において、電極パッド２２、第一の接続電極２４ａ、および第二の接続電極２４ｂ等が形成されていないデッドスペースにコイル２０を形成することができ、かつ、チップ間の隙間をコイルの空芯が占める空間として利用できるので、省スペース化することができる。

（第二の実施の形態）
図６は、本実施の形態における半導体装置１００の構成を模式的に示す図である。本実施の形態においても、第一の半導体素子１０２および第二の半導体素子１０４は、第一の実施の形態と同様に形成されるが、コイル２０の形状が第一の実施の形態と異なる。本実施の形態において、コイル２０は、第一の半導体素子１０２や第二の半導体素子１０４に水平な方向に中心軸の輪を形成するトロイダル状に形成される。

図示したように、複数の第一の導体１２ａおよび複数の第二の導体１２ｂは、それぞれ、略等間隔で円を描くように形成される。このような形状とすることにより、コイル２０の磁束がコイル２０外部に漏れ出すのを低減することができる。これにより、半導体装置１００に含まれる他の部材や外部の部材との干渉を低減することができる。

第一の実施の形態において図５を参照して説明したような半導体装置１００の製造手順によれば、メタル層１１をパターニングする形状を適宜設定するだけで、このようなトロイダル状のコイル２０を簡易に形成することができる。

（第三の実施の形態）
図７は、本実施の形態における半導体装置１００の構成を模式的に示す図である。本実施の形態において、第一の導体１２ａと第二の導体１２ｂは、空気よりも透磁率の高い磁性材料３２により覆われた構成とされる。このような磁性材料３２としては、たとえば、フェライト、鉄、ニッケル、コバルト等を用いることができる。磁性材料３２として、たとえば、Ｎｉ−Ｚｒフェライト（透磁率６５０、日立金属製）を用いることができる。このような磁性材料３２を第一の導体１２ａと第二の導体１２ｂとの間に導入することにより、コイル２０のインダクタンスを大きくすることができる。また、このような磁性材料３２で第一の導体１２ａおよび第二の導体１２ｂを覆うことにより、コイル２０により発生した磁界を磁性材料３２内に閉じ込めることができ、半導体装置１００に含まれる他の部材や外部の部材との干渉を低減することができる。

（第四の実施の形態）
図８は、本実施の形態における半導体装置１００の構造を模式的に示す図である。本実施の形態において、第一の半導体素子１０２の第一の半導体基板１０ａ上には、複数の第一の導体１２ａとともに複数の第三の導体１３ａが設けられ、第二の半導体素子１０４の第二の半導体基板１０ｂ上には、複数の第二の導体１２ｂとともに複数の第四の導体１３ｂが設けられた点で第一〜第三の実施の形態と異なる。

ここで、複数の第三の導体１３ａは、それぞれ、互いに並置された第一の導体１２ａの間に、これらの第一の導体１２ａに略平行に配置される。また、第四の導体１３ｂは、それぞれ、互いに並置された第二の導体１２ｂの間に、これらの第二の導体１２ｂに略平行に配置される。第一の導体１２ａ、第二の導体１２ｂ、第三の導体１３ａ、および第四の導体１３ｂは、第一の半導体素子１０２と第二の半導体素子１０４を積層する際に、第一の導体１２ａと第二の導体１２ｂがそれぞれコイル線接続部材１８で接続されて一つのコイル２０を形成するとともに、第三の導体１３ａと第四の導体１３ｂがそれぞれコイル線接続部材１８で接続されて別の一つのコイル２０を形成するように配置される。これにより、第一の半導体素子１０２と第二の半導体素子１０４の間に、二つのコイル２０が並行して設けられた構成とすることができ、トランスを構成することができる。このように構成したトランスでは、各々のコイルの空芯が占める空間を共有することができるので、鉄心等を用いずに、一方のコイルで発生した磁界の略全てが他方のコイルを貫くように構成することができ、かつ、トランスを構成するにあたり省スペース化を図ることができる。

第一の実施の形態において図５を参照して説明したような半導体装置１００の製造手順によれば、メタル層１１をパターニングする形状を適宜設定するだけで、このようなトランスを簡易に形成することができる。

（第五の実施の形態）
図９は、本実施の形態における半導体装置１００の構造を模式的に示す図である。図９（ａ）は、第一の半導体素子１０２および第二の半導体素子１０４の上面図、図９（ｂ）は、第一の半導体素子１０２および第二の半導体素子１０４の側面図を示す。

本実施の形態において、第二の半導体素子１０４の第二の半導体基板１０ｂ中にはキャパシタ３０が形成されている。本実施の形態における半導体装置１００は、コイル２０とキャパシタ３０を併せ持った構成とすることができる。これにより、共振器を構成することができる。

以上、本発明を実施の形態および実施例に基づいて説明した。この実施の形態および実施例はあくまで例示であり、種々の変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

図１０は、複数の半導体素子（第一の半導体素子１０２と、第二の半導体素子１０４と、および第三の半導体素子１０５と）を電極接続部材２６を介して積層させた半導体装置１００を模式的に示す側面図である。このように、複数の半導体素子を積層する際に、上下の半導体素子間にそれぞれコイル２０を形成することもできる。

図１１は、第一の半導体素子１０２がインターポーザ１０６と接続部材２７を介してフリップチップ接続された例を示す図である。ここでは、インターポーザ１０６上にコイル２０を構成する複数の導体が設けられる。また、インターポーザ１０６の裏面にはハンダボール１０３が設けられている。図１１（ａ）は、インターポーザ１０６の複数の導体が設けられた面が第一の半導体素子１０２の素子形成面に相対向して配置された構成を示す。このような構成とすると、半導体素子とインターポーザとの間にコイル２０が形成される。これにより、半導体素子のノイズを低減することができる。また、半導体素子とインターポーザとの間の隙間をコイルの空芯が占める空間として利用できるので、省スペース化することができる。

また、図１１（ｂ）は、インターポーザ１０６の複数の導体が設けられた面とは反対の面が第一の半導体素子１０２の素子形成面に相対向して配置された構成を示す。ここで、第一の半導体素子１０２に設けられた導体と、インターポーザ１０６に設けられた導体とは、インターポーザ１０６を貫通する貫通電極により接続される。このような構成とすると、コイル２０の断面積を大きくすることができ、インダクタンスの大きなコイル２０を得ることができる。

本発明の実施の形態における半導体装置１００の構成を示す斜視図である。 第二の半導体素子を第一の半導体素子に積層する状態を示す斜視図である。 第二の半導体素子を第一の半導体素子に積層する状態を示す側面図である。 第二の半導体素子を第一の半導体素子に積層させた半導体装置を模式的に示す側面図である。 半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の構成を模式的に示す図である。 本発明の実施の形態における半導体装置の構成を模式的に示す図である。 本発明の実施の形態における半導体装置の構造を模式的に示す図である。 本発明の実施の形態における半導体装置の構造を模式的に示す図である。 複数の半導体素子を接続部材を介して積層させた半導体装置を模式的に示す側面図である。 半導体素子をインターポーザ上に積層させた半導体装置を模式的に示す側面図である。

符号の説明

１０ａ 第一の半導体基板
１０ｂ 第二の半導体基板
１１ メタル層
１２ａ 第一の導体
１２ｂ 第二の導体
１３ａ 第三の導体
１３ｂ 第四の導体
１４ ＰＳＧ膜
１６ 保護層
１８ コイル線接続部材
２０ コイル
２２ 電極パッド
２４ａ 第一の接続電極
２４ｂ 第二の接続電極
２６ 電極接続部材
３０ キャパシタ
１００ 半導体装置
１０２ 第一の半導体素子
１０４ 第二の半導体素子
１０５ 第三の半導体素子
１０６ インターポーザ

Claims (15)

1. 基材と、前記基材上に積層された半導体素子と、を含む半導体装置であって、
   前記基材に設けられた第一の導体と、前記半導体素子に設けられた第二の導体とにより構成され、前記基材に水平な方向を中心軸として巻回されたコイルを含むことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第一の導体は前記基材の一方の面に形成され、前記第二の導体は前記半導体素子の素子形成面に形成され、
   前記基材の前記一方の面と前記半導体素子の前記素子形成面とが相対向して配置されるとともに、前記第一の導体および前記第二の導体が形成された領域とは異なる領域で、フリップチップ接続されたことを特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   前記基材と前記半導体素子とをフリップチップ接続する材料と同じ材料により構成され、前記第一の導体と前記第二の導体とを接続する接続部材をさらに含むことを特徴とする半導体装置。
4. 請求項１に記載の半導体装置において、
   前記第一の導体は前記基材の一方の面に形成され、前記第二の導体は前記半導体素子の素子形成面に形成され、
   前記基材の前記一方の面とは反対側の面と前記半導体素子の前記素子形成面とが相対向して配置され、前記第一の導体と前記第二の導体とは、前記基材を貫通して設けられた第一の接続部材により接続されたことを特徴とする半導体装置。
5. 請求項１乃至４いずれかに記載の半導体装置において、
   前記コイルは、前記基材に水平な方向に中心軸の輪を形成するトロイダル状に形成されたことを特徴とする半導体装置。
6. 請求項１乃至５いずれかに記載の半導体装置において、
   前記基材において前記第一の導体と並置して設けられた第三の導体と、前記半導体素子において前記第二の導体と並置して設けられた第四の導体と、により構成され、前記基材に水平な方向を中心軸として巻回された他のコイルをさらに含み、
   前記コイルと、前記他のコイルとによりトランスが構成されていることを特徴とする半導体装置。
7. 請求項１乃至６いずれかに記載の半導体装置において、
   前記第一の導体と前記第二の導体とは、空気よりも透磁率の高い材料により覆われたことを特徴とする半導体装置。
8. 請求項１乃至７いずれかに記載の半導体装置において、
   前記基材の一方の面に形成された第一の接続電極をさらに含み、
   前記第一の導体は、前記基材の前記一方の面に形成されるとともに、前記第一の接続電極と同じ材料により構成され、前記第一の接続電極と略同じ膜厚を有することを特徴とする半導体装置。
9. 請求項８に記載の半導体装置において、
   前記半導体素子の素子形成面に形成されるとともに、前記第一の接続電極と電気的に接続される第二の接続電極をさらに含み、
   前記第二の導体は、前記半導体素子の前記素子形成面に形成されるとともに、前記第二の接続電極と同じ材料により構成され、前記第二の接続電極と略同じ膜厚を有すること特徴とする半導体装置。
10. 請求項１乃至９いずれかに記載の半導体装置において、
    前記基材は、素子形成面に複数の電極パッドが設けられた半導体素子であって、
    前記第一の導体は、前記素子形成面の前記複数の電極パッドが設けられた領域とは異なる領域に設けられたことを特徴とする半導体装置。
11. 基材の一方の面に第一の導体および第一の接続電極を形成する工程と、
    半導体素子の一方の面に第二の導体および第二の接続電極を形成する工程と、
    前記第一の接続電極と前記第二の接続電極とを第一の接続部材で接続する工程と、
    を含み、
    前記第一の接続電極と前記第二の接続電極とを前記第一の接続部材で接続する工程において、前記第一の接続電極と前記第二の接続電極とを前記第一の接続部材で接続するのと同時に、前記第一の導体と前記第二の導体とを第二の接続部材で接続して前記基材に水平な方向を中心軸として巻回されたコイルを形成することを特徴とする半導体装置の製造方法。
12. 請求項１１に記載の半導体装置の製造方法において、
    前記第一の導体および前記第一の接続電極を形成する工程は、
    前記基材上に第一のメタル層を形成する工程と、
    前記第一のメタル層を、前記第一の導体および前記第一の接続電極の形状にパターニングする工程と、
    を含むことを特徴とする半導体装置の製造方法。
13. 請求項１２に記載の半導体装置の製造方法において、
    前記第一の導体および前記第一の接続電極の形状にパターニングする工程において、前記第一の導体および前記第一の接続電極とともに、電極パッドの形状もパターニングすることを特徴とする半導体装置の製造方法。
14. 請求項１１乃至１３いずれかに記載の半導体装置の製造方法において、
    前記第二の導体および前記第二の接続電極を形成する工程は、
    前記半導体素子上に第二のメタル層を形成する工程と、
    前記第二のメタル層を、前記第二の導体および前記第二の接続電極の形状にパターニングする工程と、
    を含むことを特徴とする半導体装置の製造方法。
15. 請求項１１乃至１４いずれかに記載の半導体装置の製造方法において、
    前記第一の接続電極と前記第二の接続電極とを第一の接続部材で接続する工程において、前記第一の接続電極と前記第二の接続電極をフリップチップ接続することを特徴とする半導体装置の製造方法。
    
    
    

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