JP2005251820A - ヘテロ接合型電界効果トランジスタ - Google Patents
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Abstract
【課題】プレーナドーピングによる急峻なポテンシャル分布を維持し、チャネル層電子移動度の低下や、ゲートリーク電流の増大等の、デバイス特性の劣化が抑制されたヘテロ接合型電界効果トランジスタを提供する。
【解決手段】半絶縁性基板上に形成された化合物半導体エピタキシャル積層膜を構成要素とするヘテロ接合型電界効果トランジスタであって、プレーナドープ層であるキャリア供給層103と107が、それぞれ、スペーサー層104と106を介してチャネル層105の上下に存在し、プレーナドープ層中のドーパントのシート濃度が、チャネル層にキャリアを供給する下限濃度以上であり、チャネル層にドーパントが拡散しない上限濃度以下であるヘテロ接合型電界効果トランジスタを構成する。
【選択図】図1
【解決手段】半絶縁性基板上に形成された化合物半導体エピタキシャル積層膜を構成要素とするヘテロ接合型電界効果トランジスタであって、プレーナドープ層であるキャリア供給層103と107が、それぞれ、スペーサー層104と106を介してチャネル層105の上下に存在し、プレーナドープ層中のドーパントのシート濃度が、チャネル層にキャリアを供給する下限濃度以上であり、チャネル層にドーパントが拡散しない上限濃度以下であるヘテロ接合型電界効果トランジスタを構成する。
【選択図】図1
Description
本発明は、ヘテロ接合型電界効果トランジスタに関し、特に、半絶縁性基板上に複数の化合物半導体エピタキシャル膜を積層して形成したヘテロ接合型電界効果トランジスタに関する。
InP基板上に積層した化合物半導体エピタキシャル膜からなるヘテロ接合型電界効果トランジスタ(Heterojunction Field Effect Transistor:HFET)は、高周波低雑音デバイスとして優れた特性を示すことから注目されている。その層構造の例として、下記特許文献1に記載されている構造を、図6を参照して説明する。
図6に示したように、この構造は、InPからなる基板201上にアンドープのInAlAsからなるバッファー層202が形成され、その上にアンドープのInGaAsからなるチャネル層203が形成されている。
チャネル層203の上には、アンドープのInAlAsからなるスペーサー層204が形成されており、このInAlAsスペーサー層204の上には、n型のキャリアが発生するように、Siが面状に添加されたプレーナドープ(デルタドープとも呼ぶ)層(キャリア供給層でもある)205が形成されており、その上にアンドープのInAlAsからなる障壁層206とアンドープのInPからなるエッチング停止層207との積層構造からなるショットキー接合形成層が形成されている。
このInPからなるエッチング停止層207は、ゲート電極209が形成される前に、リセスエッチングによってn−InGaAsからなるコンタクト層208の一部を除去して開口部を形成する際に、エッチングを停止させて、直下のInAlAs層206がエッチングされるのを防止する機能を有しており、リセスエッチング停止層と呼ばれる。
通常、所望の閾値電圧(Vth)を得るために、プレーナドープ層205へのSiのドーピング濃度によって、チャネル層203に生じるシートキャリア密度(Ns)を制御する。
必要なドーピング濃度は、チャネル層203、スペーサー層204、ショットキー接合形成層(206と207との積層)の厚さにも依存するが、一般的なプレーナドープ層205へのドーピング濃度としては、非特許文献1が示すように、1〜2×1013cm−2、あるいはそれ以上のドーピング濃度が用いられている。
例えば、典型的なデバイス層構造の例として、バッファー層202の厚さが200nm、チャネル層203の厚さが15nm、スペーサー層204の厚さが3nm、ショットキー接合形成層を構成する障壁層206およびエッチング停止層207の厚さが6nmおよび5nmの場合、実用的なNsとして、約2〜3×1012cm−2を得ようとする場合、プレーナドープ層205へのドーピング濃度として、約6×1012cm−2〜1×1013cm−2のSiドナー濃度が必要となる。
前記プレーナドープ層205は、理想的には1原子層以内の厚さ、つまり1層の結晶格子面内にドーパント原子が存在していることが望ましい。しかしながら、非特許文献2にあるように、実際には結晶成長中の熱拡散や表面偏析によってプレーナドープ層のドーパント原子は、基板側および結晶表面側に広がりを持つ。非特許文献3にあるように、このドーパント原子が基板側、つまりチャネル層側に広がると、チャネル層を走行する電子がドーパント原子によって散乱されやすくなり、チャネル層の電子移動度が低下してしまう。また、ドーパント原子が結晶表面側、つまりショットキー接合形成層側に広がると、ゲートリーク電流が増加し、デバイス特性を劣化させる。そのため、良好なデバイス特性を得るためには、可能な限り分布幅の狭い急峻なドーピングプロファイルを実現する必要がある。
原料ガスの基板表面での分解が必要でない分子線エピタキシー法(MBE)法と比べて、比較的高温での結晶成長が必要な有機金属気相成長法(MOVPE法)の場合、プレーナドープ層が受ける結晶成長中の熱履歴の影響は大きくなる。特に、HFET構造上に他のデバイス層を成長するために、プレーナドープ層が長時問かつ高温の熱履歴を経る場合、Siドーパント原子の拡散は無視できない量となり、チャネル層内の電子移動度の低下や、ゲートリーク電流の増加が起こりうる。
近年、非特許文献4のようなHFETと共鳴トンネルダイオードフォトダイオードやショットキーダイオード等を積層したモノリシック集積素子の開発が進展している。これらの複合デバイスを作製するためには、HFET層構造の上層に、他の素子構造からなる厚い積層膜を成長することが不可欠となる。この場合、プレーナドープ層は、高温かつ長時間の熱履歴を経るため、ドーパント原子の拡散の影響が避けられない。高濃度のプレーナドープ層を有するHFETを用いて、本来の素子特性を維持しながら前記のようなモノリシック集積素子を作製するためには、熱履歴の影響を低減するために、上層積層膜の厚さや構造等が制限され、素子設計の自由度が狭まることになる。
本発明は上記の問題に鑑みてなされたものであり、本発明が解決しようとする課題は、HFET構造およびHFETと他デバイスの積層によるモノリシック集積デバイス構造において、Siプレーナドープ層が結晶成長中に受ける熱履歴によってSiのドーピングプロファイルが広がり、それによるチャネル層電子移動度の低下や、ゲートリーク電流の増大等の、デバイス特性の劣化を防止することにある。
すなわち、本発明の目的は、プレーナドーピングによる急峻なポテンシャル分布を維持し、チャネル層電子移動度の低下や、ゲートリーク電流の増大等の、デバイス特性の劣化が抑制されたヘテロ接合型電界効果トランジスタを提供することにある。特に、InAlAsをキャリア供給層として用いて作製するヘテロ構造変調ドープ電界効果トランジスタは、本発明の好適な適用対象となる。
本発明においては、上記目的を達成するために、請求項1に記載のように、
半絶縁性基板上に形成された化合物半導体エピタキシャル積層膜を構成要素とするヘテロ接合型電界効果トランジスタであって、前記化合物半導体エピタキシャル積層膜が、前記半絶縁性基板上に、順次、バッファー層、第一のキャリア供給層、第一のスペーサー層、チャネル層、第二のスペーサー層、第二のキャリア供給層およびショットキー接合形成層を積層してなり、前記ショットキー接合形成層上にゲート電極、ソース電極およびドレイン電極が形成され、前記第一および第二のキャリア供給層はプレーナドープ層であり、かつ該プレーナドープ層中のドーパントのシート濃度が、前記チャネル層にキャリアを供給可能な下限濃度以上であり、前記チャネル層ヘのドーパント拡散が生じない上限濃度以下であることを特徴とするヘテロ接合型電界効果トランジスタを構成する。
半絶縁性基板上に形成された化合物半導体エピタキシャル積層膜を構成要素とするヘテロ接合型電界効果トランジスタであって、前記化合物半導体エピタキシャル積層膜が、前記半絶縁性基板上に、順次、バッファー層、第一のキャリア供給層、第一のスペーサー層、チャネル層、第二のスペーサー層、第二のキャリア供給層およびショットキー接合形成層を積層してなり、前記ショットキー接合形成層上にゲート電極、ソース電極およびドレイン電極が形成され、前記第一および第二のキャリア供給層はプレーナドープ層であり、かつ該プレーナドープ層中のドーパントのシート濃度が、前記チャネル層にキャリアを供給可能な下限濃度以上であり、前記チャネル層ヘのドーパント拡散が生じない上限濃度以下であることを特徴とするヘテロ接合型電界効果トランジスタを構成する。
また、本発明においては、請求項2に記載のように、
請求項1に記載のヘテロ電界効果型トランジスタおいて、前記半絶縁性基板がInPからなり、前記バッファー層、第一のスペーサー層および第二のスペーサー層、ならびに、前記ショットキー接合形成層の構成要素であり前記第二のキャリァ供給層と接する障壁層がInAlAsからなり、前記チャネル層がInGaAsからなることを特徴とするヘテロ電界効果型トランジスタを構成する。
請求項1に記載のヘテロ電界効果型トランジスタおいて、前記半絶縁性基板がInPからなり、前記バッファー層、第一のスペーサー層および第二のスペーサー層、ならびに、前記ショットキー接合形成層の構成要素であり前記第二のキャリァ供給層と接する障壁層がInAlAsからなり、前記チャネル層がInGaAsからなることを特徴とするヘテロ電界効果型トランジスタを構成する。
また、本発明においては、請求項3に記載のように、
請求項1または2に記載のヘテロ電界効果型トランジスタにおいて、前記プレーナドープ層であるキャリア供給層へのドーパント原子がSiであることを特徴とするヘテロ接合型電界効果トランジスタを構成する。
請求項1または2に記載のヘテロ電界効果型トランジスタにおいて、前記プレーナドープ層であるキャリア供給層へのドーパント原子がSiであることを特徴とするヘテロ接合型電界効果トランジスタを構成する。
また、本発明においては、請求項4に記載のように、
請求項3に記載のヘテロ電界効果型トランジスタにおいて、前記プレーナドープ層であるキャリア供給層のドーパント原子であるSiのシート濃度が1×1012cm−2以上、5×1012cm−2以下であることを特徴とするヘテロ接合型電界効果トランジスタを構成する。
請求項3に記載のヘテロ電界効果型トランジスタにおいて、前記プレーナドープ層であるキャリア供給層のドーパント原子であるSiのシート濃度が1×1012cm−2以上、5×1012cm−2以下であることを特徴とするヘテロ接合型電界効果トランジスタを構成する。
本発明の実施により、プレーナドーピングによる急峻なポテンシャル分布を維持し、チャネル層電子移動度の低下や、ゲートリーク電流の増大等の、デバイス特性の劣化が抑制された電界効果トランジスタを提供することが可能となる。
請求項1に係る発明の実施の形態を図1に示す。本発明の電界効果トランジスタは、図1に示す通り、半絶縁性基板101上に積層された、化合物エピタキシャル膜からなるバッファー層102、第一のキャリア供給層103、第一のスペーサー層104、チヤネル層105、第二のスペーサー層106、第二のキャリア供給層107、障壁層108とエッチング停止層109とから構成されるショットキー接合形成層、コンタクト層110、当該ショットキー接合形成層上の所定部分に形成されたゲート電極111、ソース電極112、ドレイン電極113からなり、
キャリア供給層103と107が、それぞれスペーサー層104と106を介してチャネル層の上下に存在し、かつキャリァ供給層103と107はプレーナドープ層(ドーパントの厚さ方向濃度分布が極めて狭い範囲に限定されているドープ層)からなり、かつプレーナドープ層のドーパントのシート濃度が、チャネル層にキャリアを供給する下限濃度以上であり、チャネル層にドーパントが拡散しない上限濃度以下とするものである。なお、ソース電極112とドレイン電極113は、それぞれ、相異なるコンタクト層110を介してエッチング停止層109に接続している。
キャリア供給層103と107が、それぞれスペーサー層104と106を介してチャネル層の上下に存在し、かつキャリァ供給層103と107はプレーナドープ層(ドーパントの厚さ方向濃度分布が極めて狭い範囲に限定されているドープ層)からなり、かつプレーナドープ層のドーパントのシート濃度が、チャネル層にキャリアを供給する下限濃度以上であり、チャネル層にドーパントが拡散しない上限濃度以下とするものである。なお、ソース電極112とドレイン電極113は、それぞれ、相異なるコンタクト層110を介してエッチング停止層109に接続している。
また、請求項2に係る発明の実施の形態においては、図1において、半絶縁性基板101はInPからなり、バッファー層102、第一のスペーサー層104、第二のスペーサー層106および障壁層108をInAlAsとし、チャネル層105はInGaAsとする。
また、請求項3に係る発明の実施の形態においては、第一のキャリア供給層103および第二のキャリア供給層107へのドーパントはSiとする。
また、請求項4に係る発明の実施の形態においては、第一のキャリア供給層103および第二のキャリア供給層107へのドーパントであるSiのシート濃度は、1×1012cm−2以上、5×1012cm−2以下とするものである。
本発明では、HFET構造において、キャリア供給層はスペーサー層を介してチャネル層の上下に形成される二つのプレーナドープ層であり、かつ一層あたりのドーパントの濃度が、チャネル層にキャリアを供給できる下限濃度以上であり、かつ、チャネル層ヘのドーパントの拡散が起きない上限濃度以以下であるでことを特徴とする。これによって、チャネル層に十分なシート濃度の電子を生じさせると同時に、結晶成長中の熱履歴の影響を低減し、急峻なドーピングプロファイルを維持することが出来る。さらに、HFET層上に他のデバイス構造を形成するために長時間かつ高温の熱履歴を経る場合において、HFETの電気特性の劣化を抑制させることが可能となる。
以下、本発明の実施例を図面に基づいて説明する。
図2と図3は、InAlAsにSiをプレーナドープした試料に対して、アルシン雰囲気中630℃および590℃で2時間の熱処理を施した前後のSi濃度の深さ方向プロファイルを示している。図2はシート濃度1.1×1013cm−2のSiをプレーナドープした試料中のドーピングプロファイルを示し、図3はシート濃度3.3×1012cm−2のSiをプレーナドープした試料中のドーピングプロファイルを示している。この熱処理条件は、モノリシック集積素子の作製を目的として、MOVPE法等によって、HFET層上に他のデバイス層を形成する際に、実際にHFET層内のプレーナドープ層が経る典型的な温度、時間についての熱履歴条件である。
図2の試料では、プレーナドープ層のSi原子の分布が前記熱処理によって顕著に広がっていることがわかる。一方、図3の試料では、熱処理によるSiのドーピングプロファイルの変化がほとんどない。このように、ドーピング濃度が低いほどSiの拡散定数が小さくなることがわかる。このようなInAlAs中にプレーナドープしたSi原子の拡散挙動のドーピング濃度依存性は、本発明者らが実験的に初めて明らかにしたものであり、本発明は、この新しい知見に基づいてなされたものである。
通常用いられているInP基板上に形成されるHFET構造では、図6の205に相当するキャリア供給層にプレーナドープされるSi原子の濃度は、前記の通り、1〜2×1013cm−2である。この濃度では、熱処理温度630℃、2時間の処理を施した場合、図2の結果の解析より、Si原子の拡散定数が約1×10−17cm2/sと見積もられ、拡散長は約3nmとなる。これは通常用いられているスペーサー層の厚さと同程度である。つまり、このようなHFET構造においては、同条件の熱処理によって、キャリァ供給層のSi原子がチャネル層側に拡散し、移動度の低下を起こしうることを示している。
一方、図3に示したように、プレーナドープ層のSiのシート濃度が、3×1012cm−2前後であるならば、ドーピングプロファイルの変化はほとんと無く、HFET構造にこれを適用した場合でも、電気特性に影響を与えないと考えられる。同様の実験を系統的に行った結果、Siのシート濃度が、5×1012cm−2以下であるならば、ドーピングプロファイルは熱処理によってほとんど変化しないことを本発明者らは確認した。
次に、図6に示したバッファー層202の厚さが200nm、チャネル層203の厚さが15nm、スペーサー層204の厚さが3nm、ショットキー接合形成層を構成する障壁層206およびエッチング停止層207の厚さが6nmおよび5nmであるHFET構造を有する試料に対して、熱処理温度を変え、前記実験と同様のアルシン雰囲気での熱処理を行い、熱処理によるチャネル層中電子の移動度の変化を見た。その結果を図4に示す。Siのシート濃度が、5×1012cm−2以下であれば、590℃から630℃までの温度範囲において、熱処理による移動度の低下が起きないことがわかる。このように、プレーナドープ層へのシートドーピング濃度を制限すれば、HFET構造の電気特性の熱履歴による劣化を抑制することができる。
ただし、前記図6の層構造でSiのシート濃度を5×1012cm−2以下とした場合、シートドーピング濃度自体が低いため、チャネル層の電子濃度はその分だけ低くなる。そこで、実用的な濃度の電子をチャネル層に生じさせるために、図1に示したように、Siのシート濃度を1×1012cm−2以上、5×1012cm−2以下としたプレーナドープ層からなる二つのキャリア供給層103および107を形成する。これによって、デバイス動作が可能な濃度のキャリアをチャネル層に生じさせることができる。
図5に、前記実験と同様のアルシン雰囲気中での熱処理前後のチャネル層中電子の移動度の変化を示す。図1に示したバッファー層102の厚さが200nm、第一のスペーサー層104の厚さが3nm、チャネル層105の厚さが15nm、第二のスペーサー層106の厚さが3nm、ショットキー接合形成層を構成する
障壁層108およびエッチング停止層109の厚さが6nmおよび5nmであり、Siのシート濃度が5×1012cm−2であるプレーナドープ層からなる二つのキャリア供給層を有するHFET構造の場合と、図6に示したバッファー層202の厚さが200nm、チャネル層203の厚さが15nm、スペーサー層204の厚さが3nm、ショットキー接合形成層を構成する障壁層206およびエッチング停止層207の厚さが6nmおよび5mnであり、Siのシート濃度が1×1013cm−2である単一のプレーナドープ層からなるキャリア供給層を有するHFET構造の場合の一例(図4におけるものと同じ)を比較して示す。前者の場合は移動度の低下は見られないが、後者の移動度は熱処理によって顕著に低下することがわかる。これは、前記の通り、低いドーピング濃度を有するキャリア供給層の適用によって、Siドーパント原子の拡散が抑制されていることが原因と考えられる。
障壁層108およびエッチング停止層109の厚さが6nmおよび5nmであり、Siのシート濃度が5×1012cm−2であるプレーナドープ層からなる二つのキャリア供給層を有するHFET構造の場合と、図6に示したバッファー層202の厚さが200nm、チャネル層203の厚さが15nm、スペーサー層204の厚さが3nm、ショットキー接合形成層を構成する障壁層206およびエッチング停止層207の厚さが6nmおよび5mnであり、Siのシート濃度が1×1013cm−2である単一のプレーナドープ層からなるキャリア供給層を有するHFET構造の場合の一例(図4におけるものと同じ)を比較して示す。前者の場合は移動度の低下は見られないが、後者の移動度は熱処理によって顕著に低下することがわかる。これは、前記の通り、低いドーピング濃度を有するキャリア供給層の適用によって、Siドーパント原子の拡散が抑制されていることが原因と考えられる。
なお、図1の層構成において、良好な素子特性を確保するために、チャネル層105の厚さを15nmとし、スペーサー層104と106の厚さを3nmとするのが適当であるが、チャネル層105の厚さは10nm以上30nm以下、スペーサー層104と106の厚さが1nm以上5nm以下であっても、本発明の効果を得ることができることを本発明者らは確認している。
InP基板上に形成するHFET構造の熱的安定性を向上させるためには、非特許文献3にあるように、キャリア供給層の材料としてInAlPまたはInPを用いる方法も挙げられる。しかしながら、P系の材料を前記HFET構造に挿入する場合は、結晶成長においてV族原料ガス供給の切替など、結晶成長シークェンスが煩雑となる。また、キャリア供給層もエッチング停止層として作用してしまうために、デバイスの作製において、エッチングによるメサ形成手順が煩雑となってしまう。一方、本発明においては、キャリア供給層の形成のために、V族原料ガスの切替は不要であり、簡便な結晶成長シークエンスで層構造を形成する事が可能である。また、デバイス作製におけるエッチングにおいても、工程を複雑にすることはない。
また、従来の層構造では、HFETの素子特性を劣化することなくモノリシック集積素子を作製するために、熱履歴の影響を低減する必要があった。つまり、HFET上に形成する素子構造を薄くする、あるいは成長速度を高めることによって成長時問を短くしたり、成長温度を下げる等の制限が生じた。素子構造の薄層化は構造の設計自由度を低滅させる。成長速度や成長温度を変更することは結晶品質の劣化を生じる可能性がある。本発明では、このような弊害を排除することが可能となる。
以上説明したように、本発明によれば、InP基板上に形成するHFETにおいて、低濃度のプレーナドープ層からなる二つのキャリア供給層を用いることによって、結晶成長中の熱履歴によるドーパント原子の拡散を抑制し、HFETの電気特性の劣化を防止することができる。これによって、HFET構造と他のデバイス構造の積層によるモノリシック集積素子を自由に作製することが可能となる。
なお、上記実施例においては、半絶縁性基板101がInPからなり、バッファー層102、第一のスペーサー層104、第二のスペーサー層106および障壁層108がInAlAsからなり、チャネル層105がInGaAsからなる場合について説明したが、本発明はこれに限定されるものではない。
101…半絶縁性基板、102…バッファー層、103…第一のキャリア供給層、104…第一のスペーサー層、105…チヤネル層、106…第二のスペーサー層、107…第二のキャリア供給層、108…障壁層、109…エッチング停止層、110…コンタクト層、111…ゲート電極、112…ソース電極、113…ドレイン電極、201…InP基板、202…バッファー層、203…チャネル層、204…スペーサー層、205…プレーナドープ層、206…障壁層、207…エッチング停止層、208…コンタクト層、209…ゲート電極、210…ソース電極、211…ドレイン電極。
Claims (4)
- 半絶縁性基板上に形成された化合物半導体エピタキシャル積層膜を構成要素とするヘテロ接合型電界効果トランジスタであって、前記化合物半導体エピタキシャル積層膜が、前記半絶縁性基板上に、順次、バッファー層、第一のキャリア供給層、第一のスペーサー層、チャネル層、第二のスペーサー層、第二のキャリア供給層およびショットキー接合形成層を積層してなり、前記ショットキー接合形成層上にゲート電極、ソース電極およびドレイン電極が形成され、前記第一および第二のキャリア供給層はプレーナドープ層であり、かつ該プレーナドープ層中のドーパントのシート濃度が、前記チャネル層にキャリアを供給可能な下限濃度以上であり、前記チャネル層ヘのドーパント拡散が生じない上限濃度以下であることを特徴とするヘテロ接合型電界効果トランジスタ。
- 請求項1に記載のヘテロ電界効果型トランジスタおいて、前記半絶縁性基板がInPからなり、前記バッファー層、第一のスペーサー層および第二のスペーサー層、ならびに、前記ショットキー接合形成層の構成要素であり前記第二のキャリァ供給層と接する障壁層がInAlAsからなり、前記チャネル層がInGaAsからなることを特徴とするヘテロ電界効果型トランジスタ。
- 請求項1または2に記載のヘテロ電界効果型トランジスタにおいて、前記プレーナドープ層であるキャリア供給層へのドーパント原子がSiであることを特徴とするヘテロ接合型電界効果トランジスタ。
- 請求項3に記載のヘテロ電界効果型トランジスタにおいて、前記プレーナドープ層であるキャリア供給層のドーパント原子であるSiのシート濃度が1×1012cm−2以上、5×1012cm−2以下であることを特徴とするヘテロ接合型電界効果トランジスタ。
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