KR102543619B1 - 금속 산화물 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 금속 산화물 반도체 소자 및 이의 제조 방법에 관한 것으로, 기판, 기판 상에 형성되고, 버퍼층, 채널층, 스페이서층 및 배리어층을 포함하는 에피택셜 박막 구조물, 배리어층과 소스/드레인 전극 사이에 개재된 오믹 콘택층, 및 배리어층과 게이트 전극 사이에 개재되고, Al을 포함하는 반도체층을 산화시켜 형성된 게이트 산화막을 포함한다.
Description
본 발명은 금속 산화물 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 AlxGa1-xAs층을 선택적으로 산화시켜 게이트 산화막을 형성할 수 있는 금속 산화물 반도체 소자 및 그 제조 방법에 관한 것이다.
Ⅲ-Ⅴ족 화합물 반도체를 활용하는 전자 디바이스는 전자 이동도가 높기 때문에 초고속 및 더 높은 주파수에서 동작하는 능력과 같은 특징을 이용하여 초고속 트랜지스터에 활발하게 적용되었고, 최근에는, 저전력 소비의 이점으로 인해 휴대 전화와 같은 고주파 통신 기기의 다양한 주요 부품으로 사용되고 있다.
이러한 초고속 트랜지스터로 고전자 이동도 전계 효과 트랜지스터(High Electron Mobility Transistor, 이하 HEMT)를 포함할 수 있다. HEMT는 전자를 공급하는 전자 공급층 및 전자가 이동하는 채널층으로 이루어진 헤테로 구조를 채용하는 것을 주요 특징으로 하며, 이들 층들은 상이한 재료로 이루어진다.
한편, 일반적인 HEMT는 쇼트키 배리어(Schottky barrier)에 게이트(Gate)를 형성하나, 최근 금속 산화물(Metal-oxide-semiconductor) 구조에 게이트를 형성하는 금속 산화물 반도체(Metal-Oxide-Semiconductor, 이하 MOS)형 HEMT가 제안되고 있다. HEMT의 경우 고주파 동작을 위해서는 게이트 길이(Gate length)를 줄여야 한다. 이때, InAlAs 배리어(Barrier) 또한 얇아져야 하며, 이는 게이트를 통하여 채널로 누설전류(Leakage current)를 증가시키는 요인으로 작용한다. 이러한 게이트 누설전류는 HEMT의 효율성과 내구성을 저하시킨다. 그런데, MOS형 HEMT의 경우 게이트에 산화막을 사용하기 때문에 이와 같은 스케일링(Scaling)시 게이트 누설전류를 획기적으로 줄일 수 있는 장점이 있다.
일반적으로 게이트 산화막은 원자층 증착(atomic layer deposition, ALD) 장치를 이용하여 증착되며, 원자층 증착 장치를 이용하여 게이트 산화막을 형성하기 전에 깨끗한 표면이 확보되어야 한다. 따라서, 전처리 공정들이 반드시 수반되고, 공정 또한 복잡하다. 또한, 게이트 산화막 증착 전 기판 처리 과정에서 표면에 잔류한 오염 물질 또는 먼지(Particle) 발생 시 반도체와 산화물 사이에 계면 오염 및 결함이 발생할 수 있어 우수한 계면을 얻기 어려워진다. 또한, 원자층 증착 장치는 상대적으로 고가의 장치이므로 제조 비용이 상승할 수 있다.
본 발명의 일 실시예는 AlxGa1-xAs층을 선택적으로 산화시켜 게이트 산화막을 형성할 수 있는 금속 산화물 반도체 소자 및 그 제조 방법을 제공하고자 한다.
실시예들 중에서, 금속 산화물 반도체 소자는 기판; 상기 기판 상에 형성되고, 버퍼층, 채널층, 스페이서층 및 배리어층을 포함하는 에피택셜 박막 구조물; 상기 배리어층과 소스/드레인 전극 사이에 개재된 오믹 콘택층; 및 상기 배리어층과 게이트 전극 사이에 개재되고, Al을 포함하는 반도체층을 산화시켜 형성된 게이트 산화막을 포함한다.
실시예들 중에서, 금속 산화물 반도체 소자의 제조 방법은 기판 상에 버퍼층, 채널층, 스페이서층 및 배리어층을 포함하는 에피택셜 박막 구조물을 형성하는 단계; 상기 배리어층 상에 Al을 포함하는 반도체층을 형성하는 단계; 상기 반도체층을 산화시켜 게이트 산화막을 형성하는 단계; 및 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계를 포함한다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명의 일 실시예에 따른 금속 산화물 반도체 소자 및 그 제조 방법은 AlxGa1-xAs층을 선택적으로 산화시켜 게이트 산화막을 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 금속 산화물 반도체 소자를 도시한 도면이다.
도 2는 AlxGa1-xAs층에서 Al 조성에 따른 산화 속도 차이를 설명하기 위해 도시한 그래프이다.
도 3a 내지 도 3c는 도 1에 도시된 금속 산화물 반도체 소자의 제조 방법을 도시한 도면이다.
도 4a 내지 도 4c는 도 1에 도시된 금속 산화물 반도체 소자의 제조 방법에 대한 다른 실시예를 도시한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 금속 산화물 반도체 소자를 도시한 도면이다.
도 6a 내지 도 6d는 도 5에 도시된 금속 산화물 반도체 소자의 제조 방법을 도시한 도면이다.
도 7a 내지 도 7d는 도 5에 도시된 금속 산화물 반도체 소자의 제조 방법에 대한 다른 실시예를 도시한 도면이다.
도 2는 AlxGa1-xAs층에서 Al 조성에 따른 산화 속도 차이를 설명하기 위해 도시한 그래프이다.
도 3a 내지 도 3c는 도 1에 도시된 금속 산화물 반도체 소자의 제조 방법을 도시한 도면이다.
도 4a 내지 도 4c는 도 1에 도시된 금속 산화물 반도체 소자의 제조 방법에 대한 다른 실시예를 도시한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 금속 산화물 반도체 소자를 도시한 도면이다.
도 6a 내지 도 6d는 도 5에 도시된 금속 산화물 반도체 소자의 제조 방법을 도시한 도면이다.
도 7a 내지 도 7d는 도 5에 도시된 금속 산화물 반도체 소자의 제조 방법에 대한 다른 실시예를 도시한 도면이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다. 어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1은 본 발명의 일 실시예에 따른 금속 산화물 반도체 소자를 도시한 도면이고, 도 2는 AlxGa1-xAs층에서 Al 조성에 따른 산화 속도 차이를 설명하기 위해 도시한 그래프이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 금속 산화물 반도체 소자(100)는 기판(110), 에피택셜 박막 구조물(120), 반도체층(130), 게이트 산화막(130a), 오믹 콘택층(140), 소스/드레인 전극(150) 및 게이트 전극(160)을 포함할 수 있다. 기판(110)은 GaAs으로 형성될 수 있으나, 이에 한정되지 않고 Si 등 다른 재질의 기판으로 형성될 수 있다.
에피택셜 박막 구조물(120)은 기판(110) 상에 형성된다. 본 발명의 일 실시예에 따른 에피택셜 박막 구조물(120)은 의사 변성 HEMT(pseudomorphic-HEMT, 이하 p-HEMT) 구조나 변성 HEMT(metamorphic-HEMT, 이하 m-HEMT) 구조를 구성하는 적어도 하나의 에피택셜 박막층으로 형성될 수 있다. p-HEMT 및 m-HEMT 구조는 MBE(molecular beam epitaxy), MOCVD(metal organic chemical vapor deposition) 등의 에피택셜 성장 공정을 이용하여 형성될 수 있고, 이에 대한 구체적인 설명은 이하의 금속 산화물 반도체 소자의 제조 방법에서 자세히 설명한다.
반도체층(130)은 에피택셜 박막 구조물(120)과 오믹 콘택층(140) 사이에 형성된다. 여기에서, 반도체층(130)은 Al을 포함하는 반도체 물질로 형성될 수 있다. 바람직하게, 반도체층(130)은 AlxGa1-xAs층(여기에서, 0.9<x<1)으로 형성될 수 있다. 반도체층(130)은 약 1~10 nm의 두께로 형성될 수 있다.
반도체층(130)은 게이트 산화막(130a)의 형성을 위한 층으로서, 게이트 산화막(130a) 형성을 위한 산화 공정 시 미산화된 반도체층(130b)으로 남겨질 수 있다. 미산화된 반도체층(130b)은 오믹 콘택층(140)과 접하여 배치되므로 직렬 저항을 증가시킬 수 있다. 이를 방지하기 위해 반도체층(130)을 n형 불순물로 도핑하여 형성할 수 있다. 여기에서, n형 불순물은 약 5x1017 ~ 5x1018 cm-3의 농도로 도핑될 수 있다. 본 발명의 일 실시예는 이에 한정되지 않고, 반도체층(130)에 불순물을 도핑하지 않고, 반도체층(130)을 약 1~5 nm의 얇은 두께로 형성하여 직렬 저항의 증가를 방지할 수 있다.
게이트 산화막(130a)은 에피택셜 박막 구조물(120)과 게이트 전극(160) 사이에 형성된다. 여기에서, 게이트 산화막(130a)은 반도체층(130)을 산화시켜 형성된 절연성의 산화막(AlxOy)일 수 있다. 즉, 본 발명의 일 실시예는 게이트 산화막(130a)을 반도체층(130), 즉 AlxGa1-xAs층을 산화시켜 형성할 수 있다. AlxGa1-xAs층은 Al의 조성에 따라 산화 속도가 달라진다. 예를 들어, 도 2에 도시된 바와 같이, AlxGa1-xAs층은 Al의 조성이 증가할수록 산화 속도가 급격하게 증가하는 경향을 보인다. 구체적으로, Al의 조성비가 약 90%일 때부터 산화 속도가 급격하게 증가하는 것을 볼 수 있다.
따라서, 본 발명의 일 실시예는 반도체층(130)을 약 90% 보다 높고, 약 100% 보다 낮은 Al 조성비를 갖도록 형성하고, 반도체층(130)에 대한 산화 공정을 통해 게이트 산화막(130a)을 형성할 수 있다. 이 경우 원자층 증착 공정에 의해 게이트 산화막(130a)을 증착하는 방식에 비해 계면 처리를 위한 전처리 공정이 필요 없고, 원자층 증착 장비보다 저가의 산화 장치(미도시)를 이용하여 게이트 산화막(130a)을 구현할 수 있다.
오믹 콘택층(140)은 반도체층(130) 상에 형성되고, 오믹 접합을 위한 물질로 형성될 수 있다. 예를 들어, 오믹 콘택층(140)은 n형 불순물이 고농도로 도핑된 n+형 GaAs층 또는 InGaAs층으로 형성될 수 있다. 소스/드레인 전극(150)은 오믹 콘택층(140) 상에 형성되고, 게이트 전극(160)은 게이트 산화막(130a) 상에 형성된다.
도 3a 내지 도 3c는 도 1에 도시된 금속 산화물 반도체 소자의 제조 방법을 도시한 도면이다.
도 3a를 참조하면, 먼저 기판(110)을 준비한다. 여기에서, 기판(110)은 GaAs으로 형성할 수 있으나, 이에 한정되지 않고 Si 등 다른 재질의 기판으로 형성할 수 있다. 또한, 기판(110)의 성장면은 {001} 및 {111} 중 적어도 어느 하나일 수 있다. 그 다음, 기판(110) 상에 에피택셜 박막 구조물(120_1)을 형성한다. 여기에서, 에피택셜 박막 구조물(120_1)은 p-HEMT 구조인 경우를 예를 들어 설명한다.
구체적으로, 에피택셜 박막 구조물(120_1)은 버퍼층(1201), 채널층(1203), 스페이서층(1205), 델타 도핑층(1207) 및 배리어층(1209)을 포함할 수 있다. 여기에서, 버퍼층(1201)은 불순물이 도핑되지 않은 GaAs층으로 형성할 수 있고, 채널층(1203)은 격자 구조로 형성되는 양자 우물에 전자들이 구속되어 2DEG(2-Dimensional Electron Gas)이 형성되도록 하며, 불순물이 도핑되지 않은 InxGa1-xAs층으로 형성할 수 있다.
스페이서층(1205)은 채널층(1203)과 배리어층(1209) 사이에 형성되어 전자 이동도 또는 2DEG 밀도를 향상시키는 역할을 수행하며, 불순물이 도핑되지 않은 AlGaAs층으로 형성할 수 있다. 델타 도핑층(1207)은 더 높은 항복 전압과 2DEG 밀도를 얻기 위해 스페이서층(1205)의 표면을 실리콘(Si)으로 델타 도핑하여 형성할 수 있다. 배리어층(1209)은 채널층(1203)에 2DEG을 형성시켜주는 역할을 수행하며, 불순물이 도핑되지 않은 AlGaAs층으로 형성할 수 있다.
그 다음, 배리어층(1209) 상에 반도체층(130)을 형성한다. 여기에서, 반도체층(130)은 Al을 포함하는 반도체 물질로 형성할 수 있다. 바람직하게, 반도체층(130)은 AlxGa1-xAs층(여기에서, 0.9<x<1)으로 형성할 수 있다. 반도체층(130)은 약 1~10 nm의 두께로 형성될 수 있다.
반도체층(130)은 후속 산화 공정 시 게이트 예정 영역만 게이트 산화막(130a)으로 산화되고, 게이트 예정 영역 이외의 영역은 미 산화된 반도체층(130b) 자체로 남게 된다. 이 경우 반도체층(130) 상에 형성될 오믹 콘택층(140)과 배리어층(1209) 간의 직렬 저항이 증가될 수 있다. 이를 방지하기 위해, 반도체층(130)은 n형 불순물로 도핑될 수 있다. 여기에서, n형 불순물은 약 5x1017 ~ 5x1018 cm-3의 농도로 도핑될 수 있다. 본 발명의 일 실시예는 이에 한정되지 않고, 반도체층(130)에 불순물을 도핑하지 않고, 반도체층(130)을 약 1~5 nm의 얇은 두께로 형성하여 직렬 저항의 증가를 방지할 수 있다.
그 다음, 반도체층(130) 상에 오믹 콘택층(140)을 형성한다. 여기에서, 오믹 콘택층(140)은 n형 불순물이 고농도로 도핑된 n+형 GaAs층으로 형성할 수 있다.
도 3b를 참조하면, 오믹 콘택층(140) 상에 게이트 예정 영역을 노출시키는 마스크 패턴(141)을 형성한다. 그 다음, 마스크 패턴(141)을 식각 마스크로 오믹 콘택층(140)을 식각하여 반도체층(130)을 노출시킨다.
그 다음, 노출된 반도체층(130)을 산화시켜 게이트 산화막(130a)을 형성한다. 반도체층(130)은 Al의 산화 반응에 의해 절연성의 산화막(AlxOy)으로 변화하고, 이에 따라 게이트 산화막(130a)이 형성될 수 있다.
도 3c를 참조하면, 마스크 패턴(141)을 제거하고, 오믹 콘택층(140) 상에 소스/드레인 전극(150)을 형성한다. 그 다음, 게이트 산화막(130a) 상에 게이트 전극(160)을 형성한다.
도 4a 내지 도 4c는 도 1에 도시된 금속 산화물 반도체 소자의 제조 방법에 대한 다른 실시예를 도시한 도면이다.
도 4a를 참조하면, 먼저 기판(110)을 준비한다. 여기에서, 기판(110)은 GaAs으로 형성할 수 있으나, 이에 한정되지 않고 Si 등 다른 재질의 기판으로 형성할 수 있다. 그 다음, 기판(110) 상에 에피택셜 박막 구조물(120_2)을 형성한다. 여기에서, 에피택셜 박막 구조물(120_2)은 m-HEMT 구조인 경우를 예를 들어 설명한다.
구체적으로, 에피택셜 박막 구조물(120_2)은 메타모픽(metamorphic) 버퍼층(1211), 버퍼층(1213), 채널층(1215), 스페이서층(1217), 델타 도핑층(1219) 및 배리어층(1221)을 포함할 수 있다. 메타모픽 버퍼층(1211)은 채널층(1215)의 In 조성을 증가시키기 위해 형성되며, In을 포함하는 반도체 물질로 형성할 수 있다. 예를 들어, 메타모픽 버퍼층(1211)은 InP, InAlP, InAlAs, InGaAs 및 이들의 조합 중 적어도 어느 하나로 형성할 수 있다. 메타모픽 버퍼층(1211)은 In의 조성을 변화시키면서 성장시킨 조성 차등 버퍼(compositionally graded buffer)일 수 있고, 버퍼층(1213)의 조성과 동일한 시점에서 성장이 중지될 수 있다.
메타모픽 버퍼층(1211)은 기판(110)의 격자 상수에서 버퍼층(1213)의 격자 상수로의 변화 또는 전이를 제공하도록 구성될 수 있다. 즉, 메타모픽 버퍼층(1211)의 최하부는 기판(110)과 격자 정합을 이루고, 최상부는 버퍼층(1213)과 격자 정합을 이루며, 최하부에서 최상부로 갈수록 격자 상수가 증가할 수 있다. 따라서, 메타모픽 버퍼층(1211)에 의해 InP보다 대면적으로 제작 가능한 GaAs 기판(110) 상에 In의 조성비가 높은 채널층(1215)을 형성할 수 있다. 즉, p-HEMT 소자의 경우 InxGa1-xAs 채널층은 In의 조성이 x<0.2 정도로 낮게 형성되나, 메타모픽 버퍼층(1211)을 포함하는 m-HEMT 소자의 경우 InxGa1-xAs 채널층은 In의 조성이 0.53<x<1로 높게 형성할 수 있다. 따라서, 고속 동작에서 유리하게 된다.
버퍼층(1213)은 InAlAs층으로 형성할 수 있고, 채널층(1215)은 InxGa1-xAs층으로 형성할 수 있다. 이때, 채널층(1215)의 In은 0.53<x<1의 조성비로 형성할 수 있다. 즉, 채널층(1215)은 메타모픽 버퍼층(1211)을 형성하지 않은 경우에 비해 In 함유량을 높게 형성할 수 있다.
스페이서층(1217)은 InAlAs층으로 형성할 수 있다. 델타 도핑층(1219)은 스페이서층(1217)의 표면을 실리콘(Si)으로 델타 도핑하여 형성할 수 있다. 배리어층(1221)은 InAlAs층으로 형성할 수 있다.
그 다음, 배리어층(1221) 상에 반도체층(130)을 형성한다. 여기에서, 반도체층(130)은 Al을 포함하는 반도체 물질로 형성할 수 있다. 바람직하게, 반도체층(130)은 AlxGa1-xAs층(여기에서, 0.9<x<1)으로 형성할 수 있다.
반도체층(130)은 후속 산화 공정 시 미리 정의된 게이트 예정 영역만 게이트 산화막(130a)으로 산화되고, 게이트 예정 영역 이외의 영역은 미 산화된 반도체층(130b) 자체로 남게 된다. 이 경우 반도체층(130) 상에 형성될 오믹 콘택층(140)과 배리어층(1221) 간의 직렬 저항이 증가될 수 있다. 이를 방지하기 위해, 반도체층(130)은 n형 불순물로 도핑될 수 있다. 여기에서, n형 불순물은 약 5x1017 ~ 5x1018 cm-3의 농도로 도핑될 수 있다. 본 발명의 일 실시예는 이에 한정되지 않고, 반도체층(130)에 불순물을 도핑하지 않고, 반도체층(130)을 약 1~5 nm의 얇은 두께로 형성하여 직렬 저항의 증가를 방지할 수 있다.
그 다음, 반도체층(130) 상에 오믹 콘택층(140)을 형성한다. 여기에서, 오믹 콘택층(140)은 n형 불순물이 고농도로 도핑된 n+형 InGaAs층으로 형성할 수 있다. 본 발명의 다른 실시예는 반도체층(130)과 오믹 콘택층(140) 사이에 식각 정지층(131)을 더 형성할 수 있다. 식각 정지층(131)은 반도체층(130)과 식각 선택비를 갖는 반도체층으로 형성할 수 있다. 예를 들어, 식각 정지층(131)은 InP층으로 형성할 수 있다.
도 4b를 참조하면, 오믹 콘택층(140) 상에 게이트 예정 영역을 노출시키는 마스크 패턴(141)을 형성한다. 그 다음, 마스크 패턴(141)을 식각 마스크로 오믹 콘택층(140) 및 식각 정지층(131)을 식각하여 반도체층(130)을 노출시킨다.
그 다음, 노출된 반도체층(130)을 산화시켜 게이트 산화막(130a)을 형성한다. 반도체층(130)은 Al의 산화 반응에 의해 절연성의 산화막(AlxOy)으로 변화하고, 이에 따라 게이트 산화막(130a)이 형성될 수 있다.
도 4c를 참조하면, 마스크 패턴(141)을 제거하고, 오믹 콘택층(140) 상에 소스/드레인 전극(150)을 형성한다. 그 다음, 게이트 산화막(130a) 상에 게이트 전극(160)을 형성한다.
도 5는 본 발명의 다른 실시예에 따른 금속 산화물 반도체 소자를 도시한 도면이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 금속 산화물 반도체 소자(200)는 기판(210), 에피택셜 박막 구조물(220), 게이트 산화막(230a), 오믹 콘택층(240), 소스/드레인 전극(250) 및 게이트 전극(260)을 포함할 수 있다. 기판(210)은 GaAs으로 형성될 수 있으나, 이에 한정되지 않고 Si 등 다른 재질의 기판으로 형성될 수 있다.
에피택셜 박막 구조물(220)은 기판(210) 상에 형성된다. 본 발명의 일 실시예에 따른 에피택셜 박막 구조물(220)은 p-HEMT 구조나 m-HEMT 구조를 구성하는 적어도 하나의 에피택셜 박막층으로 형성될 수 있다. p-HEMT 및 m-HEMT 구조는 MBE(molecular beam epitaxy), MOCVD(metal organic chemical vapor deposition) 등의 에피택셜 성장 공정을 이용하여 형성될 수 있고, 이에 대한 구체적인 설명은 이하의 금속 산화물 반도체 소자의 제조 방법에서 자세히 설명한다.
게이트 산화막(230a)은 에피택셜 박막 구조물(220)과 게이트 전극(260) 사이에 개재된다. 여기에서, 게이트 산화막(230a)은 Al을 포함하는 반도체층을 산화시켜 형성된 것으로, AlxGa1-xAs층(여기에서, 0.9<x<1)으로 형성될 수 있다. 게이트 산화막(230a)은 약 1~10 nm의 두께로 형성될 수 있다.
오믹 콘택층(240)은 에피택셜 박막 구조물(220)과 소스/드레인 전극(250) 사이에 개재되고, 오믹 접합을 위한 물질로 형성될 수 있다. 예를 들어, 오믹 콘택층(240)은 n형 불순물이 고농도로 도핑된 n+형 GaAs층 또는 InGaAs층으로 형성될 수 있다. 소스/드레인 전극(250)은 오믹 콘택층(240) 상에 형성되고, 게이트 전극(260)은 게이트 산화막(230a) 상에 형성된다. 즉, 본 발명의 다른 실시예에 따른 반도체 소자(200)는 반도체 소자(100)와 달리 게이트 산화막(230a)을 형성하기 위한 반도체층(도 1의 130)이 에피택셜 박막 구조물(220)과 오믹 콘택층(240) 사이에 개재되지 않은 구조이다. 따라서, 반도체층에 대한 별도의 도핑 공정이나 두께 감소 없이 게이트 산화막(230a)을 형성할 수 있다.
도 6a 내지 도 6d는 도 5에 도시된 금속 산화물 반도체 소자의 제조 방법을 도시한 도면이다.
도 6a를 참조하면, 먼저 기판(210)을 준비한다. 여기에서, 기판(210)은 GaAs으로 형성할 수 있으나, 이에 한정되지 않고 Si 등 다른 재질의 기판으로 형성할 수 있다. 그 다음, 기판(210) 상에 에피택셜 박막 구조물(220_1)을 형성한다. 여기에서, 에피택셜 박막 구조물(220_1)은 p-HEMT 구조인 경우를 예를 들어 설명한다.
구체적으로, 에피택셜 박막 구조물(220_1)은 버퍼층(2201), 채널층(2203), 스페이서층(2205), 델타 도핑층(2207) 및 배리어층(2209)을 포함할 수 있다. 여기에서, 버퍼층(2201)은 불순물이 도핑되지 않은 GaAs층으로 형성할 수 있고, 채널층(2203)은 격자 구조로 형성되는 양자 우물에 전자들이 구속되어 2DEG이 형성되도록 하며, 불순물이 도핑되지 않은 InxGa1-xAs층으로 형성할 수 있다.
스페이서층(2205)은 채널층(2203)과 배리어층(2209) 사이에 형성되어 전자 이동도 또는 2DEG 밀도를 향상시키는 역할을 수행하며, 불순물이 도핑되지 않은 AlGaAs층으로 형성할 수 있다. 델타 도핑층(2207)은 더 높은 항복 전압과 2DEG 밀도를 얻기 위해 스페이서층(2205)의 표면을 실리콘(Si)으로 델타 도핑하여 형성할 수 있다. 배리어층(2209)은 채널층(2203)에 2DEG을 형성시켜주는 역할을 수행하며, 불순물이 도핑되지 않은 AlGaAs층으로 형성할 수 있다.
그 다음, 배리어층(2209) 상에 반도체층(230)을 형성한다. 여기에서, 반도체층(230)은 Al을 포함하는 반도체 물질로 형성할 수 있다. 바람직하게, 반도체층(230)은 AlxGa1-xAs층(여기에서, 0.9<x<1)으로 형성할 수 있다. 반도체층(230)은 약 1~10 nm의 두께로 형성될 수 있다.
도 6b를 참조하면, 반도체층(230)을 산화시켜 게이트 산화막(230a)을 형성한다. 반도체층(230)은 Al의 산화 반응에 의해 절연성의 산화막(AlxOy)으로 변화하고, 이에 따라 게이트 산화막(230a)이 형성될 수 있다.
도 6c를 참조하면, 게이트 산화막(230a) 상에 게이트 예정 영역을 덮는 마스크 패턴(231)을 형성하고, 마스크 패턴(231)을 식각 마스크로 게이트 산화막(230a)을 식각하여 배리어층(2209)을 노출시킨다.
도 6d를 참조하면, 마스크 패턴(231)을 제거하고, 노출된 배리어층(2209) 상에 오믹 콘택층(240)을 형성한다. 여기에서, 오믹 콘택층(240)은 재성장(regrowth) 공정에 의해 배리어층(2209)으로부터 성장될 수 있다. 오믹 콘택층(240)은 n형 불순물이 고농도로 도핑된 n+형 GaAs층으로 형성할 수 있다.
그 다음, 오믹 콘택층(240) 상에 소스/드레인 전극(250)을 형성한다. 그 다음, 게이트 산화막 패턴(230b) 상에 게이트 전극(260)을 형성한다. 즉, 본 발명의 다른 실시예는 오믹 콘택층(240) 형성 공정 전에 게이트 예정 영역을 제외한 영역의 게이트 산화막(230a)을 미리 제거하고, 재성장 공정을 통해 오믹 콘택층(240)을 성장시킨다. 따라서, 배리어층(2209)과 오믹 콘택층(240) 간의 직렬 저항 증가 없이 게이트 산화막(230a)을 형성할 수 있다.
도 7a 내지 도 7d는 도 5에 도시된 금속 산화물 반도체 소자의 제조 방법에 대한 다른 실시예를 도시한 도면이다.
도 7a를 참조하면, 먼저 기판(210)을 준비한다. 여기에서, 기판(210)은 GaAs으로 형성할 수 있으나, 이에 한정되지 않고 Si 등 다른 재질의 기판으로 형성할 수 있다. 그 다음, 기판(210) 상에 에피택셜 박막 구조물(220_2)을 형성한다. 여기에서, 에피택셜 박막 구조물(220_2)은 m-HEMT 구조인 경우를 예를 들어 설명한다.
구체적으로, 에피택셜 박막 구조물(220_2)은 메타모픽(metamorphic) 버퍼층(2211), 버퍼층(2213), 채널층(2215), 스페이서층(2217), 델타 도핑층(2219) 및 배리어층(2221)을 포함할 수 있다. 메타모픽 버퍼층(2211)은 채널층(2215)의 In 조성을 증가시키기 위해 형성되며, In을 포함하는 반도체 물질로 형성할 수 있다. 예를 들어, 메타모픽 버퍼층(2211)은 InP, InAlP, InAlAs, InGaAs 및 이들의 조합 중 적어도 어느 하나로 형성할 수 있다.
버퍼층(2213)은 InAlAs층으로 형성할 수 있고, 채널층(2215)은 InxGa1-xAs층으로 형성할 수 있다. 이때, 채널층(2215)의 In은 0.53<x<1의 조성비로 형성할 수 있다. 즉, 채널층(2215)은 메타모픽 버퍼층(2211)을 형성하지 않은 경우에 비해 In 함유량을 높게 형성할 수 있다.
스페이서층(2217)은 InAlAs층으로 형성할 수 있다. 델타 도핑층(2219)은 스페이서층(2217)의 표면을 실리콘(Si)으로 델타 도핑하여 형성할 수 있다. 배리어층(2221)은 InAlAs층으로 형성할 수 있다.
그 다음, 배리어층(2221) 상에 반도체층(230)을 형성한다. 여기에서, 반도체층(230)은 Al을 포함하는 반도체 물질로 형성할 수 있다. 바람직하게, 반도체층(230)은 AlxGa1-xAs층(여기에서, 0.9<x<1)으로 형성할 수 있다. 반도체층(230)은 약 1~10 nm의 두께로 형성될 수 있다.
도 7b를 참조하면, 반도체층(230)을 산화시켜 게이트 산화막(230a)을 형성한다. 반도체층(230)은 Al의 산화 반응에 의해 절연성의 산화막(AlxOy)으로 변화하고, 이에 따라 게이트 산화막(230a)이 형성될 수 있다.
도 7c를 참조하면, 게이트 산화막(230a) 상에 게이트 예정 영역을 덮는 마스크 패턴(231)을 형성하고, 마스크 패턴(231)을 식각 마스크로 게이트 산화막(230a)을 식각하여 배리어층(2221)을 노출시킨다.
도 7d를 참조하면, 마스크 패턴(231)을 제거하고, 노출된 배리어층(2221) 상에 오믹 콘택층(240)을 형성한다. 여기에서, 오믹 콘택층(240)은 재성장(regrowth) 공정에 의해 배리어층(2221)으로부터 성장될 수 있다. 오믹 콘택층(240)은 n형 불순물이 고농도로 도핑된 n+형 InGaAs층으로 형성할 수 있다.
그 다음, 오믹 콘택층(240) 상에 소스/드레인 전극(250)을 형성한다. 그 다음, 게이트 산화막(230a) 상에 게이트 전극(260)을 형성한다.
상술한 바와 같이, 본 발명의 실시예는 에피택셜 박막 증착 장치를 이용하여 AlxGa1-xAs층을 형성하고, AlxGa1-xAs층을 선택적으로 산화시켜 게이트 산화막(130a, 230a)을 형성함으로써 반도체와 산화물 사이의 계면 오염 문제를 없앨 수 있고, 원자층 증착 장치보다 저가의 산화 장치로 구현할 수 있다. 따라서, 원자층 증착 방법보다 공정의 용이성을 확보할 수 있다. 또한, 본 발명의 실시예는 RF 소자, 바이오 및 가스 센서 분야 등에서 활용이 가능하다.
100, 200: 금속 산화물 반도체 소자
110, 210: 기판 120, 220: 에피택셜 박막 구조물
130, 230: 반도체층 130a, 230a: 게이트 산화막
140, 240: 오믹 콘택층 150, 250: 소스/드레인 전극
160, 260: 게이트 전극
110, 210: 기판 120, 220: 에피택셜 박막 구조물
130, 230: 반도체층 130a, 230a: 게이트 산화막
140, 240: 오믹 콘택층 150, 250: 소스/드레인 전극
160, 260: 게이트 전극
Claims (36)
- 삭제
- 삭제
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- 삭제
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- 삭제
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- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 기판 상에 버퍼층, 채널층, 스페이서층 및 배리어층을 포함하는 에피택셜 박막 구조물을 형성하는 단계;
상기 배리어층 상에 Al을 포함하는 반도체층을 형성하는 단계;
상기 반도체층을 산화시켜 게이트 산화막을 형성하는 단계; 및
상기 게이트 산화막 상에 게이트 전극을 형성하는 단계를 포함하며,
상기 게이트 산화막을 형성하는 단계는,
상기 산화된 반도체층 상에 미리 정의된 게이트 예정 영역을 덮는 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 식각 마스크로 상기 산화된 반도체층을 식각하여 상기 배리어층을 노출시키는 단계; 및
상기 마스크 패턴을 제거하는 단계를 포함하는 금속 산화물 반도체 소자의 제조 방법. - 제18항에 있어서, 상기 반도체층은
AlxGa1-xAs층(여기에서, 0.9<x<1)으로 형성하는 금속 산화물 반도체 소자의 제조 방법. - 삭제
- 제18항에 있어서,
상기 노출된 배리어층 상에 오믹 콘택층을 성장시키는 단계; 및
상기 오믹 콘택층 상에 소스/드레인 전극을 형성하는 단계를 더 포함하는 금속 산화물 반도체 소자의 제조 방법. - 제21항에 있어서, 상기 반도체층은
1~10 nm의 두께로 형성하는 금속 산화물 반도체 소자의 제조 방법. - 제21항에 있어서, 상기 오믹 콘택층은
n+형 GaAs층 또는 InGaAs층으로 형성하는 금속 산화물 반도체 소자의 제조 방법. - 제18항에 있어서, 상기 게이트 산화막을 형성하는 단계는
상기 반도체층 상에 오믹 콘택층을 형성하는 단계;
상기 오믹 콘택층 상에 미리 정의된 게이트 예정 영역을 노출시키는 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 식각 마스크로 상기 오믹 콘택층을 식각하여 상기 반도체층을 노출시키는 단계;
상기 반도체층을 산화시키는 단계; 및
상기 마스크 패턴을 제거하는 단계를 포함하는 금속 산화물 반도체 소자의 제조 방법. - 제24항에 있어서, 상기 반도체층은
n형 불순물이 5x1017 ~ 5x1018 cm-3의 농도로 도핑된 금속 산화물 반도체 소자의 제조 방법. - 제24항에 있어서, 상기 반도체층은
1~5 nm의 두께로 형성하는 금속 산화물 반도체 소자의 제조 방법. - 제24항에 있어서, 상기 오믹 콘택층은
n+형 GaAs층 또는 InGaAs층으로 형성하는 금속 산화물 반도체 소자의 제조 방법. - 제24항에 있어서,
상기 반도체층과 상기 오믹 콘택층 사이에 식각 정지층을 형성하는 단계; 및
상기 식각 마스크로 상기 식각 정지층을 식각하는 단계를 더 포함하는 금속 산화물 반도체 소자의 제조 방법. - 제28항에 있어서,
상기 식각 정지층은 InP층으로 형성하는 금속 산화물 반도체 소자의 제조 방법. - 제18항에 있어서, 상기 기판은
GaAs으로 형성하는 금속 산화물 반도체 소자의 제조 방법. - 제18항에 있어서, 상기 채널층은
InxGa1-xAs층으로 형성하는 금속 산화물 반도체 소자의 제조 방법. - 제31항에 있어서,
상기 버퍼층은 GaAs층으로 형성하고, 상기 스페이서층 및 상기 배리어층 각각은 AlGaAs층으로 형성하는 금속 산화물 반도체 소자의 제조 방법. - 제31항에 있어서,
상기 채널층의 In은 0.53<x<1의 조성비로 형성하는 금속 산화물 반도체 소자의 제조 방법. - 제33항에 있어서,
상기 버퍼층, 상기 스페이서층 및 상기 배리어층 각각은 InAlAs층으로 형성하는 금속 산화물 반도체 소자의 제조 방법. - 제33항에 있어서, 상기 에피택셜 박막 구조물을 형성하는 단계는
상기 기판과 상기 버퍼층 사이에 메타모픽 버퍼층을 형성하는 단계를 포함하는 금속 산화물 반도체 소자의 제조 방법. - 제35항에 있어서, 상기 메타모픽 버퍼층은
InP, InAlP, InAlAs, InGaAs 및 이들의 조합 중 적어도 어느 하나로 형성하는 금속 산화물 반도체 소자의 제조 방법.
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| KR1020210121215A KR102543619B1 (ko) | 2021-09-10 | 2021-09-10 | 금속 산화물 반도체 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102543619B1 (ko) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3434623B2 (ja) * | 1995-08-09 | 2003-08-11 | 株式会社デンソー | 電界効果トランジスタ |
-
2021
- 2021-09-10 KR KR1020210121215A patent/KR102543619B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20230038366A (ko) | 2023-03-20 |
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