JP2005242215A - 負荷容量駆動回路および液晶駆動回路 - Google Patents
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Abstract
【課題】 低消費電力化を実現することができる負荷容量駆動回路を提供する。
【解決手段】 初期化期間にスイッチSW1、2、6が閉路され、定電流源Ires1がMOSトランジスタM1のドレインDにバイアス電流Ibを流し、ソースSとゲートGの間に該電流によって決まる電圧Vgsを発生する。コンデンサC1に入力電圧VinとMOSトランジスタM1のゲートGの電位の差分の電圧が記憶され、負荷容量CloadはVssに接続され放電される。出力期間に移行しスイッチSW1、2、6が開路され、スイッチSW4、5が閉路される。コンデンサC1が負荷容量Cloadに接続され、MOSトランジスタM1がゲートGの電位低下よりオンし、ゲートGの電位が回復するまで負荷容量Cloadを充電する。
【選択図】 図1
【解決手段】 初期化期間にスイッチSW1、2、6が閉路され、定電流源Ires1がMOSトランジスタM1のドレインDにバイアス電流Ibを流し、ソースSとゲートGの間に該電流によって決まる電圧Vgsを発生する。コンデンサC1に入力電圧VinとMOSトランジスタM1のゲートGの電位の差分の電圧が記憶され、負荷容量CloadはVssに接続され放電される。出力期間に移行しスイッチSW1、2、6が開路され、スイッチSW4、5が閉路される。コンデンサC1が負荷容量Cloadに接続され、MOSトランジスタM1がゲートGの電位低下よりオンし、ゲートGの電位が回復するまで負荷容量Cloadを充電する。
【選択図】 図1
Description
本発明は、低消費電カアナログバッファ回路および液晶駆動回路に関し、特に液晶駆動回路のソースドライバの出力段に用いて好適な負荷容量駆動回路およびそれを用いた液晶駆動回路に関する。
従来、例えば、液晶パネルといった容量性の負荷を駆動する一般的な負荷容量駆動回路として、図6に示すような、例えば、特許文献1に開示されているオペアンプを用いた回路が用いられている。この回路はpMOSトランジスタP1〜P3と、nMOSトランジスタN1〜N2と、定電流源I1〜I2と、コンデンサCcとから構成される。pMOSトランジスタP1〜P2およびnMOSトランジスタN1〜N2ならびに定電流源I1は該オペアンプの入力段を構成し、pMOSトランジスタP3およびコンデンサCcならびに定電流源I2は該オペアンプの出力段を構成する。
特開2000−338461号公報
Vddに、pMOSトランジスタP1〜P2のソースSが接続される。pMOSトランジスタP1〜P2のゲートG同士とpMOSトランジスタP1のドレインDとが接続される。pMOSトランジスタP1のドレインDがnMOSトランジスタN1のドレインDと、pMOSトランジスタP2のドレインDがnMOSトランジスタN2のドレインDとそれぞれ接続される。nMOSトランジスタN1〜N2のソースS同士が定電流源I1を介して、Vssに接続される。nMOSトランジスタN2のゲートGが該オペアンプの正入力端子Tviとなり、ここに入力抵抗Rinを介して入力電圧Vinが入力される。
また、Vddに、pMOSトランジスタP3のソースSが接続される。pMOSトランジスタP3のゲートGと、pMOSトランジスタP2のドレインDおよびnMOSトランジスタN2のドレインDならびにコンデンサCcの一方の端とが接続される。pMOSトランジスタP3のドレインDと、コンデンサCcの他方の端および該オペアンプの負入力端子TvjとなるnMOSトランジスタN1のゲートGとが接続される。該ノードは、該オペアンプの出力端子Tvoとなり、ここに容量性負荷として負荷容量Cloadが接続される。pMOSトランジスタP3のドレインDは定電流源I2を介して、Vssに接続される。
ここで、上述した該オペアンプの出力端子Tvoが抵抗素子を介さずに負入力端子Tvjに接続されるために、電圧フォロアの構成をなしている。すなわち、該オペアンプの正入力端子Tviに入力される入力電圧が、出力端子Tvoに現れることになる。
ところで、図6において、出力段に使用されるpMOSトランジスタP3は、その動作の維持のため、バイアス電流I1、I2が必要とされる。特に、バイアス電流I2は、負荷を駆動するために大きな値にしなければいけない。例えば、負荷として液晶を想定すると、負荷Cload=30pFとなり、そこにVout=5Vをt=5μsecで出力する場合、少なくとも、バイアス電流I2は、I2=Cload×Vout/t=30μA必要になる。
しかしながら、従来、Voutが5V以下であっても、出力が終了した後においても上記バイアス電流I2を流しているために、このような回路でQVGA(Quarter VGA)パネル(240(×3(RGB))×320)を駆動しようとすると、
I2×240×3×5=108mW
をpMOSトランジスタP3の出力段だけで消費することになる。
I2×240×3×5=108mW
をpMOSトランジスタP3の出力段だけで消費することになる。
本来、負荷の充放電に要する電力を簡易的に見積もると、
1/2×fCV2=1/2×(60Hz×320)×(30pF×240×3)×(5V)2 = 5.2mW
となる。実際には、書き込み終了時にバイアス電流をカットオフするなどの低電力化の対応をしているが、該対応だけでは十分では無く、ほとんどは回路内のロスとして消費されている。すなわち、例えば、低消費電力化が要求される携帯端末用の液晶の駆動に負荷容量駆動回路15が使われる場合に消費電力が大きな問題となる。
1/2×fCV2=1/2×(60Hz×320)×(30pF×240×3)×(5V)2 = 5.2mW
となる。実際には、書き込み終了時にバイアス電流をカットオフするなどの低電力化の対応をしているが、該対応だけでは十分では無く、ほとんどは回路内のロスとして消費されている。すなわち、例えば、低消費電力化が要求される携帯端末用の液晶の駆動に負荷容量駆動回路15が使われる場合に消費電力が大きな問題となる。
また、上述したMOSトランジスタによる負荷容量駆動回路15は素子数が比較的多く、また、内部の素子であるトランジスタのサイズが大きく、それがために、負荷容量駆動回路15のチップサイズが大きくなるという問題もあった。
この発明は上述した事情に鑑みてなされたもので、素子数を削減し、且つ、内部のトランジスタのサイズを小さくして、チップサイズの小型化を実現して、コストダウンをすることができる負荷容量駆動回路を提供することにある。
また、この発明の他の目的は、この負荷容量駆動回路を用いて、低消費電力化を実現することができる液晶駆動回路を提供することを目的とする。
また、この発明の他の目的は、この負荷容量駆動回路を用いて、低消費電力化を実現することができる液晶駆動回路を提供することを目的とする。
上記目的を達成するために、この発明では、以下の手段を提案している。
この発明は、予め決められたデータ周期において入力端の信号に基づいて出力端に接続された負荷容量を充電する負荷容量駆動回路が、第1の電極が第1の電源に接続された増幅素子と、一端が前記増幅素子の制御電極に接続されたコンデンサと、前記増幅素子の第2の電極と第2の電源との間に介挿された定電流回路と、前記データ周期の前半において、前記コンデンサを前記入力端の信号で充電すると共に、前記負荷容量を前記第2の電源に接続して放電し、前記データ周期の後半において、前記コンデンサの他端を前記出力端に接続すると共に、前記負荷容量を前記増幅素子の第2の電極を流れる電流によって充電する制御回路とを備えることを特徴とする。
この構成によれば、負荷容量駆動回路が、データ周期の前半において増幅素子の制御電極に接続されたコンデンサに入力端の電圧を記憶し、データ周期の後半において、コンデンサに記憶された電圧に応じて負荷容量を充電する構成としたので、負荷容量駆動回路の電流駆動能力が小さくてすみ、負荷容量駆動回路のトランジスタの小型化を図ることが可能となる。
この発明は、予め決められたデータ周期において入力端の信号に基づいて出力端に接続された負荷容量を充電する負荷容量駆動回路が、第1の電極が第1の電源に接続された増幅素子と、一端が前記増幅素子の制御電極に接続されたコンデンサと、前記増幅素子の第2の電極と第2の電源との間に介挿された定電流回路と、前記データ周期の前半において、前記コンデンサを前記入力端の信号で充電すると共に、前記負荷容量を前記第2の電源に接続して放電し、前記データ周期の後半において、前記コンデンサの他端を前記出力端に接続すると共に、前記負荷容量を前記増幅素子の第2の電極を流れる電流によって充電する制御回路とを備えることを特徴とする。
この構成によれば、負荷容量駆動回路が、データ周期の前半において増幅素子の制御電極に接続されたコンデンサに入力端の電圧を記憶し、データ周期の後半において、コンデンサに記憶された電圧に応じて負荷容量を充電する構成としたので、負荷容量駆動回路の電流駆動能力が小さくてすみ、負荷容量駆動回路のトランジスタの小型化を図ることが可能となる。
この発明は、予め決められたデータ周期において入力端の信号に基づいて出力端に接続された負荷容量を充電する負荷容量駆動回路が、ソースが第1の電源に接続されたMOSトランジスタと、一端が前記MOSトランジスタのゲートに接続されたコンデンサと、前記MOSトランジスタのドレインと第2の電源との間に介挿された定電流回路と、前記データ周期の前半において、前記コンデンサの他端を前記入力端に接続すると共に、前記出力端を前記第2の電極に接続する第1のスイッチ手段と、前記データ周期の後半において、前記コンデンサの他端を前記出力端に接続すると共に、前記出力端を前記MOSトランジスタのドレインに接続する第2のスイッチ手段とを備えることを特徴とする。
この構成によれば、負荷容量駆動回路が、データ周期の前半においてMOSトランジスタのゲートに接続されたコンデンサに入力端の電圧を記憶させ、データ周期の後半において、コンデンサに記憶された電圧に応じて負荷容量を充電する構成としたので、負荷容量駆動回路の電流駆動能力が小さくてすみ、負荷容量駆動回路のトランジスタの小型化を図ることが可能となる。
この構成によれば、負荷容量駆動回路が、データ周期の前半においてMOSトランジスタのゲートに接続されたコンデンサに入力端の電圧を記憶させ、データ周期の後半において、コンデンサに記憶された電圧に応じて負荷容量を充電する構成としたので、負荷容量駆動回路の電流駆動能力が小さくてすみ、負荷容量駆動回路のトランジスタの小型化を図ることが可能となる。
この発明は、請求項1または請求項2のいずれかの項に記載の負荷容量駆動回路であって、前記定電流回路が、前記定電流回路によって定まるバイアス電流値を前記増幅素子または前記MOSトランジスタに流すときの前記増幅素子の前記制御端子の電圧または前記MOSトランジスタのゲートの電圧と、前記入力端子の電圧との差分の電圧を前記コンデンサに設定することを特徴とする。
この構成によれば、負荷容量駆動回路が、データ周期の前半において、バイアス電流によって決まる、増幅素子の制御電極またはMOSトランジスタのゲート電位を基準にして、コンデンサに入力電圧を記憶させ、データ周期の後半において、コンデンサに記憶された電圧に応じて負荷容量を充電する構成としたので、該電圧に応じて、負荷容量を充電することが可能となる。
この構成によれば、負荷容量駆動回路が、データ周期の前半において、バイアス電流によって決まる、増幅素子の制御電極またはMOSトランジスタのゲート電位を基準にして、コンデンサに入力電圧を記憶させ、データ周期の後半において、コンデンサに記憶された電圧に応じて負荷容量を充電する構成としたので、該電圧に応じて、負荷容量を充電することが可能となる。
この発明は、予め決められたデータ周期において入力端の信号に基づいて出力端に接続された負荷容量を充電する負荷容量駆動回路が、第1の電極が第1の電源に接続された第1の増幅素子と、一端が前記第1の増幅素子の制御電極に接続された第1のコンデンサと、一端が前記第2の電源に接続された第1の定電流回路と、第1の電極が第2の電源に接続された第2の増幅素子と、一端が前記第2の増幅素子の制御電極に接続された第2のコンデンサと、一端が前記第1の電源に接続された第2の定電流回路と、前記データ周期の前半において、前記第1の定電流回路の他端と前記第1の増幅素子の第2の電極とを接続し、前記第2の定電流回路の他端と前記第2の増幅素子の第2の電極とを接続し、前記第1のコンデンサおよび前記第2のコンデンサを前記入力端の信号で充電し、前記データ周期の後半において、前記第1のコンデンサおよび前記第2のコンデンサの他端を前記出力端に接続すると共に、前記負荷容量を前記第1の増幅素子の第2の電極を流れる電流によって充電し、または前記負荷容量を前記第2の増幅素子の第2の電極を流れる電流によって放電する制御回路とを備えることを特徴とする。
この構成によれば、負荷容量駆動回路が、データ周期の前半においてコンプリメンタリに構成された増幅素子の制御電極に接続されたコンデンサに入力端の電圧を記憶させ、データ周期の後半において、コンデンサに記憶された電圧に応じて負荷容量を充放電する構成としたので、負荷容量を強制的に放電した後に充電するというケースがなくなり、無駄な電力消費を削減することが可能となる。
この構成によれば、負荷容量駆動回路が、データ周期の前半においてコンプリメンタリに構成された増幅素子の制御電極に接続されたコンデンサに入力端の電圧を記憶させ、データ周期の後半において、コンデンサに記憶された電圧に応じて負荷容量を充放電する構成としたので、負荷容量を強制的に放電した後に充電するというケースがなくなり、無駄な電力消費を削減することが可能となる。
この発明は、予め決められたデータ周期において入力端の信号に基づいて出力端に接続された負荷容量を充電する負荷容量駆動回路が、ソースが第1の電源に接続された第1のMOSトランジスタと、一端が前記第1のMOSトランジスタのゲートに接続された第1のコンデンサと、一端が前記第2の電源に接続された第1の定電流回路と、ソースが第2の電源に接続された第2のMOSトランジスタと、一端が前記第2のMOSトランジスタのゲートに接続された第2のコンデンサと、一端が前記第1の電源に接続された第2の定電流回路と、前記データ周期の前半において、前記第1のコンデンサおよび前記第2のコンデンサの他端を前記入力端に接続すると共に、前記第1の定電流回路と前記第1のMOSトランジスタのドレインとを接続し、前記第2の定電流回路と前記第2のMOSトランジスタのドレインとを接続する第3のスイッチ手段と、前記データ周期の後半において、前記第1のコンデンサおよび前記第2のコンデンサの他端を前記出力端に接続すると共に、前記出力端を前記第1のMOSトランジスタおよび前記第2のMOSトランジスタのドレインに接続する第4のスイッチ手段とを備えることを特徴とする。
この構成によれば、負荷容量駆動回路が、データ周期の前半においてコンプリメンタリに構成されたMOSトランジスタのゲートに接続されたコンデンサに入力端の電圧を記憶させ、データ周期の後半において、コンデンサに記憶された電圧に応じて負荷容量を充放電する構成としたので、負荷容量を強制的に放電した後に充電するというケースがなくなり、無駄な電力消費を削減することが可能となる。
この構成によれば、負荷容量駆動回路が、データ周期の前半においてコンプリメンタリに構成されたMOSトランジスタのゲートに接続されたコンデンサに入力端の電圧を記憶させ、データ周期の後半において、コンデンサに記憶された電圧に応じて負荷容量を充放電する構成としたので、負荷容量を強制的に放電した後に充電するというケースがなくなり、無駄な電力消費を削減することが可能となる。
この発明は、請求項4または請求項5のいずれかの項に記載の負荷容量駆動回路であって、前記第1の定電流回路が、前記第1の定電流回路によって定まるバイアス電流値を前記第1の増幅素子または前記第1のMOSトランジスタに流すときの前記第1の増幅素子の前記制御端子の電圧または前記第1のMOSトランジスタのゲートの電圧と、前記入力端子の電圧との差分の電圧を前記第1のコンデンサに設定し、前記第2の定電流回路が、前記第2の定電流回路によって定まるバイアス電流値を前記第2の増幅素子または前記第2のMOSトランジスタに流すときの前記第2の増幅素子の前記制御端子の電圧または前記第2のMOSトランジスタのゲートの電圧と、前記入力端子の電圧との差分の電圧を前記第2のコンデンサに設定することを特徴とする。
この構成によれば、負荷容量駆動回路が、データ周期の前半において、バイアス電流によって決まる、第1および第2の増幅素子の制御電極または第1および第2のMOSトランジスタのゲート電位を基準にして、入力電圧を第1および第2のコンデンサに記憶させ、データ周期の後半において、第1および第2のコンデンサに記憶された電圧に応じて負荷容量を充電する構成としたので、該電圧に応じて、負荷容量を充電することが可能となる。
この構成によれば、負荷容量駆動回路が、データ周期の前半において、バイアス電流によって決まる、第1および第2の増幅素子の制御電極または第1および第2のMOSトランジスタのゲート電位を基準にして、入力電圧を第1および第2のコンデンサに記憶させ、データ周期の後半において、第1および第2のコンデンサに記憶された電圧に応じて負荷容量を充電する構成としたので、該電圧に応じて、負荷容量を充電することが可能となる。
この発明は、マトリックス状に配置された液晶表示画素によって構成される液晶表示パネルを駆動する液晶駆動回路が、表示データが記憶される記憶回路と、前記記憶回路内のデータをアナログ信号に変換するディジタル/アナログ変換器と、前記ディジタル/アナログ変換器の出力信号によって前記液晶表示画素を駆動する請求項1ないし請求項6のいずれかの項に記載の負荷容量駆動回路と、所定のデータ周期で前記液晶表示パネルの走査線を駆動する走査線駆動回路とを備えることを特徴とする。
この構成によれば、液晶駆動回路が、省電力化を図った請求項1ないし請求項6のいずれかの項目に記載の負荷容量駆動回路を用いた構成としたので、電流駆動能力を抑え、携帯機器に最適な回路構成をとることが可能となる。
この構成によれば、液晶駆動回路が、省電力化を図った請求項1ないし請求項6のいずれかの項目に記載の負荷容量駆動回路を用いた構成としたので、電流駆動能力を抑え、携帯機器に最適な回路構成をとることが可能となる。
また、この発明における負荷容量駆動回路によれば、消費電力を低下させることができるので、負荷容量駆動回路をIC(Integrated Circuit)化した際に、トランジスタ等の駆動用素子のサイズを小さくすることができ、回路の規模が小さくなっていることと相俟って、負荷容量駆動回路のICの小型化を図ることができるので、液晶駆動装置の小型化やコストダウンを図ることができる効果がある。
また、この発明における液晶駆動装置によれば、消費電力を低下させることができるので、これを使用した携帯機器の電池の寿命を気にする必要を減らすことができ、且つ、電池の小型・軽量化により、液晶駆動装置の小型・軽量化を図ることができる効果がある。
以下、図面を参照し、本発明の実施形態について説明する。
図1(a)は、本発明の第1の実施形態に係る負荷容量駆動回路16aの構成を示す回路図である。この図において、負荷容量駆動回路16aは、pMOSトランジスタM1(増幅素子)と、電流値Ibの定電流供給を行う定電流源Ires1(定電流回路)と、入力容量C1(コンデンサ)と、同時に関連して開閉するスイッチSW1、SW2、SW6(以上、第1のスイッチ手段)およびスイッチSW4、SW5(以上、第2のスイッチ手段)とから構成される。上述した各スイッチ群は、アナログスイッチによって構成され、図示しないスイッチ制御回路(制御回路)によって開閉される。入力容量C1は、大きくするとチップ上にて面積を要し、小さくするとリークの問題が発生するので、例えば、0.5〜1pFとする。
図1(a)は、本発明の第1の実施形態に係る負荷容量駆動回路16aの構成を示す回路図である。この図において、負荷容量駆動回路16aは、pMOSトランジスタM1(増幅素子)と、電流値Ibの定電流供給を行う定電流源Ires1(定電流回路)と、入力容量C1(コンデンサ)と、同時に関連して開閉するスイッチSW1、SW2、SW6(以上、第1のスイッチ手段)およびスイッチSW4、SW5(以上、第2のスイッチ手段)とから構成される。上述した各スイッチ群は、アナログスイッチによって構成され、図示しないスイッチ制御回路(制御回路)によって開閉される。入力容量C1は、大きくするとチップ上にて面積を要し、小さくするとリークの問題が発生するので、例えば、0.5〜1pFとする。
pMOSトランジスタM1のソースSは、Vdd(第1の電源)に接続され、ゲートGは入力容量C1の一端が接続される。ドレインDは定電流源Ires1の負出力端に接続され、定電流源Ires1の正出力端はVss(第2の電源)に接続される。入力容量C1の他端がスイッチSW1を介して入力端子Tviに接続され、出力端子TvoがスイッチSW6を介してVssに接続される。pMOSトランジスタM1のゲートGとドレインDとの間にスイッチSW2が介挿される。入力容量C1とスイッチSW1との接続点Vmには、pMOSトランジスタM1のドレインDとの間にスイッチSW4が介挿され、出力端子Tvoとの間には、スイッチSW5が介挿される。負荷容量Cloadは、例えば、液晶パネルの画素であり、その個別電極が出力端子Tvoに接続される。また、Vcomは共通電極を示している。
次に、第1の実施形態に係る負荷容量駆動回路16aの動作を図1および図2を参照して説明する。図2は、同実施形態における初期化期間および出力期間の負荷容量駆動回路16aの各ノードの電圧変化を示す図である。
(a)初期化期間
先ず、図1(a)に示すように、スイッチSW1、SW2、SW6が閉路され、pMOSトランジスタM1のゲートGとドレインDが接続されることにより、pMOSトランジスタM1がダイオード接続され、定電流源Ires1によりドレインDにバイアス電流Ibが流れる。pMOSトランジスタM1のドレインDにバイアス電流Ibが流れる場合に、ゲートGとソースS間電圧Vgsが一義的に決まるため、入力電圧VinとpMOSトランジスタM1のゲートGの電位との差分の電圧が入力容量C1に記憶される。
一方、負荷容量CloadはスイッチSW6によって、Vssと接続され、蓄積していた電荷が放電される。
(a)初期化期間
先ず、図1(a)に示すように、スイッチSW1、SW2、SW6が閉路され、pMOSトランジスタM1のゲートGとドレインDが接続されることにより、pMOSトランジスタM1がダイオード接続され、定電流源Ires1によりドレインDにバイアス電流Ibが流れる。pMOSトランジスタM1のドレインDにバイアス電流Ibが流れる場合に、ゲートGとソースS間電圧Vgsが一義的に決まるため、入力電圧VinとpMOSトランジスタM1のゲートGの電位との差分の電圧が入力容量C1に記憶される。
一方、負荷容量CloadはスイッチSW6によって、Vssと接続され、蓄積していた電荷が放電される。
(b)出力期間
次に、各スイッチが図1(b)に示すように切替わり、負荷容量駆動回路16aは出力期間に移行する。具体的に、スイッチSW1、SW2、SW6が開路されて、入力端子Tviと入力容量C1との間、pMOSトランジスタM1のゲートGとドレインDとの間、出力端子とVssとの間がそれぞれ遮断される。同時に、スイッチSW4、SW5が閉路され、入力容量C1とスイッチSW1との接続点Vmに、pMOSトランジスタM1のドレインDおよび出力端子Tvoが接続される。
次に、各スイッチが図1(b)に示すように切替わり、負荷容量駆動回路16aは出力期間に移行する。具体的に、スイッチSW1、SW2、SW6が開路されて、入力端子Tviと入力容量C1との間、pMOSトランジスタM1のゲートGとドレインDとの間、出力端子とVssとの間がそれぞれ遮断される。同時に、スイッチSW4、SW5が閉路され、入力容量C1とスイッチSW1との接続点Vmに、pMOSトランジスタM1のドレインDおよび出力端子Tvoが接続される。
このとき、入力電圧VinはVssよりも通常は高い電位なので、上記のスイッチ接続が行われると、図2に示すように、入力容量C1とスイッチSW1との接続点Vmの電位が一瞬Vssになる。そのため、pMOSトランジスタのゲートGの電位が(Vin−Vss)だけ低い電圧になり、pMOSトランジスタM1がオンして、負荷容量Cloadに電流を供給して、負荷容量Cloadを充電する。
そして、負荷容量Cloadを充電することにより、出力電圧Voutが上昇し、入力電圧Vinと等しくなると、pMOSトランジスタM1のゲートGの電位が、初期化期間におけるゲートGの電位(Vdd−Vgs)と等しくなり、pMOSトランジスタのゲートGとソースS間の電圧Vgsによって決まる電流IbがドレインDに流れる。この電流Ibは負荷容量Cloadへ分流することなく、全電流が定電流源Ires1に流れ、負荷容量Cloadへの電流供給の動作が停止する。
このとき、電流Ibの大きさは、駆動能力と直接関係しないため、小さな値にすることができる。しかし、Ibの大きさを0にすると、負荷容量Cloadへの電流供給の動作が停止した状態での入力電圧と出力電圧との誤差であるオフセット電圧が大きくなるという問題がある。そのため、オフセット電圧を許容範囲内に収められる範囲にて電流Ibをできるだけ小さくすることになる。例えば、オフセット電圧は、規定された液晶の表示諧調において、隣り合った階調間の駆動電圧の差分より十分に小さいことが要求され、Vdd=5V、Vss=0Vにおいて、オフセット電圧が±20mV以下になるようにIbを規定している。このとき、前記のように規定された電流Ibを流すことによって、pMOSトランジスタM1を遷移領域と飽和領域の中間位の領域にて使用することになる。
一方、図6に示す、従来の液晶駆動回路における負荷容量駆動回路15においては、バイアス電流I2の大きさは、駆動能力に直接関係し、また、駆動周波数や負荷容量とも関係するため、ある程度、大きくしておかなければならない。具体的に、上述した負荷容量駆動回路16aにおける電流Ibの約10倍以上の値となる。このように、負荷容量駆動回路16aは従来の構成の負荷容量駆動回路15に比して定電流源Ires1の電流値Ibを大幅に小さくすることができる。
また、従来の液晶駆動回路における負荷容量駆動回路15においては、上述したように、バイアス電流I2を大きくしておく必要から、バイアス電流I2の駆動用のトランジスタのサイズもそれに応じて大きなものにしておく必要がある。しかし、本実施形態における負荷容量駆動回路16aを構成するMOSトランジスタM1は、定電流源Ires1の電流値Ibを1/10以下に小さくできるため、図6に示す、負荷容量駆動回路15におけるMOSトランジスタP3に比して少なくとも1/4以下のサイズにすることができる。
このように、上記実施形態によれば、MOSトランジスタM1を大きな電流駆動能力を必要としない構成にしたため、消費電力の削減を図ることができる。また、使用するMOSトランジスタのサイズを小さくすることができるので、負荷容量駆動回路16aの素子数を削減できることと相俟って、負荷容量駆動回路16aのチップサイズの小型化を実現して、コストダウンをすることができる。
次に、本発明の第2の実施形態について説明する。
第1の実施形態においては、駆動用トランジスタであるpMOSトランジスタM1が電流の供給機能しか持てないために、初期化期間において一旦、負荷容量CloadをVssに設定する必要があることより、負荷容量Cloadから必要以上に放電させることになるため、このときに、無駄な電力消費をしてしまう欠点がある。それをこの第2の実施形態において解決している。
この第2の実施形態による負荷容量駆動回路16bは、負荷容量駆動回路16aと同様に、初期化期間と出力期間との2つの状態を繰り返して動作し、これらの期間を1周期として入力電圧Vinにより出力電圧Voutを出力する。
第1の実施形態においては、駆動用トランジスタであるpMOSトランジスタM1が電流の供給機能しか持てないために、初期化期間において一旦、負荷容量CloadをVssに設定する必要があることより、負荷容量Cloadから必要以上に放電させることになるため、このときに、無駄な電力消費をしてしまう欠点がある。それをこの第2の実施形態において解決している。
この第2の実施形態による負荷容量駆動回路16bは、負荷容量駆動回路16aと同様に、初期化期間と出力期間との2つの状態を繰り返して動作し、これらの期間を1周期として入力電圧Vinにより出力電圧Voutを出力する。
図3(a)は、本発明の第2の実施形態に係る負荷容量駆動回路16bの構成ならびに初期化期間におけるスイッチ群の接続状態を示す回路図である。図3(b)は、同負荷容量駆動回路16bの出力期間におけるスイッチ群の接続状態を示す等価回路図である。また、図4は、同実施形態における初期化期間および出力期間の負荷容量駆動回路16bの各ノードの電圧変化を示す図である。
図3(a)、図3(b)において、負荷容量駆動回路16bは、pMOSトランジスタM1(第1の増幅素子)と、nMOSトランジスタM2(第2の増幅素子)と、入力容量C1(第1のコンデンサ)と、入力容量C2(第2のコンデンサ)と、電流値Ibの定電流供給を行う定電流源Ires1と、(第1の定電流回路)と、定電流源Ires2(第2の定電流回路)と、同時に関連して開閉するスイッチSW1、SW2、SW3、SW5、SW6(以上、第1のスイッチ手段)およびスイッチSW4、SW7、SW8(以上、第2のスイッチ手段)とから構成される。上述した各スイッチ群は、アナログスイッチによって構成され、図示しないスイッチ制御回路(制御回路)によって開閉される。
pMOSトランジスタM1のソースSは、Vddに接続され、ゲートGは入力容量C1の一端が接続される。ドレインDはスイッチSW3を介して定電流源Ires1の負出力端に接続され、定電流源Ires1の正出力端はVssに接続される。入力容量C1の他端がスイッチSW1を介して入力端子Tviに接続される。pMOSトランジスタM1のゲートGとドレインDとの間にスイッチSW2が介挿される。入力容量C1とスイッチSW1との接続点Vmには、pMOSトランジスタM1のドレインDとの間にスイッチSW4が介挿される。
また、nMOSトランジスタM2のソースSは、Vssに接続され、ゲートGは入力容量C2の一端が接続される。ドレインDはスイッチSW6を介して定電流源Ires2の正出力端に接続され、定電流源Ires1の負出力端はVddに接続される。入力容量C2の他端が、入力容量C1とスイッチSW1との接続点Vmに接続される。nMOSトランジスタM2のゲートGとドレインDとの間にスイッチSW5が介挿される。入力容量C2とスイッチSW1との接続点Vmには、nMOSトランジスタM2のドレインDとの間にスイッチSW7が介挿され、出力端子Tvoに接続された負荷容量Cloadが、スイッチSW8を介して、入力容量C1とスイッチSW1との接続点Vmに接続される。
次に、第2の実施形態に係る負荷容量駆動回路15bの動作を図3および図4を参照して説明する。
(a)初期化期間
先ず、図3(a)を参照して、スイッチSW1、SW2、SW3、SW5、SW6が閉路され、pMOSトランジスタM1およびnMOSトランジスタM2のゲートGとドレインDがそれぞれ接続されることにより、pMOSトランジスタM1およびnMOSトランジスタM2がそれぞれダイオード接続され、各々、定電流源Ires1または定電流源Ires2によりドレインDにバイアス電流Ibが流れる。pMOSトランジスタM1またはnMOSトランジスタM2のドレインDにバイアス電流Ibが流れる場合に、各々のMOSトランジスタのゲートGとソースS間電圧Vgs1およびVgs2が一義的に決まるため、入力電圧VinとpMOSトランジスタM1のゲートGの電位との差分の電圧が入力容量C1に記憶され、入力電圧VinとnMOSトランジスタM2のゲートGの電位との差分の電圧が入力容量C2に記憶される。
一方、負荷容量CloadはスイッチSW8によって、負荷容量駆動回路16bと遮断され、蓄積していた電荷の放電は行われない。
(a)初期化期間
先ず、図3(a)を参照して、スイッチSW1、SW2、SW3、SW5、SW6が閉路され、pMOSトランジスタM1およびnMOSトランジスタM2のゲートGとドレインDがそれぞれ接続されることにより、pMOSトランジスタM1およびnMOSトランジスタM2がそれぞれダイオード接続され、各々、定電流源Ires1または定電流源Ires2によりドレインDにバイアス電流Ibが流れる。pMOSトランジスタM1またはnMOSトランジスタM2のドレインDにバイアス電流Ibが流れる場合に、各々のMOSトランジスタのゲートGとソースS間電圧Vgs1およびVgs2が一義的に決まるため、入力電圧VinとpMOSトランジスタM1のゲートGの電位との差分の電圧が入力容量C1に記憶され、入力電圧VinとnMOSトランジスタM2のゲートGの電位との差分の電圧が入力容量C2に記憶される。
一方、負荷容量CloadはスイッチSW8によって、負荷容量駆動回路16bと遮断され、蓄積していた電荷の放電は行われない。
(b)出力期間
次に、各スイッチが図3(b)に示すように切替わり、負荷容量駆動回路16bは出力期間に移行する。具体的に、スイッチSW1、SW2、SW3、SW5、SW6が開路されて、入力端子Tviと入力容量C1との間、pMOSトランジスタM1のドレインDとゲートGおよび定電流源Ires1の負出力端との間、nMOSトランジスタM2のドレインDとゲートGおよび定電流源Ires2の正出力端との間がそれぞれ遮断される。同時に、スイッチSW4、SW7、SW8が閉路され、入力容量C1とスイッチSW1との接続点Vmに、pMOSトランジスタM1のドレインDおよびnMOSトランジスタM2のドレインDならびに出力端子Tvoが接続される。
次に、各スイッチが図3(b)に示すように切替わり、負荷容量駆動回路16bは出力期間に移行する。具体的に、スイッチSW1、SW2、SW3、SW5、SW6が開路されて、入力端子Tviと入力容量C1との間、pMOSトランジスタM1のドレインDとゲートGおよび定電流源Ires1の負出力端との間、nMOSトランジスタM2のドレインDとゲートGおよび定電流源Ires2の正出力端との間がそれぞれ遮断される。同時に、スイッチSW4、SW7、SW8が閉路され、入力容量C1とスイッチSW1との接続点Vmに、pMOSトランジスタM1のドレインDおよびnMOSトランジスタM2のドレインDならびに出力端子Tvoが接続される。
今、出力電圧Voutが入力電圧Vinよりも高い電位にあったとする。この場合、図4に示すように、入力容量C1とスイッチSW1との接続点Vmの電位が一瞬Voutになる。そのため、pMOSトランジスタM1およびnMOSトランジスタM2のゲートGの電位がpMOSトランジスタM1のドレインDの電位より(Vout−Vin)だけ高い電圧になり、pMOSトランジスタM1がオフしてnMOSトランジスタM2がオンして、負荷容量CloadがnMOSトランジスタM2を介して放電される。それにより、出力電圧Voutが下がり始め、出力電圧Voutが入力電圧Vinに達すると、負荷容量Cloadからの放電が完了する。このときのIbの設定方法は第1の実施形態と同様である。そして、出力電圧Voutが入力電圧Vinに等しくなる。
また、当初の出力電圧Voutが入力電圧Vinよりも低い電位にあった場合は、上述した結果とは逆に、nMOSトランジスタM2がオフ、pMOSトランジスタM1がオンして、負荷容量Cloadへ電流を供給する。それにより、上記とは逆に、出力電圧Voutが上がり始め、出力電圧Voutが入力電圧Vinに達すると、上記と同様の過程によって、負荷容量Cloadの充電が完了する。
以上のように、上記実施形態によれば、pMOSトランジスタとnMOSトランジスタをコンプリメンタリに組んで、プッシュプル動作を行わせることによって、第1の実施形態における、初期化期間の負荷容量Cloadの放電動作を不要にし、更なる低電力化が可能になる。例えば、第1の実施形態においては、負荷容量Cloadが入力電圧Vinに近い値にて充電されていても、負荷容量駆動回路が、負荷容量Cloadを初期化期間において強制的にVssに接続して放電し、出力期間において、また、入力電圧Vinまで充電するといった、余計な電力消費をするという問題を回避することができる。
次に、本発明の第3の実施形態について説明する。
第3の実施形態においては、第1または第2の実施形態に係る負荷容量駆動回路16aまたは16bを応用して、液晶パネルを駆動する液晶駆動回路を構成する。
図5は、本発明の第3の実施形態に係る液晶駆動回路の構成を示す回路図である。この図において、液晶駆動回路は、走査線1と、データ線2と、薄膜トランジスタ3と、画素電極4(液晶表示画素)と、液晶を介した対向電極(図示せず)から構成されるTFTアレイ5と、タイミングコントロール9と、スキャンドライバ10(走査線駆動回路)と、データドライバ11とから構成される。
第3の実施形態においては、第1または第2の実施形態に係る負荷容量駆動回路16aまたは16bを応用して、液晶パネルを駆動する液晶駆動回路を構成する。
図5は、本発明の第3の実施形態に係る液晶駆動回路の構成を示す回路図である。この図において、液晶駆動回路は、走査線1と、データ線2と、薄膜トランジスタ3と、画素電極4(液晶表示画素)と、液晶を介した対向電極(図示せず)から構成されるTFTアレイ5と、タイミングコントロール9と、スキャンドライバ10(走査線駆動回路)と、データドライバ11とから構成される。
データドライバ11は、シフトレジスタ・データラッチ12(記憶回路)と、R−String(抵抗ストリング)13と、D/Aコンバータ14(ディジタル/アナログ変換器)と、本発明の第1の実施形態に係る負荷容量駆動回路16aまたは本発明の第2の実施形態に係る負荷容量駆動回路16bとから構成される。
尚、前述した、QVGAパネルを駆動する際には、負荷容量駆動回路16aまたは16bは(240×3)個、必要になる。
尚、前述した、QVGAパネルを駆動する際には、負荷容量駆動回路16aまたは16bは(240×3)個、必要になる。
次に、本実施形態に係る液晶駆動回路の動作について説明する。
タイミングコントロール9は、データドライバ11およびスキャンドライバ10に同期信号を出力する。また、データドライバ11内においては、タイミングコントロール9が出力した同期信号に基づいて、シフトレジスタ・データラッチ12により各画素単位にてシリアルに入力されたディジタル信号を各データ線毎に分配し、R−String(抵抗ストリング)13およびD/Aコンバータ14(ディジタル/アナログ変換器)によりD/A変換し、変換されたアナログ電圧を負荷容量駆動回路16aまたは16bに出力する。負荷容量駆動回路16aまたは16bは入力した該アナログ電圧と等しい電圧をデータ線2に送出する。スキャンドライバ10はタイミングコントロール9が出力した同期信号に基づいて走査線1を順次選択し、選択された走査線1にゲートが接続されている薄膜トランジスタ3を順次オンさせる。走査線1によってオンされた薄膜トランジスタ3は、データ線2に出力されたアナログ信号を画素電極4に出力して電荷を書き込み、画素電極4の液晶の電気工学特性(透過率)を変化させて、液晶の表示を行う。
タイミングコントロール9は、データドライバ11およびスキャンドライバ10に同期信号を出力する。また、データドライバ11内においては、タイミングコントロール9が出力した同期信号に基づいて、シフトレジスタ・データラッチ12により各画素単位にてシリアルに入力されたディジタル信号を各データ線毎に分配し、R−String(抵抗ストリング)13およびD/Aコンバータ14(ディジタル/アナログ変換器)によりD/A変換し、変換されたアナログ電圧を負荷容量駆動回路16aまたは16bに出力する。負荷容量駆動回路16aまたは16bは入力した該アナログ電圧と等しい電圧をデータ線2に送出する。スキャンドライバ10はタイミングコントロール9が出力した同期信号に基づいて走査線1を順次選択し、選択された走査線1にゲートが接続されている薄膜トランジスタ3を順次オンさせる。走査線1によってオンされた薄膜トランジスタ3は、データ線2に出力されたアナログ信号を画素電極4に出力して電荷を書き込み、画素電極4の液晶の電気工学特性(透過率)を変化させて、液晶の表示を行う。
このとき、液晶駆動回路において、最も多く電力を消費しているところが、負荷容量駆動回路であるので、ここに、前述したような、低消費電力化を図った負荷容量駆動回路16aまたは16bを用いることにより、液晶駆動回路全体の低消費電力化を図ることができる。
特に、液晶駆動においては、走査線を順次駆動する動作のため、間欠的に電圧を出力すればよいので、前述したような初期化期間と出力期間との2つの状態を繰り返して動作し、これらの期間を1周期として入力電圧Vinにより出力電圧Voutを出力する、負荷容量駆動回路16aまたは16bの動作は有効である。
特に、液晶駆動においては、走査線を順次駆動する動作のため、間欠的に電圧を出力すればよいので、前述したような初期化期間と出力期間との2つの状態を繰り返して動作し、これらの期間を1周期として入力電圧Vinにより出力電圧Voutを出力する、負荷容量駆動回路16aまたは16bの動作は有効である。
以上のように、上記実施形態によれば、低消費電力化を図った負荷容量駆動回路16aまたは16bを用いて、液晶駆動回路全体の消費電力を低下させることができる。
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲での設計変更も含まれる。
1 ・・・ 走査線
2 ・・・ データ線
3 ・・・ 薄膜トランジスタ
4 ・・・ 画素電極(液晶表示画素)
5 ・・・ TFTアレイ
9 ・・・ タイミングコントロール
10 ・・・ スキャンドライバ(走査線駆動回路)
11 ・・・ データドライバ
12 ・・・ シフトレジスタ・データラッチ(記憶回路)
13 ・・・ R−String
14 ・・・ D/Aコンバータ(ディジタル/アナログ変換器)
15 ・・・ 負荷容量駆動回路
16a、16b ・・・ 負荷容量駆動回路
2 ・・・ データ線
3 ・・・ 薄膜トランジスタ
4 ・・・ 画素電極(液晶表示画素)
5 ・・・ TFTアレイ
9 ・・・ タイミングコントロール
10 ・・・ スキャンドライバ(走査線駆動回路)
11 ・・・ データドライバ
12 ・・・ シフトレジスタ・データラッチ(記憶回路)
13 ・・・ R−String
14 ・・・ D/Aコンバータ(ディジタル/アナログ変換器)
15 ・・・ 負荷容量駆動回路
16a、16b ・・・ 負荷容量駆動回路
Claims (7)
- 予め決められたデータ周期において入力端の信号に基づいて出力端に接続された負荷容量を充電する負荷容量駆動回路であって、
第1の電極が第1の電源に接続された増幅素子と、
一端が前記増幅素子の制御電極に接続されたコンデンサと、
前記増幅素子の第2の電極と第2の電源との間に介挿された定電流回路と、
前記データ周期の前半において、前記コンデンサを前記入力端の信号で充電すると共に、前記負荷容量を前記第2の電源に接続して放電し、前記データ周期の後半において、前記コンデンサの他端を前記出力端に接続すると共に、前記負荷容量を前記増幅素子の第2の電極を流れる電流によって充電する制御回路と、
を備えることを特徴とする負荷容量駆動回路。 - 予め決められたデータ周期において入力端の信号に基づいて出力端に接続された負荷容量を充電する負荷容量駆動回路であって、
ソースが第1の電源に接続されたMOSトランジスタと、
一端が前記MOSトランジスタのゲートに接続されたコンデンサと、
前記MOSトランジスタのドレインと第2の電源との間に介挿された定電流回路と、
前記データ周期の前半において、前記コンデンサの他端を前記入力端に接続すると共に、前記出力端を前記第2の電極に接続する第1のスイッチ手段と、
前記データ周期の後半において、前記コンデンサの他端を前記出力端に接続すると共に、前記出力端を前記MOSトランジスタのドレインに接続する第2のスイッチ手段と、
を備えることを特徴とする負荷容量駆動回路。 - 前記定電流回路が、前記定電流回路によって定まるバイアス電流値を前記増幅素子または前記MOSトランジスタに流すときの前記増幅素子の前記制御端子の電圧または前記MOSトランジスタのゲートの電圧と、前記入力端子の電圧との差分の電圧を前記コンデンサに設定することを特徴とする請求項1または請求項2のいずれかの項に記載の負荷容量駆動回路。
- 予め決められたデータ周期において入力端の信号に基づいて出力端に接続された負荷容量を充電する負荷容量駆動回路であって、
第1の電極が第1の電源に接続された第1の増幅素子と、
一端が前記第1の増幅素子の制御電極に接続された第1のコンデンサと、
一端が前記第2の電源に接続された第1の定電流回路と、
第1の電極が第2の電源に接続された第2の増幅素子と、
一端が前記第2の増幅素子の制御電極に接続された第2のコンデンサと、
一端が前記第1の電源に接続された第2の定電流回路と、
前記データ周期の前半において、前記第1の定電流回路の他端と前記第1の増幅素子の第2の電極とを接続し、前記第2の定電流回路の他端と前記第2の増幅素子の第2の電極とを接続し、前記第1のコンデンサおよび前記第2のコンデンサを前記入力端の信号で充電し、前記データ周期の後半において、前記第1のコンデンサおよび前記第2のコンデンサの他端を前記出力端に接続すると共に、前記負荷容量を前記第1の増幅素子の第2の電極を流れる電流によって充電し、または前記負荷容量を前記第2の増幅素子の第2の電極を流れる電流によって放電する制御回路と、
を備えることを特徴とする負荷容量駆動回路。 - 予め決められたデータ周期において入力端の信号に基づいて出力端に接続された負荷容量を充電する負荷容量駆動回路であって、
ソースが第1の電源に接続された第1のMOSトランジスタと、
一端が前記第1のMOSトランジスタのゲートに接続された第1のコンデンサと、
一端が前記第2の電源に接続された第1の定電流回路と、
ソースが第2の電源に接続された第2のMOSトランジスタと、
一端が前記第2のMOSトランジスタのゲートに接続された第2のコンデンサと、
一端が前記第1の電源に接続された第2の定電流回路と、
前記データ周期の前半において、前記第1のコンデンサおよび前記第2のコンデンサの他端を前記入力端に接続すると共に、前記第1の定電流回路と前記第1のMOSトランジスタのドレインとを接続し、前記第2の定電流回路と前記第2のMOSトランジスタのドレインとを接続する第3のスイッチ手段と、
前記データ周期の後半において、前記第1のコンデンサおよび前記第2のコンデンサの他端を前記出力端に接続すると共に、前記出力端を前記第1のMOSトランジスタおよび前記第2のMOSトランジスタのドレインに接続する第4のスイッチ手段と、
を備えることを特徴とする負荷容量駆動回路。 - 前記第1の定電流回路が、前記第1の定電流回路によって定まるバイアス電流値を前記第1の増幅素子または前記第1のMOSトランジスタに流すときの前記第1の増幅素子の前記制御端子の電圧または前記第1のMOSトランジスタのゲートの電圧と、前記入力端子の電圧との差分の電圧を前記第1のコンデンサに設定し、
前記第2の定電流回路が、前記第2の定電流回路によって定まるバイアス電流値を前記第2の増幅素子または前記第2のMOSトランジスタに流すときの前記第2の増幅素子の前記制御端子の電圧または前記第2のMOSトランジスタのゲートの電圧と、前記入力端子の電圧との差分の電圧を前記第2のコンデンサに設定する、
ことを特徴とする請求項4または請求項5のいずれかの項に記載の負荷容量駆動回路。 - マトリックス状に配置された液晶表示画素によって構成される液晶表示パネルを駆動する液晶駆動回路であって、
表示データが記憶される記憶回路と、
前記記憶回路内のデータをアナログ信号に変換するディジタル/アナログ変換器と、
前記ディジタル/アナログ変換器の出力信号によって前記液晶表示画素を駆動する請求項1ないし請求項6のいずれかの項に記載の負荷容量駆動回路と、
所定のデータ周期で前記液晶表示パネルの走査線を駆動する走査線駆動回路と、
を備えることを特徴とする液晶駆動回路。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8289260B2 (en) | 2006-01-20 | 2012-10-16 | Samsung Electronics Co., Ltd. | Driving device, display device, and method of driving the same |
US10290249B2 (en) | 2015-01-27 | 2019-05-14 | Seiko Epson Corporation | Driver, electro-optical apparatus, and electronic device |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4271479B2 (ja) * | 2003-04-09 | 2009-06-03 | 株式会社半導体エネルギー研究所 | ソースフォロワ及び半導体装置 |
US20090174372A1 (en) * | 2006-05-24 | 2009-07-09 | Kazuhiro Maeda | Analog Output Circuit, Data Signal Line Driving Circuit, Display, and Potential Writing Method |
KR100871630B1 (ko) * | 2007-06-13 | 2008-12-02 | 주식회사 티엘아이 | 시분할된 데이터 구간을 가지는 전류형 액티브 평판디스플레이 장치 및 이의 구동방법 |
TWI520122B (zh) * | 2014-01-08 | 2016-02-01 | 友達光電股份有限公司 | 顯示裝置 |
CN110491333B (zh) | 2019-10-15 | 2020-01-21 | 上海视欧光电科技有限公司 | 一种内插运放电路和显示面板 |
CN113740653B (zh) * | 2021-09-08 | 2022-07-29 | 无锡力芯微电子股份有限公司 | 适用于ldo动态负载响应的高精度评估方法及电路 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11119734A (ja) * | 1997-10-08 | 1999-04-30 | Fujitsu Ltd | 液晶表示装置の駆動回路、及び液晶表示装置 |
US6469562B1 (en) * | 2000-06-26 | 2002-10-22 | Jun-Ren Shih | Source follower with Vgs compensation |
JP2003283271A (ja) * | 2002-01-17 | 2003-10-03 | Semiconductor Energy Lab Co Ltd | 電気回路 |
-
2004
- 2004-02-27 JP JP2004054913A patent/JP2005242215A/ja not_active Withdrawn
-
2005
- 2005-02-17 US US11/061,409 patent/US20050190139A1/en not_active Abandoned
- 2005-02-25 KR KR1020050016112A patent/KR20060042401A/ko not_active Application Discontinuation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8289260B2 (en) | 2006-01-20 | 2012-10-16 | Samsung Electronics Co., Ltd. | Driving device, display device, and method of driving the same |
US10290249B2 (en) | 2015-01-27 | 2019-05-14 | Seiko Epson Corporation | Driver, electro-optical apparatus, and electronic device |
Also Published As
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KR20060042401A (ko) | 2006-05-12 |
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