JP4201765B2 - 画像表示素子のデータ線駆動回路および画像表示装置 - Google Patents

Description

この発明は、画像表示素子のデータ線駆動回路および画像表示装置に関し、特に、回路を構成するトランジスタの特性の影響を排除したデータ線駆動回路および画像表示装置に関する。

負荷の変動とは無関係に一定の電流を流す定電流回路は、半導体集積回路における基本的かつ最も重要な回路の１つである。

従来より、定電流回路には、カレントミラー型の回路を用いるのが一般的である。カレントミラー型の定電流回路においては、それぞれのゲートが接続された２つのトランジスタの一方のトランジスタがダイオード接続され、そのトランジスタに流れる一定の基準電流に対して両トランジスタの能力比（具体的にはチャネル幅の比）倍の一定電流を、独立した電位にある負荷回路と接続された他方のトランジスタに流すことができる。

このカレントミラー型の定電流回路においては、電流の設定精度は、カレントミラーを構成するトランジスタの電流駆動能力が設計どおりであるか否かによる。一般に、トランジスタの駆動電流Ｉｄは、下記（１）式によって示される。

Ｉｄ＝β（Ｖｇｓ−Ｖｔｈ）² …（１）
ここで、Ｖｇｓはゲート電圧を示し、Ｖｔｈはしきい値電圧を示し、βはコンダクタンスを示している。すなわち、駆動電流の設定精度は、トランジスタの製造プロセスによって定まるコンダクタンスβおよびゲート電圧すなわち電源電圧の影響を受けるほか、そのトランジスタのしきい値電圧Ｖｔｈの影響を受ける。

特開平５−１９１１６６号公報（特許文献１）では、カレントミラーを構成するトランジスタのしきい値電圧Ｖｔｈに影響されずに所望の駆動電流を設定可能にするため、ドレインが抵抗Ｒを介してゲートに接続される第１のトランジスタと、ゲートが第１のトランジスタのドレインに接続され、第１のトランジスタと能力比が等しい第２のトランジスタとを、２つのトランジスタの能力比がＫ：１のカレントミラー回路で駆動することによって、製造偏差に対して電流のばらつきを小さくでき、かつ、第１および第２のトランジスタのしきい値電圧と無関係に電流を設定することができる定電流回路が開示されている（特許文献１参照）。
特開平５−１９１１６６号公報

しかしながら、特開平５−１９１１６６号公報に記載された定電流回路を含むカレントミラーを用いる定電流回路は、カレントミラーを構成する２つのトランジスタのしきい値電圧Ｖｔｈが等しいことを前提としている。たとえば、特開平５−１９１１６６号公報に記載された定電流回路においては、第１および第２のトランジスタもカレントミラーを構成しており、この第１および第２のトランジスタのしきい値電圧Ｖｔｈは同じであることを前提とし、また、第１および第２のトランジスタを駆動するカレントミラー回路を構成する２つのトランジスタのしきい値電圧も互いに等しいことを前提としている。

すなわち、カレントミラー回路を構成する２つのトランジスタにおいて、基準電流が流れるトランジスタ（以下、「基準トランジスタ」とも称する。）のしきい値電圧Ｖｔｈ１と駆動電流が流れるトランジスタ（以下、「駆動トランジスタ」とも称する。）のしきい値電圧Ｖｔｈ２とが異なる場合、駆動電流の設定精度が劣化する。さらに、しきい値電圧Ｖｔｈ２がしきい値電圧Ｖｔｈ１よりも大きいときは、基準トランジスタが導通しているにも拘わらず駆動トランジスタが非導通となり、駆動電流が流れなくなることもある。

特に、ガラス基板上や樹脂基板上に形成されるポリシリコン型の薄膜トランジスタ（以下、「ＴＦＴ」または「ＴＦＴ素子」とも称する。）においては、シリコン基板上に形成されるトランジスタ（以下、ＴＦＴと比較して「バルクトランジスタ」とも称する。）と比べてそのしきい値電圧のばらつきが大きく、定電流回路をＴＦＴで構成する場合には、上述した問題が顕著に現われる。

近年、フラットパネル・ディスプレイの分野において主力的なＴＦＴ液晶表示装置や、ここ数年注目されてきた低温ポリシリコン型ＴＦＴで構成されるエレクトロルミネッセンス表示装置（以下、「ＥＬ表示装置」とも称する。）において、従来外付けのＬＳＩによって構成されていた周辺回路を画像表示部と同一のガラス基板上に一体成形することが望まれている。画像表示部とともに周辺回路も同一のガラス基板上に一体成形できると、画像表示装置を小型化できるからである。

一方、これらの画像表示装置においては、画素に印加する電圧を変化させることによって階調表示を行なっている。すなわち、液晶表示装置においては、画素に印加する電圧を変化させることにより、液晶の透過率を変化させる電圧変調法が一般的に採用されている。また、ＥＬ表示装置においては、画素に印加する電圧を変化させることによって、画素ごとに設けられた電流駆動型発光素子である有機発光ダイオードに供給する電流を変化させることにより、有機発光ダイオードの表示輝度を変化させる。

そして、これらの画像表示装置の周辺回路の１つとして、画像データに応じた表示輝度で画素を駆動するための複数の電圧（以下、「階調電圧」とも称する。）を発生する電圧発生回路が設けられている。階調表示を機能付けるこの電圧発生回路に対しては、高い動作安定性が求められ、その高い安定動作を達成するためには、電圧発生回路に含まれる定電流回路の安定動作が重要となる。

また、電圧発生回路によって発生された階調電圧を受け、その階調電圧に対応する表示電圧を画素が接続されるデータ線へ出力する駆動回路（アナログアンプ）においても、電圧発生回路と同様に、高い動作安定性が求められ、さらに、オフセットのない高精度な表示電圧の出力が求められる。そして、この駆動回路の安定かつ高精度な動作においても、その内部に含まれる定電流回路の安定動作が重要となる。

しかしながら、上述したように、装置の小型化を目的として周辺回路に含まれる電圧発生回路や駆動回路を画像表示部とともに同一のガラス基板上に一体成形し、回路をＴＦＴで構成すると、ＴＦＴで構成された定電流回路において上述した問題が顕著に発生し、その結果、これらの画像表示装置の製造歩留りを大きく低下させてしまう。

そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、回路を構成するトランジスタのしきい値電圧のばらつきの影響を排除した定電流回路を提供することである。

また、この発明の別の目的は、回路を構成するトランジスタのしきい値電圧のばらつきの影響を排除した定電流回路を備える、画像表示素子のデータ線駆動回路を提供することである。

さらに、この発明の別の目的は、回路を構成するトランジスタのしきい値電圧のばらつきの影響を排除した定電流回路および／またはそのような定電流回路を含むデータ線駆動回路を備える画像表示装置を提供することである。

この発明によれば、定電流回路は、第１のノードと第２のノードとの間に接続されるトランジスタと、トランジスタのしきい値電圧に応じて決定され、かつ、トランジスタをＯＮするための第１の電圧を保持する電圧保持回路とを備える。トランジスタは、第１の電圧をゲートに受け、第１のノードにおける電流を一定にする。第１のノードには、差動回路が接続される。

また、この発明によれば、画像表示装置は、行列状に配置された複数の画像表示素子と、複数の画像表示素子の行に対応して配置され、所定の周期で順次選択される複数の走査線と、複数の画像表示素子の列に対応して配置される複数のデータ線と、複数の画像表示素子の各々における表示輝度に対応する少なくとも１つの電圧レベルを発生する電圧発生回路と、電圧発生回路によって発生された少なくとも１つの電圧レベルを維持し、電流増幅して出力する少なくとも１つのバッファ回路と、走査対象行の画像表示素子ごとに対応する画素データによって指示される電圧レベルを走査対象行の画像表示素子ごとに少なくとも１つの電圧レベルから選択し、その選択した電圧レベルで複数のデータ線を活性化するデータ線ドライバとを備える。少なくとも１つのバッファ回路の各々は、少なくとも１つの電圧レベルのいずれかを入力し、かつ、電流増幅して出力する内部回路と、内部回路に一定の電流を流す定電流回路とからなる。定電流回路は、内部回路と第１のノードとの間に接続されるトランジスタと、トランジスタのしきい値電圧に応じて決定され、かつ、トランジスタをＯＮするための第１の電圧を保持する電圧保持回路とからなる。トランジスタは、第１の電圧をゲートに受け、内部回路における電流を一定にする。

また、この発明によれば、駆動回路は、入力電圧に応じた出力電圧を出力する駆動回路であって、第１の電源ノードと出力ノードとの間に接続される第１のトランジスタと、出力ノードと第２の電源ノードとの間に接続される定電流回路と、第１のトランジスタのしきい値電圧に応じて発生するオフセット電圧を補償するオフセット補償回路とを備える。オフセット補償回路は、オフセット電圧を保持し、保持されるオフセット電圧だけ入力電圧をシフトさせた第１の電圧を第１のトランジスタのゲート電極へ出力する。定電流回路は、出力ノードと第２の電源ノードとの間に接続される第２のトランジスタと、第２のトランジスタのしきい値電圧に応じて決定され、かつ、第２のトランジスタをオンするための第２の電圧を保持する第１の電圧保持回路とを含む。第２のトランジスタは、第２の電圧をゲート電極に受け、出力ノードに接続される第１のトランジスタにおける電流を一定にする。第１のトランジスタは、オフセット補償回路から出力される第１の電圧をゲート電極に受け、入力電圧と同電位の出力電圧を出力ノードへ出力する。

また、この発明によれば、駆動回路は、入力電圧に応じた出力電圧を出力する駆動回路であって、第１の電源ノードと出力ノードとの間に接続される第１の導電型の第１のトランジスタと、出力ノードと第２の電源ノードとの間に接続される第１の定電流回路と、第１の電圧を受け、その受けた第１の電圧を所定量シフトさせた第２の電圧を出力するレベルシフト回路とを備える。レベルシフト回路は、第３の電源ノードと第１の導電型の第１のトランジスタのゲート電極との間に接続される第２の定電流回路と、第１の導電型の第１のトランジスタのゲート電極と第４の電源ノードとの間に接続される第２の導電型の第１のトランジスタとを含む。駆動回路は、第１の導電型の第１のトランジスタのしきい値電圧と第２の導電型の第１のトランジスタのしきい値電圧との電圧差に応じて発生するオフセット電圧を補償するオフセット補償回路をさらに備える。オフセット補償回路は、オフセット電圧を保持し、保持されるオフセット電圧だけ入力電圧をシフトさせた電圧を第１の電圧として第２の導電型の第１のトランジスタのゲート電極へ出力する。第１の定電流回路は、出力ノードと第２の電源ノードとの間に接続される第１の導電型の第２のトランジスタと、第１の導電型の第２のトランジスタのしきい値電圧に応じて決定され、かつ、第１の導電型の第２のトランジスタをオンするための第３の電圧を保持する第１の電圧保持回路とを含む。第１の導電型の第２のトランジスタは、第３の電圧をゲート電極に受け、出力ノードに接続される第１の導電型の第１のトランジスタにおける電流を一定にする。第２の定電流回路は、第３の電源ノードと第１の導電型の第１のトランジスタのゲート電極との間に接続される第２の導電型の第２のトランジスタと、第２の導電型の第２のトランジスタのしきい値電圧に応じて決定され、かつ、第２の導電型の第２のトランジスタをオンするための第４の電圧を保持する第２の電圧保持回路とを含む。第２の導電型の第２のトランジスタは、第４の電圧をゲート電極に受け、第１の導電型の第１のトランジスタのゲート電極に接続される第２の導電型の第１のトランジスタにおける電流を一定にする。第２の導電型の第１のトランジスタは、オフセット補償回路から出力される第１の電圧をゲート電極に受け、当該第２の導電型の第１のトランジスタのしきい値電圧だけ第１の電圧をシフトさせた第２の電圧を第１の導電型の第１のトランジスタのゲート電極へ出力する。第１の導電型の第１のトランジスタは、レベルシフト回路から出力される第２の電圧をゲート電極に受け、入力電圧と同電位の出力電圧を出力ノードに出力する。

また、この発明によれば、画像表示装置は、行列状に配置された複数の画像表示素子と、複数の画像表示素子の行に対応して配置され、所定の周期で順次選択される複数の走査線と、複数の画像表示素子の列に対応して配置される複数のデータ線と、複数の画像表示素子の各々における表示輝度に対応する少なくとも１つの電圧を発生する電圧発生回路と、走査対象行の画像表示素子ごとに対応する画素データによって指示される電圧を走査対象行の画像表示素子ごとに少なくとも１つの電圧から選択するデコード回路と、デコード回路によって選択された電圧をデコード回路から受け、複数のデータ線を対応する電圧で活性化する、上記に記載の駆動回路とを備える。

この発明による定電流回路においては、電流を流す駆動トランジスタのしきい値電圧に基づいて設定された電圧を保持する電圧保持回路を備え、駆動トランジスタは、その電圧保持回路が保持する電圧をゲートに受けて電流を流す。

したがって、この発明によれば、駆動トランジスタのしきい値電圧に製造ばらつきがあっても、その影響は排除され、定電流回路の動作は安定する。

そして、定電流回路の動作安定化に伴って、それを備えた駆動回路および画像表示装置の動作も安定する。
また、この発明によれば、オフセット補償回路の設定モード時、容量を有する画像表示素子のデータ線から第２の電圧保持回路がスイッチにより電気的に切離されるので、第２の電圧保持回路へのオフセット電圧の充電が早期に終了し、オフセット補償動作が高速化される。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。

［実施の形態１］
図１は、この発明の実施の形態１による定電流回路の構成を示す回路図である。

図１を参照して、定電流回路１は、Ｎ型トランジスタＮ１と、キャパシタＣ１と、スイッチＳ１〜Ｓ３と、抵抗素子Ｒ１０１とを備える。Ｎ型トランジスタＮ１は、定電流を流す駆動トランジスタであって、ノード２と一定の電圧ＶＬが印加されるノード８との間に接続され、ゲートがノード４に接続される。Ｎ型トランジスタＮ１は、Ｎ型ＴＦＴであっても、Ｎ型のバルクトランジスタであってもよい。キャパシタＣ１は、Ｎ型トランジスタＮ１のゲート電圧を保持するために設けられ、ノード４とノード８との間に接続される。

スイッチＳ１〜Ｓ３は、Ｎ型トランジスタＮ１のゲート電圧を設定する電圧設定時と電流駆動時とで切替わる。スイッチＳ１は、抵抗素子Ｒ１０１とノード２との間に接続され、スイッチＳ２は、定電流を必要とする負荷が接続されるノード１０とノード２との間に接続され、スイッチＳ３は、ノード２とノード４との間に接続される。抵抗素子Ｒ１０１は、電圧設定時に所定の電流をノード２に供給するために設けられ、電圧ＶＬよりも高い所定の電圧ＶＨが印加されるノード６とスイッチＳ１との間に接続される。

この定電流回路１は、上述したように、Ｎ型トランジスタＮ１のゲート電圧を設定する電圧設定動作と本来の機能の電流駆動動作との２つの動作モードを備える。図１は、電圧設定時の動作状態を示しており、後述する図２は、電流駆動時の動作状態を示す。以下、定電流回路１における電圧設定動作について説明する。

電圧設定時は、スイッチＳ１，Ｓ３がＯＮし、スイッチＳ２はＯＦＦする。そうすると、抵抗素子Ｒ１０１、スイッチＳ１およびダイオード接続されたＮ型トランジスタＮ１を介してノード６からノード８へ電流が流れ、ノード４の電圧レベルは、Ｎ型トランジスタＮ１のしきい値電圧Ｖｔｈ１よりも高い電圧レベル（Ｖｔｈ１＋ΔＶ１）になる。キャパシタＣ１には、ノード４の電圧レベルに応じた電荷が充電される。

そして、図示しないが、キャパシタＣ１の充電が完了すると、スイッチＳ１，Ｓ３はＯＦＦし、ノード４の電圧レベルは、キャパシタＣ１によって（Ｖｔｈ１＋ΔＶ１）に保持される。

図２は、定電流回路１の電流駆動時の動作状態を示した図である。
図２を参照して、電圧レベル（Ｖｔｈ１＋ΔＶ１）に応じた電荷がキャパシタＣ１に充電され、スイッチＳ１，Ｓ３がＯＦＦすると、スイッチＳ２がＯＮする。そうすると、ノード１０からスイッチＳ２およびＮ型トランジスタＮ１を介してノード８へ電流が流れる。

ここで、ノード４の電圧すなわちＮ型トランジスタＮ１のゲート電圧は、キャパシタＣ１によってしきい値電圧Ｖｔｈ１よりも高い一定の電圧レベル（Ｖｔｈ１＋ΔＶ１）に保持されているので、Ｎ型トランジスタＮ１は、一定の電流を流すことができる。

なお、Ｎ型トランジスタＮ１が流す電流値はΔＶ１に依存し、このΔＶ１は、抵抗素子Ｒ１０１の抵抗値によって調整することができる。

なお、図１，２では、キャパシタＣ１は、ノード８に接続されるが、一定の電圧が印加されるノードであれば、別のノードに接続されてもよい。

なお、この実施の形態１による定電流回路１は、スイッチＳ１〜Ｓ３を切替える時間が確保できる使用方法であれば、汎用的なオペアンプに適用可能である。オペアンプの応用例は多種多様であるが、たとえば、サンプルホールド回路においてオペアンプが用いられている場合、信号をサンプルする前にスイッチＳ１〜Ｓ３を切替える時間が確保できるので、そのようなオペアンプにおいて定電流回路１を適用することができる。

以上のように、実施の形態１による定電流回路１によれば、駆動トランジスタであるＮ型トランジスタＮ１が一定の電流を流しているときのゲート電圧を保持し、その保持した電圧に基づいてＮ型トランジスタＮ１を駆動するようにしたので、Ｎ型トランジスタＮ１のしきい値電圧のばらつきが大きくても一定の電流を安定して流すことができる。

［実施の形態２］
図３は、この発明の実施の形態２による定電流回路の構成を示す回路図である。

図３を参照して、定電流回路１Ａは、Ｐ型トランジスタＰ１と、キャパシタＣ２と、スイッチＳ４〜Ｓ６と、抵抗素子Ｒ１０２とを備える。Ｐ型トランジスタＰ１は、定電流を流す駆動トランジスタであって、一定の電圧ＶＨが印加されるノード１６とノード１２との間に接続され、ゲートがノード１４に接続される。Ｐ型トランジスタＰ１は、Ｐ型ＴＦＴであっても、Ｐ型のバルクトランジスタであってもよい。キャパシタＣ２は、Ｐ型トランジスタＰ１のゲート電圧を保持するために設けられ、ノード１６とノード１４との間に接続される。

スイッチＳ４〜Ｓ６は、Ｐ型トランジスタＰ１のゲート電圧を設定する電圧設定時と電流駆動時とで切替わる。スイッチＳ４は、ノード１２と抵抗素子Ｒ１０１との間に接続され、スイッチＳ５は、定電流を必要とする負荷が接続されるノード２０とノード１２との間に接続され、スイッチＳ６は、ノード１２とノード１４との間に接続される。抵抗素子Ｒ１０２は、電圧設定時に所定の電流をノード１２に流すために設けられ、スイッチＳ４と電圧ＶＨよりも低い所定の電圧ＶＬが印加されるノード１８との間に接続される。

この定電流回路１Ａは、実施の形態１による定電流回路１の極性を逆にした構成となっている。図３は、電圧設定時の動作状態を示しており、後述する図４は、電流駆動時の動作状態を示す。以下、定電流回路１Ａにおける電圧設定動作について説明する。

電圧設定時は、スイッチＳ４，Ｓ６がＯＮし、スイッチＳ５はＯＦＦする。そうすると、ダイオード接続されたＰ型トランジスタＰ１、スイッチＳ４および抵抗素子Ｒ１０２を介してノード１６からノード１８へ電流が流れ、ノード１４の電圧レベルは、Ｐ型トランジスタＰ１のしきい値電圧Ｖｔｈ２に基づいた電圧レベル（ＶＨ−｜Ｖｔｈ２｜−ΔＶ２）になる。キャパシタＣ２には、ノード１４の電圧レベルに応じた電荷が充電される。

そして、図示しないが、キャパシタＣ２の充電が完了すると、スイッチＳ４，Ｓ６はＯＦＦし、ノード１４の電圧レベルは、キャパシタＣ２によって（ＶＨ−｜Ｖｔｈ２｜−ΔＶ２）に保持される。

図４は、定電流回路１Ａの電流駆動時の動作状態を示した図である。
図４を参照して、電圧レベル（ＶＨ−｜Ｖｔｈ２｜−ΔＶ２）に応じた電荷がキャパシタＣ２に充電され、スイッチＳ４，Ｓ６がＯＦＦすると、スイッチＳ５がＯＮする。そうすると、ノード１６からＰ型トランジスタＰ１およびスイッチＳ５を介してノード２０へ電流が流れる。

ここで、ノード１４の電圧すなわちＰ型トランジスタＰ１のゲート電圧は、キャパシタＣ２によって一定の電圧レベル（ＶＨ−｜Ｖｔｈ２｜−ΔＶ２）に保持されているので、Ｐ型トランジスタＰ１は、一定の電流を流すことができる。

なお、Ｐ型トランジスタＰ１が流す電流値はΔＶ２に依存し、このΔＶ２は、抵抗素子Ｒ１０２の抵抗値によって調整することができる。

なお、図３，４では、キャパシタＣ２は、ノード１６に接続されるが、一定の電圧が印加されるノードであれば、別のノードに接続されてもよい。

なお、この実施の形態２による定電流回路１Ａも、実施の形態１による定電流回路１と同様に、スイッチＳ４〜Ｓ６を切替える時間が確保できる使用方法であれば、汎用的なオペアンプに適用可能である。

以上のように、実施の形態２による定電流回路１Ａによっても、実施の形態１による定電流回路１と同様の効果を得ることができる。

［実施の形態３］
実施の形態３では、実施の形態１による定電流回路１が差動アンプに適用される場合が示される。

図５は、実施の形態３による差動アンプの構成を示す回路図である。
図５を参照して、実施の形態３による差動アンプは、実施の形態１による定電流回路１と、差動回路３０とを備える。定電流回路１のＮ型トランジスタＮ１は、Ｎ型ＴＦＴで構成される。定電流回路１の構成については、既に説明しているので、その説明は繰返さない。

差動回路３０は、Ｎ型ＴＦＴ素子Ｎ２，Ｎ３と、抵抗素子Ｒ１０３，Ｒ１０４とを含む。Ｎ型ＴＦＴ素子Ｎ２は、抵抗素子Ｒ１０３とノード１０との間に接続され、入力信号ＩＮ１をゲートに受ける。Ｎ型ＴＦＴ素子Ｎ３は、抵抗素子Ｒ１０４とノード１０との間に接続され、入力信号ＩＮ２をゲートに受ける。抵抗素子Ｒ１０３は、ノード６とＮ型ＴＦＴ素子Ｎ２との間に接続され、抵抗素子Ｒ１０４は、ノード６とＮ型ＴＦＴ素子Ｎ３との間に接続される。

実施の形態３による差動アンプは、回路を構成するトランジスタがＴＦＴで構成され、ガラス基板上あるいは樹脂基板上に形成される。

図５においては、定電流回路１への電圧設定時の動作状態が示されている。電圧設定時は、スイッチＳ２はＯＦＦしており、差動回路３０は、定電流回路１と電気的に分離され、不活性化される。なお、定電流回路１の電圧設定時の動作については、実施の形態１において既に説明したので、その説明は繰返さない。

図６は、実施の形態３による差動アンプの活性時の動作状態を示した図である。
図６を参照して、活性時は、スイッチＳ１，Ｓ３がＯＦＦし、スイッチＳ２がＯＮして、差動回路３０は活性化される。ここで、この差動アンプは、ＴＦＴで構成されているが、定電流回路１をその定電流源としているので安定して動作する。すなわち、従来のカレントミラー型の差動アンプをＴＦＴで構成すると、ＴＦＴ間のしきい値電圧のばらつきによって定電流回路が動作せず、差動アンプの誤動作が発生したが、この実施の形態３による差動アンプは、そのような誤動作が発生することはない。

なお、この実施の形態３による差動アンプにおいては、キャパシタＣ１に保持される電荷は、Ｎ型ＴＦＴ素子Ｎ１のゲートリーク電流あるいはキャパシタＣ１自体のリーク電流、もしくはスイッチＳ３のリーク電流となって失われるので、所定の間隔でリフレッシュ動作すなわち上述した電圧設定動作が実行される。

以上のように、実施の形態３による差動アンプによれば、差動アンプを活性化する定電流回路を実施の形態１による定電流回路１で構成したので、差動アンプをＴＦＴで構成してもその動作が安定する。

［実施の形態３の変形例］
図７は、図５に示した差動アンプの変形例を示す回路図である。

図７を参照して、この差動アンプは、図５に示した差動アンプの構成において、定電流回路１に代えて定電流回路１Ｂを備える。定電流回路１Ｂは、定電流回路１の構成において、抵抗素子Ｒ１０１に代えてＮ型ＴＦＴ素子Ｎ４を含む。その他の構成は、図５に示した差動アンプと同じである。

Ｎ型ＴＦＴ素子Ｎ４は、ソースをゲートと接続したデプレッション型のトランジスタを構成する。一般に、デプレッション型トランジスタに流れる電流Ｉｄは、ソースに対するゲート電圧Ｖｇｓが０Ｖであるから、下記（２）式によって示される。

Ｉｄ＝β（−Ｖｔｈ）² …（２）
ここで、Ｖｔｈはしきい値電圧を示し、βはコンダクタンスを示している。すなわち、Ｎ型ＴＦＴ素子Ｎ４を流れる電流Ｉｄは、電圧ＶＨ，ＶＬに依存しない一定の電流となる。

したがって、上述したように所定の間隔で実行する必要がある電圧設定動作において、電圧ＶＨ，ＶＬが変動しても、ノード４は、一定の電流を供給可能なＮ型ＴＦＴ素子Ｎ４によって毎回一定の電圧レベルに設定され、定電流回路１Ｂによってノード１０に流される定電流値が電圧設定動作ごとにばらつくことがない。その結果、差動アンプの動作は、さらに安定する。

以上のように、この差動アンプによれば、一定の電流を供給可能なデプレッション型のＮ型ＴＦＴ素子Ｎ４を定電流回路における電圧設定時の電流供給回路として用いたので、電圧設定動作ごとの定電流回路１Ｂにおける設定電圧が一定となり、差動アンプの動作は、さらに安定する。

［実施の形態４］
実施の形態４では、実施の形態２による定電流回路１Ａが差動アンプに適用される場合が示される。

図８は、実施の形態４による差動アンプの構成を示す回路図である。
図８を参照して、実施の形態４による差動アンプは、実施の形態２による定電流回路１Ａと、差動回路３０Ａとを備える。定電流回路１ＡのＰ型トランジスタＰ１は、Ｐ型ＴＦＴで構成される。定電流回路１Ａの構成については、既に説明しているので、その説明は繰返さない。

差動回路３０Ａは、Ｐ型ＴＦＴ素子Ｐ２，Ｐ３と、抵抗素子Ｒ１０５，Ｒ１０６とを備える。Ｐ型ＴＦＴ素子Ｐ２は、ノード２０と抵抗素子Ｒ１０５との間に接続され、入力信号ＩＮ３をゲートに受ける。Ｐ型ＴＦＴ素子Ｐ３は、ノード２０と抵抗素子Ｒ１０６との間に接続され、入力信号ＩＮ４をゲートに受ける。抵抗素子Ｒ１０５は、Ｐ型ＴＦＴ素子Ｐ２とノード１８との間に接続され、抵抗素子Ｒ１０６は、Ｐ型ＴＦＴ素子Ｐ３とノード１８との間に接続される。

実施の形態４による差動アンプも、回路を構成するトランジスタがＴＦＴで構成され、ガラス基板上あるいは樹脂基板上に形成される。

図８においては、定電流回路１Ａへの電圧設定時の動作状態が示されている。電圧設定時は、スイッチＳ５はＯＦＦしており、差動回路３０Ａは、定電流回路１Ａと電気的に分離され、不活性化される。なお、定電流回路１Ａの電圧設定時の動作については、実施の形態２において既に説明したので、その説明は繰返さない。

図９は、実施の形態４による差動アンプの活性時の動作状態を示した図である。
図９を参照して、活性時は、スイッチＳ４，Ｓ６がＯＦＦし、スイッチＳ５がＯＮして、差動回路３０Ａは活性化される。ここで、この差動アンプも、ＴＦＴで構成されているが、定電流回路１Ａをその定電流源としているので安定して動作する。

なお、この実施の形態４による差動アンプにおいても、キャパシタＣ２に保持される電荷は、Ｐ型ＴＦＴ素子Ｐ１のゲートリーク電流あるいはキャパシタＣ２自体のリーク電流、もしくはスイッチＳ６のリーク電流となって失われるので、所定の間隔でリフレッシュ動作すなわち電圧設定動作が実行される。

また、上述した説明では、差動アンプは、ＴＦＴで構成されるものとしたが、バルクトランジスタで構成してもよい。

以上のように、実施の形態４による差動アンプによれば、差動アンプを活性化する定電流回路を実施の形態２による定電流回路１Ａで構成したので、差動アンプをＴＦＴで構成してもその動作が安定する。

［実施の形態４の変形例］
図１０は、図８に示した差動アンプの変形例を示す回路図である。

図１０を参照して、この差動アンプは、図８に示した差動アンプの構成において、定電流回路１Ａに代えて定電流回路１Ｃを備える。定電流回路１Ｃは、定電流回路１Ａの構成において、抵抗素子Ｒ１０２に代えてＮ型ＴＦＴ素子Ｎ５を含む。その他の構成は、図８に示した差動アンプと同じである。

Ｎ型ＴＦＴ素子Ｎ５は、ソースをゲートと接続したデプレッション型のトランジスタを構成する。したがって、実施の形態３の変形例において説明したように、Ｎ型ＴＦＴ素子Ｎ５を流れる電流Ｉｄは、電圧ＶＨ，ＶＬに依存しない一定の電流となる。

そうすると、所定の間隔で実行する必要がある電圧設定動作において、電圧ＶＨ，ＶＬが変動しても、ノード１４は、一定の電流を供給可能なＮ型ＴＦＴ素子Ｎ５によって毎回一定の電圧レベルに設定され、定電流回路１Ｃによってノード２０に流される定電流値が電圧設定動作ごとにばらつくことがない。その結果、差動アンプの動作は、さらに安定する。

以上のように、この差動アンプによっても、実施の形態３の変形例と同様の効果が得られる。

［実施の形態５］
実施の形態５では、実施の形態１，２による定電流回路が液晶表示装置に適用される場合について示される。

図１１は、この発明の実施の形態５によるカラー液晶表示装置の全体構成を示す概略ブロック図である。

図１１を参照して、カラー液晶表示装置１００は、表示部１０２と、水平走査回路１０４と、垂直走査回路１０６とを備える。

表示部１０２は、行列状に配置された複数の画素１１８を含む。各画素１１８には、Ｒ（赤）、Ｇ（緑）およびＢ（青）の３原色のいずれかのカラーフィルタが設けられており、列方向に隣接する画素（Ｒ）、画素（Ｇ）および画素（Ｂ）で１つの表示単位１２０が構成される。また、画素１１８の行（以下、「ライン」とも称する。）に対応して複数の走査線ＳＬが配置され、画素１１８の列に対応して複数のデータ線ＤＬが配置される。

水平走査回路１０４は、シフトレジスタ１０８と、第１および第２のデータラッチ回路１１０，１１２と、電圧発生回路１１４と、データ線ドライバ１１６とを含む。

シフトレジスタ１０８は、クロック信号ＣＬＫを受け、クロック信号ＣＬＫに同期してパルス信号をデータラッチ回路１１０へ順次出力する。

第１のデータラッチ回路１１０は、後述する電圧発生回路１１４が出力する６４レベルの駆動電圧から１つの電圧を選択するための６ビットの画素データＤＡＴＡを受け、シフトレジスタ１０８から受けるパルス信号に同期して画素データＤＡＴＡを内部にラッチする。

第２のデータラッチ回路１１２は、１ライン分の画素データＤＡＴＡが第１のデータラッチ回路１１０に取込まれると発生するラッチ信号ＬＴを受け、第１のデータラッチ回路１１０にラッチされた１ライン分の画素データＤＡＴＡを第１のデータラッチ回路１１０から取込んでラッチする。

電圧発生回路１１４は、各画素１１８において６４階調の表示を行なうため、６４レベルの駆動電圧Ｖ１〜Ｖ６４を発生する。

データ線ドライバ１１６は、第２のデータラッチ回路１１２から１ライン分の画素データおよび電圧発生回路１１４から出力された駆動電圧Ｖ１〜Ｖ６４を受け、画素データに応じて駆動電圧を画素ごとに選択し、列方向に配置されたデータ線ＤＬへ一斉に出力する。

垂直走査回路１０６は、行方向に配置された走査線ＳＬを所定のタイミングで順次活性化する。

液晶表示装置１００においては、クロック信号ＣＬＫに同期してシフトレジスタ１０８から出力されるパルス信号に応じて、画素データＤＡＴＡが第１のデータラッチ回路１１０に順次取込まれる。そして、第２のデータラッチ回路１１２は、１ライン分の画素データＤＡＴＡが取込まれたタイミングで受けるラッチ信号ＬＴに応じて、第１のデータラッチ回路１１０に取込まれた１ライン分の画素データＤＡＴＡを第１のデータラッチ回路１１０から取り込んでラッチし、その１ライン分の画素データＤＡＴＡをデータ線ドライバ１１６へ出力する。

データ線ドライバ１１６は、第２のデータラッチ回路１１２から受けた１ライン分の画素データに基づいて、電圧発生回路１１４から受ける６４レベルの駆動電圧Ｖ１〜Ｖ６４から画素ごとに駆動電圧を選択し、１ライン分の画素に対応する駆動電圧を対応するデータ線ＤＬに一斉に出力する。そして、垂直走査回路１０６が走査対象行に対応する走査線ＳＬを活性化すると、その走査線ＳＬに接続される画素１１８が一斉に活性化され、各画素１１８は、対応するデータ線ＤＬに印加されている駆動電圧に応じた輝度で表示を行ない、これによって１ライン分の画素データが表示される。

そして、上記動作を行方向に配置された走査線ごとに順次実行することにより、表示部１０２に画像が表示される。

図１２は、図１１に示した画素１１８の構成を示す回路図である。図１２においては、データ線ＤＬ（Ｒ）および走査線ＳＬ（ｎ）に接続される画素１１８について示されているが、その他の画素についても構成は同じである。

図１２を参照して、画素１１８は、Ｎ型ＴＦＴ素子Ｎ１１と、液晶表示素子ＰＸと、キャパシタＣ１１とからなる。

Ｎ型ＴＦＴ素子Ｎ１１は、データ線ＤＬ（Ｒ）と液晶表示素子ＰＸとの間に接続され、走査線ＳＬ（ｎ）にゲートが接続される。液晶表示素子ＰＸは、Ｎ型ＴＦＴ素子Ｎ１１に接続される画素電極と、対向電極電位Ｖｃｏｍが印加される対向電極とを有している。キャパシタＣ１１は、一方が画素電極に接続され、他方は、共通電位Ｖｓｓに固定される。

液晶表示素子ＰＸにおいては、画素電極と対向電極との間の電位差に応じて液晶の配向性が変化することにより、液晶表示素子ＰＸの輝度（反射率）が変化する。これによって、Ｎ型ＴＦＴ素子Ｎ１１を介してデータ線ＤＬ（Ｒ）から印加される駆動電圧に応じた輝度（反射率）を液晶表示素子ＰＸに表示することができる。

そして、走査線ＳＬ（ｎ）が活性化されてデータ線ＤＬ（Ｒ）から液晶表示素子ＰＸに駆動電圧が印加された後、次の走査線ＳＬ（ｎ＋１）の画像表示に移行するため、走査線ＳＬ（ｎ）は不活性化されてＮ型ＴＦＴ素子Ｎ１１はＯＦＦされるが、Ｎ型ＴＦＴ素子Ｎ１１のＯＦＦ期間においても、キャパシタＣ１１が画素電極の電位を保持するので、液晶表示素子ＰＸは、画素データに応じた輝度（反射率）を維持することができる。

図１３は、図１１に示した電圧発生回路１１４の構成を示す回路図である。
図１３を参照して、電圧発生回路１１４は、ノードＮＤ１００，ＮＤ２００と、抵抗素子Ｒ１〜Ｒ６５と、ノードＮＤ１〜ＮＤ６４と、ノードＮＤ１〜ＮＤ６４に対応して設けられ、内部に定電流回路を有する６４個のバッファ回路１３０とを含む。

抵抗素子Ｒ１〜Ｒ６５は、ノードＮＤ１００とノードＮＤ２００との間にノードＮＤ１〜ＮＤ６４によって直列に接続され、ラダー抵抗回路を構成する。そして、このラダー抵抗回路によってノードＮＤ１００，ＮＤ２００間の電圧が分圧され、ノードＮＤ１〜ＮＤ６４に６４レベルの駆動電圧Ｖ１〜Ｖ６４が発生する。各バッファ回路１３０は、データ線ＤＬおよび画素を駆動するのに十分な電流駆動力を有し、ノードＮＤ１〜ＮＤ６４の対応するノードと接続され、入力電圧と同レベルの電圧を出力する。

なお、液晶表示素子ＰＸは、交流駆動される必要があるため、ノードＮＤ１００，ＮＤ２００に印加される電圧は、１ライン毎や１フレーム毎などの所定の周期で入れ替わる。

図１４は、図１３に示したバッファ回路１３０の構成を示す回路図である。
図１４を参照して、バッファ回路１３０は、内部に定電流回路を有する第１および第２の増幅回路１３２，１３４と、抵抗素子Ｒ１３６と、ノード１３８とからなる。第１の増幅回路１３２は、ノードＮＤｉと出力ノード１４０との間に接続され、第２の増幅回路１３４は、ノード１３８と出力ノード１４０との間に接続される。抵抗素子Ｒ１３６は、ノードＮＤｉとノード１３８との間に接続される。

第１および第２の増幅回路１３２，１３４は、プッシュプル型のアンプを構成する。すなわち、第１の増幅回路１３２は、小さな電流駆動力で出力ノード１４０を充電するとともに、出力ノード１４０の電圧レベルがノードＮＤｉの電圧レベルを超えたときは、十分な電流駆動力で出力ノード１４０から電荷を放電する。第２の増幅回路１３４は、出力ノード１４０の電圧レベルがノード１３８の電圧レベルを下回ったとき、十分な電流駆動力で出力ノード１４０に電荷を充電する。

第１および第２の増幅回路１３２，１３４が同時に動作すると第２の増幅回路１３４から第１の増幅回路１３２へ大電流が流れてしまうので、第１および第２の増幅回路１３２，１３４の入力電位に電位差を与えて第１および第２の増幅回路１３２，１３４が同時に動作しないようにするため、抵抗素子Ｒ１３６が設けられる。なお、一方で、抵抗素子Ｒ１３６の抵抗値は、出力ノード１４０に出力される駆動電圧が大きく変動しないように、第１および第２の増幅回路１３２，１３４が同時に動作しない範囲で十分小さな値に設定される。

図１５は、図１４に示した第１の増幅回路１３２の構成を示す回路図である。
図１５を参照して、第１の増幅回路１３２は、Ｐ型ＴＦＴ素子Ｐ１０１，Ｐ１０２と、Ｎ型ＴＦＴ素子Ｎ１０１〜Ｎ１０３と、定電流回路１５０ａ，１５０ｂと、電源ノードＶｄｄと、接地ノードＶｓｓと、ノード２１０〜２１５と、出力ノード２１６とからなる。出力ノード２１６は、図１４に示した出力ノード１４０と接続される。

Ｐ型ＴＦＴ素子Ｐ１０１，Ｐ１０２およびＮ型ＴＦＴ素子Ｎ１０１，Ｎ１０２は、差動回路を構成する。Ｎ型ＴＦＴ素子Ｎ１０３は、出力ノード２１６と接地ノードＶｓｓとの間に接続され、ゲートがノード２１２に接続される。出力ノード２１６の電圧レベルがノードＮＤｉの電圧レベルよりも高いときは、ノード２１２の電圧レベルが上昇するので、Ｎ型ＴＦＴ素子Ｎ１０３を流れる電流が増加し、出力ノード２１６から接地ノードＶｓｓへの電荷の放電量が増加する。したがって、出力ノード２１６の電圧レベルが低下する。

定電流回路１５０ａは、Ｐ型ＴＦＴ素子Ｐ１３２ａと、キャパシタＣ１３２ａと、スイッチＳ１０４ａ〜Ｓ１０６ａと、抵抗素子Ｒ１３２ａと、ノード２０２，２０４とからなる。Ｐ型ＴＦＴ素子Ｐ１３２ａは、定電流を流すトランジスタであって、電源ノードＶｄｄとノード２０２との間に接続され、ゲートがノード２０４に接続される。キャパシタＣ１３２ａは、Ｐ型ＴＦＴ素子Ｐ１３２ａのゲート電圧を保持する電圧保持キャパシタであって、電源ノードＶｄｄとノード２０４との間に接続される。

スイッチＳ１０４ａ〜Ｓ１０６ａは、Ｐ型ＴＦＴ素子Ｐ１３２ａのゲート電圧を設定する電圧設定時と電流駆動時とで切替わり、スイッチＳ１０４ａは、ノード２０２と抵抗素子Ｒ１３２ａとの間に接続され、スイッチＳ１０５ａは、差動回路が接続されるノード２１０とノード２０２との間に接続され、スイッチＳ１０６ａは、ノード２０２とノード２０４との間に接続される。抵抗素子Ｒ１３２ａは、電圧設定時に所定の電流をノード２０２に流すために設けられ、スイッチＳ１０４ａと接地ノードＶｓｓとの間に接続される。

この定電流回路１５０ａは、実施の形態２で説明した定電流回路１Ａと同様の構成を有している。したがって、定電流を流すトランジスタがＰ型ＴＦＴ素子Ｐ１３２ａで構成されていても、そのしきい値電圧のばらつきの影響を受けることなく差動回路に一定の電流を流すことができるので、差動回路が誤動作することはない。

定電流回路１５０ｂは、Ｐ型ＴＦＴ素子Ｐ１３２ｂと、キャパシタＣ１３２ｂと、スイッチＳ１０４ｂ〜Ｓ１０６ｂと、抵抗素子Ｒ１３２ｂと、ノード２０６，２０８とからなる。定電流回路１５０ｂの構成は、定電流回路１５０ａの構成と同じであるので、その説明は繰返さない。

定電流回路１５０ｂは、出力ノード２１６の電圧レベルをノードＮＤｉの電圧レベルに高めるために設けられている。すなわち、出力ノード２１６の電圧レベルがノードＮＤｉの電圧レベルよりも高くなるとＮ型ＴＦＴ素子Ｎ１０３が活性化され、出力ノード２１６の電圧レベルは低下する。そして、図１４に示したノード１３８の電圧レベルよりも出力ノード２１６の電圧レベルが低くなると、図１６において後述する第２の増幅回路１３４に含まれるＰ型ＴＦＴ素子が活性化され、出力ノード２１６の電圧レベルは上昇する。

ところが、上述したように、第２の増幅回路１３４の入力電圧は、第１および第２の増幅回路１３２，１３４が同時に動作しないように、抵抗素子Ｒ１３６によってノードＮＤｉの電圧レベルよりも低くされているので、出力ノード２１６の電圧レベルは、ノード１３８の電圧レベルまでしか上昇しない。そこで、出力ノード２１６の電圧レベルをノードＮＤｉの電圧レベルに上昇させるため、定電流回路１５０ｂが設けられている。

この出力ノード２１６の電圧レベルをノードＮＤｉの電圧レベルに高めるために設けられる定電流回路が誤動作すると、すなわち動作しないと、出力ノード２１６の電圧レベルは、ノードＮＤｉの電圧レベルに対してオフセットを有することとなる。すなわち、画素に印加される駆動電圧がオフセットを有することとなる。したがって、この定電流回路の動作安定化は重要であり、実施の形態５による液晶表示装置１００においては、上述した定電流回路１５０ｂが設けられることによって、この定電流回路の動作安定化が図られている。

図１６は、図１４に示した第２の増幅回路１３４の構成を示す回路図である。
図１６を参照して、第２の増幅回路１３４は、Ｐ型ＴＦＴ素子Ｐ１１１〜Ｐ１１３と、Ｎ型ＴＦＴ素子Ｎ１１１，Ｎ１１２と、定電流回路１５２と、電源ノードＶｄｄと、接地ノードＶｓｓと、ノード２３０〜２３５と、出力ノード２３６とからなる。出力ノード２３６は、図１４に示した出力ノード１４０と接続される。

Ｐ型ＴＦＴ素子Ｐ１１１，Ｐ１１２およびＮ型ＴＦＴ素子Ｎ１１１，Ｎ１１２は、差動回路を構成する。Ｐ型ＴＦＴ素子Ｐ１１３は、電源ノードＶｄｄと出力ノード２３６との間に接続され、ゲートがノード２３２に接続される。出力ノード２３６の電圧レベルがノード１３８の電圧レベルよりも低いときは、ノード２３２の電圧レベルが低下するので、Ｐ型ＴＦＴ素子Ｐ１１３を流れる電流が増加し、電源ノードＶｄｄから出力ノード２３６への電荷の供給量が増加する。したがって、出力ノード２３６の電圧レベルが上昇する。

定電流回路１５２は、Ｎ型ＴＦＴ素子Ｎ１３４と、キャパシタＣ１３４と、スイッチＳ１０１〜Ｓ１０３と、抵抗素子Ｒ１３４と、ノード２２２，２２４とからなる。Ｎ型ＴＦＴ素子Ｎ１３４は、定電流を流すトランジスタであって、ノード２２２と接地ノードＶｓｓとの間に接続され、ゲートがノード２２４に接続される。キャパシタＣ１３４は、Ｎ型ＴＦＴ素子Ｎ１３４のゲート電圧を保持する電圧保持キャパシタであって、ノード２２４と接地ノードＶｓｓとの間に接続される。

スイッチＳ１０１〜Ｓ１０３は、Ｎ型ＴＦＴ素子Ｎ１３４のゲート電圧を設定する電圧設定時と電流駆動時とで切替わり、スイッチＳ１０１は、抵抗素子Ｒ１３４とノード２２２との間に接続され、スイッチＳ１０２は、差動回路が接続されるノード２３０とノード２２２との間に接続され、スイッチＳ１０３は、ノード２２２とノード２２４との間に接続される。抵抗素子Ｒ１３４は、電圧設定時に所定の電流をノード２２２に流すために設けられ、電源ノードＶｄｄとスイッチＳ１０１との間に接続される。

この定電流回路１５２は、実施の形態１で説明した定電流回路１と同様の構成を有している。したがって、定電流を流すトランジスタがＮ型ＴＦＴ素子Ｎ１３４で構成されていても、そのしきい値電圧のばらつきの影響を受けることなく差動回路に一定の電流を流すことができるので、差動回路が誤動作することはない。

なお、上述した第１の増幅回路１３２における定電流回路１５０ａ，１５０ｂおよび第２の増幅回路１３４における定電流回路１５２においては、それぞれ抵抗素子Ｒ１３２ａ，Ｒ１３２ｂ，Ｒ１３４が用いられているが、実施の形態３で説明したように、抵抗素子Ｒ１３２ａ，Ｒ１３２ｂ，Ｒ１３４に代えてデプレッション型のＮ型ＴＦＴ素子を用いてもよい。これによって、実施の形態３で述べたように、第１および第２の増幅回路１３２，１３４の動作すなわちそれらが含まれる電圧発生回路１１４の動作は、さらに安定する。

また、上述した液晶表示装置１００は、各画素における階調表示を６４レベルとしているが、階調表示は６４レベルに限られるものではなく、それより多くても少なくてもよい。階調表示のレベル数に応じて、画素データＤＡＴＡのビット数や、電圧発生回路１１４の抵抗素子およびバッファ回路の数は異なってくるが、全体構成としては上述した構成と本質的に異なるところはなく、階調表示のレベル数が異なる場合の構成については、上述した説明と重複するので省略する。

以上のように、この実施の形態５による液晶表示装置１００によれば、電圧発生回路を画像表示部とともに同一のガラス基板上に一体成形したときに、ＴＦＴで構成される定電流回路の動作を安定化したので、ＴＦＴのしきい値電圧のばらつきに起因する電圧発生回路の誤動作を防止することができる。

［実施の形態６］
実施の形態６では、実施の形態１，２による定電流回路がＥＬ表示装置に適用される場合について示される。

ＥＬ表示装置においては、画素に印加する電圧を変化させることによって、画素ごとに設けられた電流駆動型発光素子である有機発光ダイオードに供給する電流を変化させることにより、有機発光ダイオードの表示輝度を変化させる。そして、各画素における複数レベルの表示輝度に対応する複数の電圧レベルを発生する電圧発生回路を含む周辺回路の構成は、液晶表示装置と同様に構成できる。

この実施の形態６によるＥＬ表示装置１００Ａは、画素以外の構成が実施の形態５による液晶表示装置１００と同じである。したがって、ＥＬ表示装置１００Ａの画素以外の構成の説明は繰返さない。

図１７は、実施の形態６によるＥＬ表示装置１００Ａの画素１１８Ａの構成を示す回路図である。図１７においては、データ線ＤＬ（Ｒ）および走査線ＳＬ（ｎ）に接続される画素１１８Ａについて示されているが、その他の画素についても、構成は同じである。

図１７を参照して、画素１１８Ａは、Ｎ型ＴＦＴ素子Ｎ２１と、Ｐ型ＴＦＴ素子Ｐ２１と、有機発光ダイオードＯＬＥＤと、キャパシタＣ２１と、ノード２５０とを含む。

Ｎ型ＴＦＴ素子Ｎ２１は、データ線ＤＬ（Ｒ）とノード２５０との間に接続され、ゲートが走査線ＳＬ（ｎ）に接続される。Ｐ型ＴＦＴ素子Ｐ２１は、電源ノードＶｄｄと有機発光ダイオードＯＬＥＤとの間に接続され、ゲートがノード２５０に接続される。有機発光ダイオードＯＬＥＤは、Ｐ型ＴＦＴ素子Ｐ２１と共通電極Ｖｓｓとの間に接続される。キャパシタＣ２１は、ノード２５０と共通電極Ｖｓｓとの間に接続される。

有機発光ダイオードＯＬＥＤは、電流駆動型の発光素子であって、供給される電流に応じてその表示輝度が変化する。図１７においては、有機発光ダイオードＯＬＥＤのカソードが共通電極Ｖｓｓと接続される「カソードコモン構成」となっている。共通電極Ｖｓｓには、接地電圧または所定の負電圧が印加される。

画素１１８Ａにおいては、Ｎ型ＴＦＴ素子Ｎ２１を介してデータ線ＤＬ（Ｒ）から印加される駆動電圧のレベルに応じて、有機発光ダイオードＯＬＥＤに供給する電流量をＰ型ＴＦＴ素子Ｐ２１が変化させる。したがって、有機発光ダイオードＯＬＥＤは、データ線ＤＬ（Ｒ）から印加される駆動電圧のレベルに応じてその表示輝度が変化する。

そして、走査線ＳＬ（ｎ）が活性化されてデータ線ＤＬ（Ｒ）からＰ型ＴＦＴ素子Ｐ２１のゲートに駆動電圧が印加され、有機発光ダイオードＯＬＥＤに駆動電流が供給された後、次の走査線ＳＬ（ｎ＋１）の画像表示に移行するため、走査線ＳＬ（ｎ）は不活性化されてＮ型ＴＦＴ素子Ｎ２１はＯＦＦされるが、Ｎ型ＴＦＴ素子Ｎ２１のＯＦＦ期間においても、キャパシタＣ２１がノード２５０の電位を保持するので、有機発光ダイオードＯＬＥＤは、画素データに応じた輝度を維持することができる。

なお、実施の形態６においても、実施の形態５で述べたように、第１の増幅回路１３２における定電流回路１５０ａ，１５０ｂおよび第２の増幅回路１３４における定電流回路１５２においてそれぞれ用いられている抵抗素子Ｒ１３２ａ，Ｒ１３２ｂ，Ｒ１３４に代えてデプレッション型のＮ型ＴＦＴ素子あるいはゲートをソースに接続したＰ型ＴＦＴ素子を用いてもよい。これによって、第１および第２の増幅回路１３２，１３４の動作すなわちそれらが含まれる電圧発生回路１１４の動作は、さらに安定する。

なお、ＥＬ表示装置１００Ａについても、上述した説明では各画素における階調表示を６４レベルとしているが、階調表示は６４レベルに限られるものではなく、それより多くても少なくてもよいのは、実施の形態５による液晶表示装置１００と同じである。

以上のように、この実施の形態６によるＥＬ表示装置１００Ａによれば、電圧発生回路を画像表示部とともに同一のガラス基板上に一体成形したときに、ＴＦＴで構成される定電流回路の動作を安定化したので、ＴＦＴのしきい値電圧のばらつきに起因する電圧発生回路の誤動作を防止することができる。

［実施の形態７］
実施の形態７では、実施の形態５による液晶表示装置１００において、選択された階調電圧に対応する表示電圧をデータ線ＤＬへ出力するアナログアンプにも実施の形態１による定電流回路が適用される。

図１８は、この発明の実施の形態７によるカラー液晶表示装置の全体構成を示す概略ブロック図である。

図１８を参照して、カラー液晶表示装置１００Ｂは、図１１に示した実施の形態５によるカラー液晶表示装置１００の構成において、水平走査回路１０４に代えて水平走査回路１０４Ａを備える。水平走査回路１０４Ａは、図１１に示したデータ線ドライバ１１６に代えてデータ線ドライバ１１６Ａを含み、データ線ドライバ１１６Ａは、デコード回路１２２と、アナログアンプ１２４とからなる。

デコード回路１２２は、第２のデータラッチ回路１１２から出力される１ライン分の画素データおよび電圧発生回路１１４から出力される階調電圧Ｖ１〜Ｖ６４を受け、画素データに応じて階調電圧を画素ごとに選択する。そして、デコード回路１２２は、その選択された１ライン分の階調電圧を一斉にアナログアンプ１２４へ出力する。

アナログアンプ１２４は、デコード回路１２２から出力された１ライン分の階調電圧をハイインピーダンスで受け、その受けた階調電圧と同一の表示電圧を対応するデータ線ＤＬに低インピーダンスで出力する。

カラー液晶表示装置１００Ｂのその他の構成は、図１１に示したカラー液晶表示装置１００の構成と同じであるので、その説明は繰返さない。

図１９は、図１８に示したアナログアンプ１２４の構成を示す回路図である。ここで、デコード回路１２２によって選択された階調電圧を受けてそれに対応する表示電圧を出力するアナログアンプは、データ線ＤＬごとに設けられ、図１９では、ｊ番目（ｊは自然数）のデータ線ＤＬに対応するアナログアンプ１２４．ｊが示されており、その他のデータ線ＤＬに対応するアナログアンプも同様の回路構成からなる。

図１９を参照して、アナログアンプ１２４．ｊは、Ｎ型ＴＦＴ素子Ｎ２００と、定電流回路３００と、スイッチＳ２００〜Ｓ２０６と、キャパシタＣ２００，Ｃ２０２と、電源電圧ＶＨ２，ＶＬ２がそれぞれ印加される電源ノード３８０，３８２と、ノード３５０〜３６０とからなる。ノード３６０は、対応するデータ線ＤＬ（図示せず）と接続される。

Ｎ型ＴＦＴ素子Ｎ２００は、電源ノード３８０とノード３５６との間に接続され、ゲートがノード３５２に接続される。電源ノード３８０には、たとえば１０Ｖの電源電圧ＶＨ２が印加される。Ｎ型ＴＦＴ素子Ｎ２００のソースが接続されるノード３５６には、定電流回路３００が接続され、Ｎ型ＴＦＴ素子Ｎ２００は、入力電圧Ｖｉｎｊに対応する電圧を高インピーダンスでゲートに受けて出力電圧Ｖｏｕｔｊを低インピーダンスでノード３６０へ出力するソースフォロア動作を行なう。

定電流回路３００は、Ｎ型ＴＦＴ素子Ｎ２０２と、キャパシタＣ２０４と、スイッチＳ２０８〜Ｓ２１２と、抵抗素子Ｒ２００と、電源ノード３８４と、ノード３６２〜３６６とからなる。Ｎ型ＴＦＴ素子Ｎ２０２は、定電流を流すトランジスタであって、ノード３６４と電源ノード３８２との間に接続され、ゲートがノード３６６に接続される。キャパシタＣ２０４は、Ｎ型ＴＦＴ素子Ｎ２０２のゲート電圧を保持する電圧保持キャパシタであって、ノード３６６と電源ノード３８２との間に接続される。電源ノード３８４，３８２には、たとえば１０Ｖの電源電圧ＶＨ２および０Ｖの電源電圧ＶＬ２がそれぞれ印加される。

スイッチＳ２０８〜Ｓ２１２は、Ｎ型ＴＦＴ素子Ｎ２０２のゲート電圧を設定する電圧設定時と電流駆動時とで切替わる。スイッチＳ２０８は、抵抗素子Ｒ２００とノード３６２との間に接続され、スイッチＳ２１０は、ノード３５６とノード３６４との間に接続され、スイッチＳ２１２は、ノード３６２とノード３６６との間に接続される。抵抗素子Ｒ２００は、電圧設定時に所定の電流をＮ型ＴＦＴ素子Ｎ２０２に流すために設けられ、電源ノード３８０とスイッチＳ２０８との間に接続される。

この定電流回路３００は、実施の形態１で説明した定電流回路１と同様の構成を有している。したがって、定電流を流すトランジスタがＮ型ＴＦＴ素子Ｎ２０２で構成されていても、そのしきい値電圧のばらつきの影響を受けることなくドライバトランジスタであるＮ型ＴＦＴ素子Ｎ２００に一定の電流を流すことができるので、このアナログアンプ１２４．ｊが誤動作することはない。

スイッチＳ２００〜Ｓ２０４およびキャパシタＣ２００は、Ｎ型ＴＦＴ素子Ｎ２００においてそのしきい値電圧Ｖｔｈｎによって発生する入力電圧Ｖｉｎｊと出力電圧Ｖｏｕｔｊとのオフセットを補償するオフセット補償回路を構成する。スイッチＳ２００は、入力電圧Ｖｉｎｊを受ける入力ノード３５０とノード３５２との間に接続される。スイッチＳ２０２は、ノード３５４とノード３５８との間に接続される。スイッチＳ２０４は、入力ノード３５０とノード３５４との間に接続される。

このオフセット補償回路の動作について説明すると、所定の設定モード時、スイッチＳ２００，Ｓ２０２，Ｓ２０４は、それぞれＯＮ，ＯＮ，ＯＦＦされる。そうすると、Ｎ型ＴＦＴ素子Ｎ２００のゲート電圧が入力電圧Ｖｉｎｊとなり、ノード３５６，３５８の電位は、Ｖｉｎｊ−Ｖｔｈｎとなる。したがって、キャパシタＣ２００は、入力電位Ｖｉｎｊとノード３５８の電位との電位差Ｖｔｈｎに充電される。

充電が終了すると、設定モードが終了し、スイッチＳ２００，Ｓ２０２，Ｓ２０４は、それぞれＯＦＦ，ＯＦＦ，ＯＮされる。そうすると、ノード３５４の電位は、Ｖｉｎｊとなり、それに応じてノード３５２の電位すなわちＮ型ＴＦＴ素子Ｎ２００のゲート電位は、Ｖｉｎｊ＋Ｖｔｈｎとなる。したがって、ノード３５６，３５８の電位は、Ｖｉｎｊとなる。すなわち、出力電圧Ｖｏｕｔｊ＝入力電圧Ｖｉｎｊとなり、オフセット電圧が打消される。

このアナログアンプ１２４．ｊにおいては、定電流回路３００が用いられることによって、上記のオフセット補償回路が安定かつ高精度に動作する。すなわち、定電流回路３００は、誤動作なく、かつ、安定して一定の電流を流すことができるため、オフセット補償回路におけるキャパシタＣ２００には、オフセットを発生させるしきい値電圧Ｖｔｈｎに相当する電荷が安定かつ高精度に充電される。したがって、動作モード時のＮ型ＴＦＴ素子Ｎ２００のゲート電圧が安定化かつ高精度化され、その結果、オフセットのない高精度な出力電圧Ｖｏｕｔｊが出力される。

なお、キャパシタＣ２０２は、データ線ＤＬが接続されるノード３６０の容量を表わしており、スイッチＳ２０６は、設定モード時、キャパシタＣ２００への充電が早期に終了するようにキャパシタＣ２００をノード３６０から切離すために設けられている。なお、キャパシタＣ２０２の容量が小さい場合には、スイッチＳ２０６を特に設けなくてもよい。

以上のように、実施の形態７によれば、アナログアンプ１２４は、定電流回路３００を備えるので、ＴＦＴのしきい値電圧のばらつきに起因するアナログアンプ１２４の誤動作を防止することができる。さらに、このアナログアンプ１２４は、定電流回路３００とともに動作するオフセット補償回路を備えるので、デコード回路１２２から受ける階調電圧に対してオフセットがなく、かつ、高精度な表示電圧を出力することができる。

したがって、アナログアンプ１２４を含む周辺回路を画像表示部とともに同一のガラス基板上に一体成形しても、カラー液晶表示装置１００Ｂは、安定かつ高精度に動作する。

［実施の形態８］
実施の形態８によるカラー液晶表示装置は、実施の形態７によるカラー液晶表示装置１００Ｂの構成において、アナログアンプ１２４に代えてアナログアンプ１２４Ａを含む。

図２０は、実施の形態８におけるアナログアンプ１２４Ａの構成を示す回路図である。ここで、実施の形態８においても、アナログアンプは、データ線ＤＬごとに設けられ、図２０では、ｊ番目のデータ線ＤＬに対応するアナログアンプ１２４Ａ．ｊが示されており、その他のデータ線ＤＬに対応するアナログアンプも同様の回路構成からなる。

図２０を参照して、アナログアンプ１２４Ａ．ｊは、図１９に示した実施の形態７におけるアナログアンプ１２４．ｊの構成において、定電流回路３００に代えて定電流回路３００Ａからなる。定電流回路３００Ａは、Ｎ型ＴＦＴ素子Ｎ２０２〜Ｎ２１０と、キャパシタＣ２０４と、スイッチＳ２０８〜Ｓ２１２と、抵抗素子Ｒ２０２〜Ｒ２０６と、電源ノード３８４と、ノード３６２〜３７２とからなる。電源ノード３８４には、電源電位ＶＨ２が印加される。

Ｎ型ＴＦＴ素子Ｎ２０４は、電源ノード３８４とスイッチＳ２０８との間に接続され、ゲートがノード３７２に接続される。Ｎ型ＴＦＴ素子Ｎ２０６，Ｎ２０８，Ｎ２１０は、抵抗素子Ｒ２０２と電源ノード３８２との間に直列に接続される。Ｎ型ＴＦＴ素子Ｎ２０６，Ｎ２０８，Ｎ２１０の各々は、ゲートをドレインと接続したエンハンスメント型のトランジスタを構成する。

抵抗素子Ｒ２０４，Ｒ２０６は、ノード３６８とノード３７０との間に直列に接続され、Ｎ型ＴＦＴ素子Ｎ２０６のドレイン−ソース間の電圧を抵抗素子Ｒ２０４，Ｒ２０６の抵抗比に基づいて分圧する。そして、抵抗Ｒ２０４，Ｒ２０６を接続するノード３７２には、Ｎ型ＴＦＴ素子Ｎ２０４のゲートが接続される。

なお、その他の回路については、図１９において既に説明したので、その説明は繰返さない。

以下、この定電流回路３００Ａの特徴について説明する。なお、下記において、しきい値電圧Ｖｔｈｎについては、Ｎ型ＴＦＴ素子Ｎ２０２〜Ｎ２１０間のばらつきは無いものとし、下記におけるしきい値電圧のばらつきとは、設計値に対するばらつきを表わしている。

この定電流回路３００Ａを構成するＮ型ＴＦＴ素子Ｎ２０２〜Ｎ２１０のしきい値電圧をＶｔｈｎ、抵抗素子Ｒ２０４，Ｒ２０６の抵抗値をそれぞれＲ１，Ｒ２とし、電源電圧ＶＬ２を接地レベル（０Ｖ）とすると、ノード３７２の電位すなわちＮ型ＴＦＴ素子Ｎ２０４のゲート電位は、下記の通りとなる。

Ｖｇ＝２×Ｖｔｈｎ＋Ｖｔｈｎ×Ｒ１／（Ｒ１＋Ｒ２） …（３）
ここで、抵抗値Ｒ１，Ｒ２は、Ｎ型ＴＦＴ素子Ｎ２０６のＯＮ抵抗に比べて十分に大きな値に設定される。（３）式に示されるように、Ｎ型ＴＦＴ素子Ｎ２０４のゲート電圧は、しきい値電圧Ｖｔｈｎに依存する。したがって、Ｎ型ＴＦＴ素子Ｎ２０４において、しきい値電圧Ｖｔｈｎがばらついてもゲート電圧Ｖｇもそのばらつきに伴なって変動するので、しきい値電圧ＶｔｈｎのばらつきによるＮ型ＴＦＴ素子Ｎ２０４の安定動作マージンが向上する。

また、（３）式に示されるように、抵抗値Ｒ１，Ｒ２を調整することによって、ゲート電圧Ｖｇを調整することができる。したがって、Ｎ型ＴＦＴ素子Ｎ２０４に流れる電流量、すなわちこの定電流回路３００Ａが流す電流量を抵抗素子Ｒ２０４，Ｒ２０６の抵抗値Ｒ１，Ｒ２の値によって調整することができる。

以上のように、実施の形態８によれば、定電流回路およびそれを含むアナログアンプの動作がさらに安定化され、これによって、液晶表示装置の動作安定性がさらに向上する。

また、抵抗素子Ｒ２０４，Ｒ２０６の抵抗値Ｒ１，Ｒ２を適切に調整することによって定電流回路３００Ａが流す電流量を調整できるので、定電流回路における電流量を適正化し、消費電力を低減することもできる。

［実施の形態９］
実施の形態７，８におけるアナログアンプ１２４，１２４Ａは、電源ノード３８０と出力ノードとの間にドライバトランジスタであるＮ型ＴＦＴ素子Ｎ２００が接続されるプッシュ型であったのに対し、この実施の形態９では、プル型のアナログアンプが示される。

実施の形態９によるカラー液晶表示装置は、実施の形態７によるカラー液晶表示装置１００Ｂの構成において、アナログアンプ１２４に代えてアナログアンプ１２４Ｂを含む。

図２１は、実施の形態９におけるアナログアンプ１２４Ｂの構成を示す回路図である。ここで、実施の形態９においても、アナログアンプは、データ線ＤＬごとに設けられ、図２１では、ｊ番目のデータ線ＤＬに対応するアナログアンプ１２４Ｂ．ｊが示されており、その他のデータ線ＤＬに対応するアナログアンプも同様の回路構成からなる。

図２１を参照して、アナログアンプ１２４Ｂ．ｊは、Ｐ型ＴＦＴ素子Ｐ２００と、定電流回路３０２と、スイッチＳ２２０〜Ｓ２２６と、キャパシタＣ２２０，Ｃ２２２と、電源ノード３８０，３８２と、ノード４００〜４１０とからなる。ノード４１０は、対応するデータ線ＤＬ（図示せず）と接続される。

Ｐ型ＴＦＴ素子Ｐ２００は、ノード４０６と電源ノード３８２との間に接続され、ゲートがノード４０２に接続される。電源ノード３８２には、たとえば接地電位（０Ｖ）の電源電圧ＶＬ２が印加される。Ｐ型ＴＦＴ素子Ｐ２００のソースが接続されるノード４０６には、定電流回路３０２が接続され、Ｐ型ＴＦＴ素子Ｐ２００は、入力電圧Ｖｉｎｊに対応する電圧を高インピーダンスでゲートに受けて出力電圧Ｖｏｕｔｊを低インピーダンスでノード４１０へ出力するソースフォロア動作を行なう。

定電流回路３０２は、Ｐ型ＴＦＴ素子Ｐ２０２と、キャパシタＣ２２４と、スイッチＳ２２８〜Ｓ２３２と、抵抗素子Ｒ２２０と、電源ノード３８６と、ノード４１２〜４１６とからなる。Ｐ型ＴＦＴ素子Ｐ２０２は、定電流を流すトランジスタであって、電源ノード３８０とノード４１４との間に接続され、ゲートがノード４１６に接続される。キャパシタＣ２２４は、Ｐ型ＴＦＴ素子Ｐ２０２のゲート電圧を保持する電圧保持キャパシタであって、電源ノード３８０とノード４１６との間に接続される。

スイッチＳ２２８〜Ｓ２３２は、Ｐ型ＴＦＴ素子Ｐ２０２のゲート電圧を設定する電圧設定時と電流駆動時とで切替わる。スイッチＳ２２８は、ノード４１２と抵抗素子Ｒ２２０との間に接続され、スイッチＳ２３０は、ノード４１４とノード４０６との間に接続され、スイッチＳ２３２は、ノード４１６とノード４１２との間に接続される。抵抗素子Ｒ２２０は、電圧設定時に所定の電流をＰ型ＴＦＴ素子Ｐ２０２に流すために設けられ、スイッチＳ２２８と電源ノード３８６との間に接続される。

この定電流回路３０２は、実施の形態２で説明した定電流回路１Ａと同様の構成を有している。したがって、定電流を流すトランジスタばＰ型ＴＦＴ素子Ｐ２０２で構成されていても、そのしきい値電圧のばらつきの影響を受けることなくドライバトランジスタであるＰ型ＴＦＴ素子Ｐ２００に一定の電流を流すことができるので、このアナログアンプ１２４Ｂ．ｊが誤動作することはない。

スイッチＳ２２０〜Ｓ２２４およびキャパシタＣ２２０は、Ｐ型ＴＦＴ素子Ｐ２００においてそのしきい値電圧Ｖｔｈｐによって発生する入力電圧Ｖｉｎｊと出力電圧Ｖｏｕｔｊとのオフセットを補償するオフセット補償回路を構成する。スイッチＳ２２０は、入力電圧Ｖｉｎｊを受ける入力ノード４００とノード４０２との間に接続される。スイッチＳ２２２は、ノード４０８とノード４０４との間に接続される。スイッチＳ２２４は、入力ノード４００とノード４０４との間に接続される。

このオフセット補償回路の動作について説明すると、所定の設定モード時、スイッチＳ２２０，Ｓ２２２，Ｓ２２４は、それぞれＯＮ，ＯＮ，ＯＦＦされる。そうすると、Ｐ型ＴＦＴ素子Ｐ２００のゲート電圧が入力電圧Ｖｉｎｊとなり、ノード４０６，４０８の電位は、Ｖｉｎｊ＋｜Ｖｔｈｐ｜となる。したがって、キャパシタＣ２２０は、入力電位Ｖｉｎｊとノード４０８の電位との電位差｜Ｖｔｈｐ｜に充電される。

充電が終了すると、設定モードが終了し、スイッチＳ２２０，Ｓ２２２，Ｓ２２４は、それぞれＯＦＦ，ＯＦＦ，ＯＮされる。そうすると、ノード４０４の電位は、Ｖｉｎｊとなり、それに応じてノード４０２の電位すなわちＰ型ＴＦＴ素子Ｐ２００のゲート電位は、Ｖｉｎｊ−｜Ｖｔｈｐ｜となる。したがって、ノード４０６，４０８の電位は、Ｖｉｎｊとなる。すなわち、出力電圧Ｖｏｕｔｊ＝入力電圧Ｖｉｎｊとなり、オフセット電圧が打消される。

このアナログアンプ１２４Ｂ．ｊにおいては、定電流回路３０２が用いられることによって、上記のオフセット補償回路が安定かつ高精度に動作する。すなわち、定電流回路３０２は、誤動作なく、かつ、安定して一定の電流を流すことができるため、オフセット補償回路におけるキャパシタＣ２２０には、オフセットを発生させるしきい値電圧Ｖｔｈｐに相当する電荷が安定かつ高精度に充電される。したがって、動作モード時のＰ型ＴＦＴ素子Ｐ２００のゲート電圧が安定化かつ高精度化され、その結果、オフセットのない高精度な出力電圧Ｖｏｕｔｊが出力される。

なお、キャパシタＣ２２２は、データ線ＤＬが接続されるノード４１０の容量を表わしており、スイッチＳ２２６は、設定モード時、キャパシタＣ２２０への充電が早期に終了するようにキャパシタＣ２２０をノード４１０から切離すために設けられている。なお、キャパシタＣ２２２の容量が小さい場合には、スイッチＳ２２６を特に設けなくてもよい。

以上のように、プル型のアナログアンプ１２４Ｂを含む実施の形態９による液晶表示装置によっても、実施の形態７と同様の効果を得ることができる。

［実施の形態１０］
実施の形態１０によるカラー液晶表示装置は、実施の形態７によるカラー液晶表示装置１００Ｂの構成において、アナログアンプ１２４に代えてアナログアンプ１２４Ｃを含む。

図２２は、実施の形態１０におけるアナログアンプ１２４Ｃの構成を示す回路図である。ここで、実施の形態１０においても、アナログアンプは、データ線ＤＬごとに設けられ、図２２では、ｊ番目のデータ線ＤＬに対応するアナログアンプ１２４Ｃ．ｊが示されており、その他のデータ線ＤＬに対応するアナログアンプも同様の回路構成からなる。

図２２を参照して、アナログアンプ１２４Ｃ．ｊは、図２１に示した実施の形態９におけるアナログアンプ１２４Ｂ．ｊの構成において、定電流回路３０２に代えて定電流回路３０２Ａからなる。定電流回路３０２Ａは、Ｐ型ＴＦＴ素子Ｐ２０２〜Ｐ２１０と、キャパシタＣ２２４と、スイッチＳ２２８〜Ｓ２３２と、抵抗素子Ｒ２２２〜Ｒ２２６と、電源ノード３８６と、ノード４１２〜４２２とからなる。電源ノード３８６には、電源電位ＶＬ２が印加される。

Ｐ型ＴＦＴ素子Ｐ２０４は、スイッチＳ２２８と電源ノード３８６との間に接続され、ゲートがノード４２２に接続される。Ｐ型ＴＦＴ素子Ｐ２０６，Ｐ２０８，Ｐ２１０は、電源ノード３８０と抵抗素子Ｒ２２２との間に直列に接続される。Ｐ型ＴＦＴ素子Ｐ２０６，Ｐ２０８，Ｐ２１０の各々は、ゲートをドレインと接続したエンハンスメント型のトランジスタを構成する。

抵抗素子Ｒ２２４，Ｒ２２６は、ノード４１８とノード４２０との間に直列に接続され、Ｐ型ＴＦＴ素子Ｐ２０６のソース−ドレイン間の電圧を抵抗素子Ｒ２２４，Ｒ２２６の抵抗比に基づいて分圧する。そして、抵抗Ｒ２２４，Ｒ２２６を接続するノード４２２には、Ｐ型ＴＦＴ素子Ｐ２０４のゲートが接続される。

なお、その他の回路については、図２１において既に説明したので、その説明は繰返さない。

以下、この定電流回路３０２Ａの特徴について説明する。なお、下記において、しきい値電圧Ｖｔｈｐについては、Ｐ型ＴＦＴ素子Ｐ２０２〜Ｐ２１０間のばらつきは無いものとし、下記におけるしきい値電圧のばらつきとは、設計値に対するばらつきを表わしている。

この定電流回路３０２Ａを構成するＰ型ＴＦＴ素子Ｐ２０２〜Ｐ２１０のしきい値電圧をＶｔｈｐ、抵抗素子Ｒ２２４，Ｒ２２６の抵抗値をそれぞれＲ３，Ｒ４とすると、ノード４２２の電位すなわちＰ型ＴＦＴ素子Ｐ２０４のゲート電位は、下記の通りとなる。

Ｖｇ＝ＶＨ２−２×｜Ｖｔｈｐ｜−｜Ｖｔｈｐ｜×Ｒ３／（Ｒ３＋Ｒ４） …（４）
ここで、抵抗値Ｒ３，Ｒ４は、Ｐ型ＴＦＴ素子Ｐ２０６のＯＮ抵抗に比べて十分に大きな値に設定される。（４）式に示されるように、Ｐ型ＴＦＴ素子Ｐ２０４のゲート電圧は、しきい値電圧Ｖｔｈｐに依存する。したがって、Ｐ型ＴＦＴ素子Ｐ２０４において、しきい値電圧Ｖｔｈｐがばらついてもゲート電圧Ｖｇもそのばらつきに伴なって変動するので、しきい値電圧ＶｔｈｐのばらつきによるＰ型ＴＦＴ素子Ｐ２０４の安定動作マージンが向上する。

また、（４）式に示されるように、抵抗値Ｒ３，Ｒ４を調整することによって、ゲート電圧Ｖｇを調整することができる。したがって、Ｐ型ＴＦＴ素子Ｐ２０４に流れる電流量、すなわちこの定電流回路３０２Ａが流す電流量を抵抗素子Ｒ２２４，Ｒ２２６の抵抗値Ｒ３，Ｒ４の値によって調整することができる。

以上のように、プル型のアナログアンプ１２４Ｃを含む実施の形態１０による液晶表示装置によっても、実施の形態８と同様の効果を得ることができる。

［実施の形態１１］
実施の形態１１によるカラー液晶表示装置は、実施の形態７によるカラー液晶表示装置１００Ｂの構成において、アナログアンプ１２４に代えてアナログアンプ１２４Ｄを含む。

図２３は、実施の形態１１におけるアナログアンプ１２４Ｄの構成を示す回路図である。ここで、実施の形態１１においても、アナログアンプは、データ線ＤＬごとに設けられ、図２３では、ｊ番目のデータ線ＤＬに対応するアナログアンプ１２４Ｄ．ｊが示されており、その他のデータ線ＤＬに対応するアナログアンプも同様の回路構成からなる。

図２３を参照して、アナログアンプ１２４Ｄ．ｊは、図１９に示した実施の形態７によるアナログアンプ１２４．ｊの構成において、Ｎ型ＴＦＴ素子Ｎ２００のゲート電極とノード３５２との間に設けられるレベルシフト回路５００をさらに含む。レベルシフト回路５００は、Ｐ型ＴＦＴ素子Ｐ２５０と、定電流回路３０２と、電源電圧ＶＨ１，ＶＬ１がそれぞれ印加される電源ノード３８８，３９０とからなる。

Ｐ型ＴＦＴ素子Ｐ２５０は、ノード３７４と電源ノード３９０との間に接続され、ゲートがノード３５２に接続される。定電流回路３０２は、図２１で示した定電流回路であって、電源ノード３８８とノード３７４との間に接続される。ノード３７４は、Ｎ型ＴＦＴ素子Ｎ２００のゲートと接続される。Ｐ型ＴＦＴ素子Ｐ２５０は、ソースフォロア動作を行なう。なお、その他の構成は、図１９において既に説明したとおりである。

以下、このアナログアンプ１２４Ｄ．ｊの動作について説明する。Ｐ型ＴＦＴ素子Ｐ２５０のゲート電位をＶｇ、しきい値電圧をＶｔｈｐとすると、ノード３７４の電位は、Ｖｇ＋｜Ｖｔｈｐ｜となる。したがって、レベルシフト回路５００は、レベルシフト回路５００に入力される電位を｜Ｖｔｈｐ｜だけシフトさせた電位を出力する。

そして、所定の設定モード時、スイッチＳ２００，Ｓ２０２，Ｓ２０４がそれぞれＯＮ，ＯＮ，ＯＦＦされると、Ｐ型ＴＦＴ素子Ｐ２５０のゲート電圧が入力電圧Ｖｉｎｊとなり、ノード３７４の電位は、Ｖｉｎｊ＋｜Ｖｔｈｐ｜となり、ノード３５６，３５８の電位は、Ｖｉｎｊ＋｜Ｖｔｈｐ｜−Ｖｔｈｎとなる。したがって、キャパシタＣ２００には、入力電位Ｖｉｎｊとノード３５８の電位との電位差Ｖｔｈｎ−｜Ｖｔｈｐ｜に充電される。

充電が終了すると、設定モードが終了し、スイッチＳ２００，Ｓ２０２，Ｓ２０４は、それぞれＯＦＦ，ＯＦＦ，ＯＮされる。そうすると、ノード３５４の電位は、Ｖｉｎｊとなり、それに応じてノード３５２の電位、すなわちＰ型ＴＦＴ素子Ｐ２５０のゲート電位は、Ｖｉｎｊ＋Ｖｔｈｎ−｜Ｖｔｈｐ｜となる。したがって、ノード３７４の電位は、Ｖｉｎｊ＋Ｖｔｈｎとなり、ノード３５６，３５８の電位は、Ｖｉｎｊとなる。すなわち、出力電圧Ｖｏｕｔｊ＝入力電圧Ｖｉｎｊとなり、オフセット電圧が打消される。

なお、このようなレベルシフト回路５００を設ける理由は、図１９に示した実施の形態７におけるアナログアンプ１２４．ｊによれば、オフセット補償回路が設けられたとしてもノード３５２の寄生容量の大きさによっては無視できないオフセット誤差が生じる可能性があるところ、このレベルシフト回路５００に含まれるＰ型ＴＦＴ素子Ｐ２５０のしきい値電圧の大きさをＮ型ＴＦＴ素子Ｎ２００のしきい値電圧に近いレベルに設計できれば、しきい値電圧に起因して発生するオフセット電圧自体を小さくできるからである。

以上のように、実施の形態１１によっても、実施の形態７と同様の効果を得ることができる。

［実施の形態１２］
実施の形態１２によるカラー液晶表示装置は、実施の形態７によるカラー液晶表示装置１００Ｂの構成において、アナログアンプ１２４に代えてアナログアンプ１２４Ｅを含む。

図２４は、実施の形態１２におけるアナログアンプ１２４Ｅの構成を示す回路図である。ここで、実施の形態１２においても、アナログアンプは、データ線ＤＬごとに設けられ、図２４では、ｊ番目のデータ線ＤＬに対応するアナログアンプ１２４Ｅ．ｊが示されており、その他のデータ線ＤＬに対応するアナログアンプも同様の回路構成からなる。

図２４を参照して、アナログアンプ１２４Ｅ．ｊは、図２３に示したアナログアンプ１２４Ｄ．ｊの構成において、定電流回路３００に代えて、図２０に示した定電流回路３００Ａを含み、レベルシフト回路５００に代えて、レベルシフト回路５００Ａを含む。レベルシフト回路５００Ａは、レベルシフト回路５００の構成において、定電流回路３０２に代えて、図２２に示した定電流回路３０２Ａからなる。

なお、アナログアンプ１２４Ｅ．ｊのその他の構成は、実施の形態１１におけるアナログアンプ１２４Ｄ．ｊの構成と同じである。

この実施の形態１２によれば、実施の形態１１と同様に、実施の形態７と同様の効果が得られるほか、定電流回路３００Ａ，３０２Ａによって、アナログアンプの動作がさらに安定化され、液晶表示装置の動作安定性がさらに向上する。

［実施の形態１３］
実施の形態１３によるカラー液晶表示装置は、実施の形態７によるカラー液晶表示装置１００Ｂの構成において、アナログアンプ１２４に代えてアナログアンプ１２４Ｆを含む。

図２５は、実施の形態１３におけるアナログアンプ１２４Ｆの構成を示す回路図である。ここで、実施の形態１３においても、アナログアンプは、データ線ＤＬごとに設けられ、図２５では、ｊ番目のデータ線ＤＬに対応するアナログアンプ１２４Ｆ．ｊが示されており、その他のデータ線ＤＬに対応するアナログアンプも同様の回路構成からなる。

図２５を参照して、アナログアンプ１２４Ｆ．ｊは、図２１に示した実施の形態９によるアナログアンプ１２４Ｂ．ｊの構成において、Ｐ型ＴＦＴ素子Ｐ２００のゲート電極とノード４０２との間に設けられるレベルシフト回路５０２をさらに含む。レベルシフト回路５０２は、Ｎ型ＴＦＴ素子Ｎ２５０と、定電流回路３００と、電源電圧ＶＨ１，ＶＬ１がそれぞれ印加される電源ノード３８８，３９０とからなる。

Ｎ型ＴＦＴ素子Ｎ２５０は、電源ノード３８８とノード４２４との間に接続され、ゲートがノード４０２に接続される。定電流回路３００は、図１９で示した定電流回路であって、ノード４２４と電源ノード３９０との間に接続される。ノード４２４は、Ｐ型ＴＦＴ素子Ｐ２００のゲートと接続される。Ｎ型ＴＦＴ素子Ｎ２５０は、ソースフォロア動作を行なう。なお、その他の構成は、図２１において既に説明したとおりである。

以下、このアナログアンプ１２４Ｆ．ｊの動作について説明する。Ｎ型ＴＦＴ素子Ｎ２５０のゲート電位をＶｇ、しきい値電圧をＶｔｈｎとすると、ノード４２４の電位は、Ｖｇ−Ｖｔｈｎとなる。したがって、レベルシフト回路５０２は、レベルシフト回路５０２に入力される電位を−Ｖｔｈｎだけシフトさせた電位を出力する。

そして、所定の設定モード時、スイッチＳ２２０，Ｓ２２２，Ｓ２２４がそれぞれＯＮ，ＯＮ，ＯＦＦされると、Ｎ型ＴＦＴ素子Ｎ２５０のゲート電圧が入力電圧Ｖｉｎｊとなり、ノード４２４の電位は、Ｖｉｎｊ−Ｖｔｈｎとなり、ノード４０６，４０８の電位は、Ｖｉｎｊ−Ｖｔｈｎ＋｜Ｖｔｈｐ｜となる。したがって、キャパシタＣ２２０には、入力電圧Ｖｉｎｊとノード４０８の電位との電位差Ｖｔｈｎ−｜Ｖｔｈｐ｜に充電される。

充電が終了すると、設定モードが終了し、スイッチＳ２２０，Ｓ２２２，Ｓ２２４は、それぞれＯＦＦ，ＯＦＦ，ＯＮされる。そうすると、ノード４０４の電位は、Ｖｉｎｊとなり、それに応じてノード４０２の電位、すなわちＮ型ＴＦＴ素子Ｎ２５０のゲート電位は、Ｖｉｎｊ＋Ｖｔｈｎ−｜Ｖｔｈｐ｜となる。したがって、ノード４２４の電位は、Ｖｉｎｊ−｜Ｖｔｈｐ｜となり、ノード４０６，４０８の電位は、Ｖｉｎｊとなる。すなわち、出力電圧Ｖｏｕｔｊ＝入力電圧Ｖｉｎｊとなり、オフセット電圧が打消される。

なお、このようなレベルシフト回路５０２を設ける理由は、実施の形態１１においてレベルシフト回路５００を設ける理由と同じであり、その説明は繰返さない。

以上のように、実施の形態１３によっても、実施の形態９と同様の効果を得ることができる。

［実施の形態１４］
実施の形態１４によるカラー液晶表示装置は、実施の形態７によるカラー液晶表示装置１００Ｂの構成において、アナログアンプ１２４に代えてアナログアンプ１２４Ｇを含む。

図２６は、実施の形態１４におけるアナログアンプ１２４Ｇの構成を示す回路図である。ここで、実施の形態１４においても、アナログアンプは、データ線ＤＬごとに設けられ、図２６では、ｊ番目のデータ線ＤＬに対応するアナログアンプ１２４Ｇ．ｊが示されており、その他のデータ線ＤＬに対応するアナログアンプも同様の回路構成からなる。

図２６を参照して、アナログアンプ１２４Ｇ．ｊは、図２５に示したアナログアンプ１２４Ｆ．ｊの構成において、定電流回路３０２に代えて、図２２に示した定電流回路３０２Ａを含み、レベルシフト回路５０２に代えて、レベルシフト回路５０２Ａを含む。レベルシフト回路５０２Ａは、レベルシフト回路５０２の構成において、定電流回路３００に代えて、図２０に示した定電流回路３００Ａからなる。

なお、アナログアンプ１２４Ｇ．ｊのその他の構成は、実施の形態１３におけるアナログアンプ１２４Ｆ．ｊの構成と同じである。

この実施の形態１４によれば、実施の形態１３と同様に、実施の形態９と同様の効果が得られるほか、定電流回路３０２Ａ，３００Ａによって、アナログアンプの動作がさらに安定化され、液晶表示装置の動作安定性がさらに向上する。

なお、上述した実施の形態７〜１４では、実施の形態１，２による定電流回路が液晶表示装置におけるアナログアンプに適用される場合について説明したが、実施の形態５に対応する実施の形態６と同様に、実施の形態７〜１４で説明したアナログアンプは、実施の形態６で説明したＥＬ表示装置においても適用できる。

今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明における定電流回路は、電流を流す駆動トランジスタのしきい値電圧に基づいて設定された電圧を保持する電圧保持回路を備え、駆動トランジスタは、その電圧保持回路が保持する電圧をゲートに受けて電流を流すようにしたので、駆動トランジスタのしきい値電圧に製造ばらつきがあっても、その影響は排除され、定電流回路の動作は安定する。

そして、定電流回路の動作安定化に伴って、この定電流回路を備える駆動回路および画像表示装置の動作も安定する。

この発明の実施の形態１による定電流回路の構成を示す回路図である。 図１に示す定電流回路の電流駆動時の動作状態を示した図である。 この発明の実施の形態２による定電流回路の構成を示す回路図である。 図３に示す定電流回路の電流駆動時の動作状態を示した図である。 この発明の実施の形態３による差動アンプの構成を示す回路図である。 この発明の実施の形態３による差動アンプの活性時の動作状態を示した図である。 図５に示す差動アンプの変形例を示す回路図である。 この発明の実施の形態４による差動アンプの構成を示す回路図である。 この発明の実施の形態４による差動アンプの活性時の動作状態を示した図である。 図８に示す差動アンプの変形例を示す回路図である。 この発明の実施の形態５によるカラー液晶表示装置の全体構成を示す概略ブロック図である。 図１１に示す画素の構成を示す回路図である。 図１１に示す電圧発生回路の構成を示す回路図である。 図１３に示すバッファ回路の構成を示す回路図である。 図１４に示す第１の増幅回路の構成を示す回路図である。 図１４に示す第２の増幅回路の構成を示す回路図である。 この発明の実施の形態６によるＥＬ表示装置の画素の構成を示す回路図である。 この発明の実施の形態７によるカラー液晶表示装置の全体構成を示す概略ブロック図である。 図１８に示すアナログアンプの構成を示す回路図である。 実施の形態８におけるアナログアンプの構成を示す回路図である。 実施の形態９におけるアナログアンプの構成を示す回路図である。 実施の形態１０におけるアナログアンプの構成を示す回路図である。 実施の形態１１におけるアナログアンプの構成を示す回路図である。 実施の形態１２におけるアナログアンプの構成を示す回路図である。 実施の形態１３におけるアナログアンプの構成を示す回路図である。 実施の形態１４におけるアナログアンプの構成を示す回路図である。

Claims (8)

1. 階調電圧に対応する表示電圧を入力電圧として受け、その受けた入力電圧に応じた出力電圧を画像表示素子のデータ線へ出力する、画像表示素子のデータ線駆動回路であって、
   第１の電源ノードと出力ノードとの間に接続される第１のトランジスタと、
   前記出力ノードと第２の電源ノードとの間に接続される定電流回路と、
   前記第１のトランジスタのしきい値電圧に応じて発生するオフセット電圧を補償するオフセット補償回路と、
   前記出力ノードと前記データ線との間に設けられるスイッチとを備え、
   前記オフセット補償回路は、前記オフセット電圧を保持し、前記保持されるオフセット電圧だけ前記入力電圧をシフトさせた第１の電圧を前記第１のトランジスタのゲート電極へ出力し、
   前記定電流回路は、
   前記出力ノードと前記第２の電源ノードとの間に接続される第２のトランジスタと、
   前記第２のトランジスタのしきい値電圧に応じて決定され、かつ、前記第２のトランジスタをオンするための第２の電圧を保持する第１の電圧保持回路とを含み、
   前記第２のトランジスタは、前記第２の電圧をゲート電極に受け、前記出力ノードに接続される前記第１のトランジスタにおける電流を一定にし、
   前記第１のトランジスタは、前記オフセット補償回路から出力される前記第１の電圧をゲート電極に受け、前記入力電圧と同電位の出力電圧を前記出力ノードへ出力し、
   前記オフセット補償回路は、
   設定モード時に充電され、動作モード時、前記オフセット電圧を保持する第２の電圧保持回路と、
   前記設定モード時、前記第２の電圧保持回路の一端および前記第１のトランジスタのゲート電極が接続される第１のノード、ならびに前記第２の電圧保持回路の他端をそれぞれ入力ノードおよび前記出力ノードと接続し、前記動作モード時、前記第１のノードおよび前記第２の電圧保持回路の他端をそれぞれ前記入力ノードおよび前記出力ノードから切離して前記他端を前記入力ノードと接続する第１のスイッチ回路とを含み、
   前記設定モード時、前記スイッチは、前記出力ノードと前記データ線とを電気的に切離す、画像表示素子のデータ線駆動回路。
2. 前記定電流回路は、
   前記第２の電圧を設定するための電流を供給する電流供給回路と、
   前記第２の電圧の設定時、前記第２のトランジスタを前記出力ノードから切離し、前記第１の電圧保持回路および前記第２のトランジスタを前記電流供給回路と接続する第２のスイッチ回路とをさらに含み、
   前記電流供給回路は、
   当該電流供給回路を構成するトランジスタのしきい値電圧に応じて決定されるゲート電圧を発生する電圧発生部と、
   第３の電源ノードと前記第２のスイッチ回路との間に接続され、前記電圧発生部によって発生された前記ゲート電圧をゲート電極に受ける第３のトランジスタとからなる、請求項１に記載の画像表示素子のデータ線駆動回路。
3. 前記電圧発生部は、
   前記第３の電源ノードと前記第２の電源ノードとの間に直列に接続される複数のエンハンスメント型トランジスタと、
   前記第３の電源ノードに接続されるエンハンスメント型トランジスタと並列に接続され、第１および第２の抵抗が直列接続された分圧回路とからなり、
   前記第３のトランジスタのゲート電極は、前記第１の抵抗を前記第２の抵抗と接続するノードに接続される、請求項２に記載の画像表示素子のデータ線駆動回路。
4. 階調電圧に対応する表示電圧を入力電圧として受け、その受けた入力電圧に応じた出力電圧を画像表示素子のデータ線へ出力する、画像表示素子のデータ線駆動回 路であって、
   第１の電源ノードと出力ノードとの間に接続される第１の導電型の第１のトランジスタと、
   前記出力ノードと第２の電源ノードとの間に接続される第１の定電流回路と、
   第１の電圧を受け、その受けた第１の電圧を所定量シフトさせた第２の電圧を出力するレベルシフト回路とを備え、
   前記レベルシフト回路は、
   第３の電源ノードと前記第１の導電型の第１のトランジスタのゲート電極との間に接続される第２の定電流回路と、
   前記第１の導電型の第１のトランジスタのゲート電極と第４の電源ノードとの間に接続される第２の導電型の第１のトランジスタとを含み、
   当該駆動回路は、前記第１の導電型の第１のトランジスタのしきい値電圧と前記第２の導電型の第１のトランジスタのしきい値電圧との電圧差に応じて発生するオフセット電圧を補償するオフセット補償回路と、
   前記出力ノードと前記データ線との間に設けられるスイッチとをさらに備え、
   前記オフセット補償回路は、前記オフセット電圧を保持し、前記保持されるオフセット電圧だけ前記入力電圧をシフトさせた電圧を前記第１の電圧として前記第２の導電型の第１のトランジスタのゲート電極へ出力し、
   前記第１の定電流回路は、
   前記出力ノードと前記第２の電源ノードとの間に接続される第１の導電型の第２のトランジスタと、
   前記第１の導電型の第２のトランジスタのしきい値電圧に応じて決定され、かつ、前記第１の導電型の第２のトランジスタをオンするための第３の電圧を保持する第１の電圧保持回路とを含み、
   前記第１の導電型の第２のトランジスタは、前記第３の電圧をゲート電極に受け、前記出力ノードに接続される前記第１の導電型の第１のトランジスタにおける電流を一定にし、
   前記第２の定電流回路は、
   前記第３の電源ノードと前記第１の導電型の第１のトランジスタのゲート電極との間に接続される第２の導電型の第２のトランジスタと、
   前記第２の導電型の第２のトランジスタのしきい値電圧に応じて決定され、かつ、前記第２の導電型の第２のトランジスタをオンするための第４の電圧を保持する第２の電圧保持回路とを含み、
   前記第２の導電型の第２のトランジスタは、前記第４の電圧をゲート電極に受け、前記第１の導電型の第１のトランジスタのゲート電極に接続される前記第２の導電型の第１のトランジスタにおける電流を一定にし、
   前記第２の導電型の第１のトランジスタは、前記オフセット補償回路から出力される前記第１の電圧をゲート電極に受け、当該第２の導電型の第１のトランジスタのしきい値電圧だけ前記第１の電圧をシフトさせた前記第２の電圧を前記第１の導電型の第１のトランジスタのゲート電極へ出力し、
   前記第１の導電型の第１のトランジスタは、前記レベルシフト回路から出力される前記第２の電圧をゲート電極に受け、前記入力電圧と同電位の出力電圧を前記出力ノードに出力し、
   前記オフセット補償回路は、
   設定モード時に充電され、動作モード時、前記オフセット電圧を保持する第３の電圧保持回路と、
   前記設定モード時、前記第３の電圧保持回路の一端および前記第２の導電型の第１のトランジスタのゲート電極が接続される第１のノード、ならびに前記第３の電圧保持回路の他端をそれぞれ入力ノードおよび前記出力ノードと接続し、前記動作モード時、前記第１のノードおよび前記第３の電圧保持回路の他端をそれぞれ前記入力ノードおよび前記出力 ノードから切離して前記他端を前記入力ノードと接続する第１のスイッチ回路とを含み、
   前記設定モード時、前記スイッチは、前記出力ノードと前記データ線とを電気的に切離す、画像表示素子のデータ線駆動回路。
5. 前記第１の定電流回路は、
   前記第３の電圧を設定するための電流を供給する第１の電流供給回路と、
   前記第３の電圧の設定時、前記第１の導電型の第２のトランジスタを前記出力ノードから切離し、前記第１の電圧保持回路および前記第１の導電型の第２のトランジスタを前記第１の電流供給回路と接続する第２のスイッチ回路とをさらに含み、
   前記第１の電流供給回路は、
   当該第１の電流供給回路を構成する第１の導電型のトランジスタのしきい値電圧に応じて決定されるゲート電圧を発生する第１の電圧発生部と、
   第５の電源ノードと前記第２のスイッチ回路との間に接続され、前記第１の電圧発生部によって発生された前記ゲート電圧をゲート電極に受ける第１の導電型の第３のトランジスタとからなり、
   前記第２の定電流回路は、
   前記第４の電圧を設定するための電流を供給する第２の電流供給回路と、
   前記第４の電圧の設定時、前記第２の導電型の第２のトランジスタを前記第１の導電型の第１のトランジスタのゲート電極から切離し、前記第２の電圧保持回路および前記第２の導電型の第２のトランジスタを前記第２の電流供給回路と接続する第３のスイッチ回路とをさらに含み、
   前記第２の電流供給回路は、
   当該第２の電流供給回路を構成する第２の導電型のトランジスタのしきい値電圧に応じて決定されるゲート電圧を発生する第２の電圧発生部と、
   第６の電源ノードと前記第３のスイッチ回路との間に接続され、前記第２の電圧発生部によって発生された前記ゲート電圧をゲート電極に受ける第２の導電型の第３のトランジスタとからなる、請求項４に記載の画像表示素子のデータ線駆動回路。
6. 行列状に配置された複数の画像表示素子と、
   前記複数の画像表示素子の行に対応して配置され、所定の周期で順次選択される複数の走査線と、
   前記複数の画像表示素子の列に対応して配置される複数のデータ線と、
   前記複数の画像表示素子の各々における表示輝度に対応する少なくとも１つの電圧を発生する電圧発生回路と、
   走査対象行の画像表示素子ごとに対応する画素データによって指示される電圧を前記走査対象行の画像表示素子ごとに前記少なくとも１つの電圧から選択するデコード回路と、
   前記デコード回路によって選択された電圧を前記デコード回路から受け、前記複数のデータ線を対応する前記電圧で活性化する請求項１または請求項４に記載のデータ線駆動回路とを備える、画像表示装置。
7. 前記複数の画像表示素子、前記電圧発生回路、前記デコード回路、および前記データ線駆動回路の各々に含まれるトランジスタは、薄膜トランジスタである、請求項６に記載の画像表示装置。
8. 前記複数の画像表示素子、前記電圧発生回路、前記デコード回路、および前記データ線駆動回路は、ガラス基板上および樹脂基板上のいずれかに一体形成される、請求項６に記載の画像表示装置。

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