JP2005236083A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2005236083A
JP2005236083A JP2004044192A JP2004044192A JP2005236083A JP 2005236083 A JP2005236083 A JP 2005236083A JP 2004044192 A JP2004044192 A JP 2004044192A JP 2004044192 A JP2004044192 A JP 2004044192A JP 2005236083 A JP2005236083 A JP 2005236083A
Authority
JP
Japan
Prior art keywords
photoresist
semiconductor
region
oxide film
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004044192A
Other languages
English (en)
Inventor
Kaori Umezawa
華織 梅澤
Hiroshi Tomita
寛 冨田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2004044192A priority Critical patent/JP2005236083A/ja
Priority to US11/060,567 priority patent/US20050186803A1/en
Publication of JP2005236083A publication Critical patent/JP2005236083A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

【課題】半導体下地領域の表面上に形成された絶縁膜に対しフォトレジストを選択的に形成し、露出した表面領域に対応する絶縁膜部分を除去して半導体下領域表面を露出させる際に生じる化学酸化膜の厚さを最小限に抑制することができる半導体装置の製造方法を提供する。
【解決手段】半導体下地領域（１１）の表面上に形成された絶縁膜（１５）に対し、マスクされた表面領域と露出した表面領域を提供するようにフォトレジスト（１７）を選択的に形成し、露出した表面領域に対応する絶縁膜部分を除去して半導体下領域（１１）の表面を露出させ、半導体下地領域（１１）の表面を露出させた状態でフォトレジスト（１７）を硫酸により除去する。
【選択図】 図２

Description

本発明は、半導体装置の製造方法に関する。
現在、半導体デバイスの高集積化や高機能化の要求に伴い、メモリ、ロジック混載デバイスの開発が行われている。このようなデバイス設計においては、膜厚の異なる複数のゲート絶縁膜を形成することが必要である。例えば、膜厚の異なる２つのゲート絶縁膜を半導体基板上に形成するために、半導体基板上に絶縁膜を比較的厚く形成し、薄いゲート絶縁膜を形成する部分を選択的に露出させるようにフォトレジストを形成し、露出した絶縁膜部分をエッチング除去してシリコン基板表面を露出させ、フォトレジストを除去した後、熱酸化により露出シリコン基板表面に薄いゲート酸化膜を形成する。
上記フォトレジストの除去には、アッシングやＳＰＭ（硫酸と過酸化水素との混合液）が使用されている。しかし、アッシングに使用される酸素やＳＰＭ中の過酸化水素は酸化剤であるため、厚いゲート絶縁膜をマスクするフォトレジストを除去する際に、露出していたシリコン基板表面には、厚さ約０．８〜２ｎｍ程度の薄い化学酸化膜が形成されてしまう。ゲート絶縁膜が１．５ｎｍ以上の厚さを有する場合には、化学酸化膜を除去することなく熱酸化に供しても十分に良質のゲート絶縁膜を形成することができる。しかしながら、次世代の高速デバイスでは、１ｎｍ未満の厚さのゲート絶縁膜が必要とされており、フォトレジスト剥離に際し化学酸化膜が１ｎｍ以上の厚さに形成されてしまうと、熱酸化等によりさらに絶縁膜を形成する余地はなく、信頼性のある絶縁膜が得られない。フォトレジストを、有機溶剤を用いて除去することも考えられるが、有機溶剤は金属不純物濃度が比較的高く、特にゲート絶縁膜は金属汚染により劣化するため、その使用は好ましくない。
また、薄いゲート酸化膜を形成する前にフッ酸系のエッチング剤により化学酸化膜を除去することもできるが、その際厚いゲート酸化膜もエッチングされてしまい、厚いゲート酸化膜中の欠陥により局所的にエッチングが早くなり、厚いゲート酸化膜中にピンホールが発生する結果、初期耐圧不良を引き起こす恐れがある。
このような問題を解決しようとして、特許文献１には、厚いゲート酸化膜を形成した後、このゲート酸化膜をプラズマ窒化処理し、フッ酸系エッチング剤に対するエッチング耐性を向上させる技術が開示されている。
しかしながら、この技術でも、フッ酸系エッチング剤により厚いゲート酸化膜が５ｎｍ以下厚さが減少してしまう。ゲート酸化膜が数Åでもエッチングされると、エッチングされないゲート酸化膜に比べて絶縁特性が低下する。
フォトレジストを除去する際に生成する化学酸化膜は、ＮＡＮＤ型フラッシュメモリ装置を製造する際にも問題となる。すなわち、ＮＡＮＤ型フラッシュメモリ装置を製造する際、周辺回路領域における絶縁膜で覆われた下地ポリシリコンゲート電極にメモリセル領域と共通のポリシリコン膜を接続するために、絶縁膜をフォトレジストでマスクし、開口し、絶縁膜を部分的に除去して下地ポリシリコンゲート電極の表面を露出させることが行われている。この下地ポリシリコンゲート電極を部分的に露出させた後、フォトレジストを除去する際にも、上記と同様、化学酸化膜が比較的厚く形成され、ポリシリコンゲート電極の抵抗を増加させる。
特開２００１−１９６４６４号公報
本発明は、フォトレジストを除去する際に生じる化学酸化膜の厚さを最小限に抑制することができる半導体装置の製造方法を提供することを目的とする。
本発明によれば、半導体下地領域の表面上に形成された絶縁膜に対し、マスクされた表面領域と露出した表面領域を提供するようにフォトレジストを選択的に形成し、前記露出した表面領域に対応する前記絶縁膜部分を除去して前記半導体下領域の表面を露出させ、前記半導体下地領域の表面を露出させた状態で前記フォトレジストを硫酸により除去することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、フォトレジストを除去する際に生じる化学酸化膜の厚さを最小限に抑制することができる。
以下、本発明をより詳しく説明する。
本発明の半導体装置の製造方法は、半導体下地領域の表面上に形成された絶縁膜に対し、マスクされた表面領域と露出した表面領域を提供するようにフォトレジストを選択的に形成し、露出した表面領域に対応する絶縁膜部分を除去して半導体下領域表面を露出させることを包含する。半導体下地領域の表面を露出させた後、半導体下地領域の表面を露出させた状態でフォトレジストを硫酸により除去する。本発明において、半導体下地領域には、半導体基板、半導体基板上に設けられたポリシリコン膜が含まれる。ポリシリコン膜は、半導体基板上に、ゲート絶縁膜を介して形成されたものであり得、ゲート電極を構成し得る。本発明において、絶縁膜は、ゲート絶縁膜、ポリシリコン膜上に形成される酸化膜／窒化膜／酸化膜スタックを含む。本発明において、フォトレジストは、通常使用されているものであり、例えば、ノボラック樹脂系レジスト等を用いることができる。
本発明の１つの態様において、半導体下地領域は半導体基板により構成され、フォトレジスト膜によりマスクされる絶縁膜は厚いゲート絶縁膜（例えば、ゲート酸化膜）であり得る。その場合、この態様による半導体装置の製造方法は、上記フォトレジストを除去した後に露出した半導体基板の表面に厚いゲート絶縁膜よりも薄い第２の絶縁膜を形成することをさらに含み得る。
本発明の別の態様において、半導体下地領域は、半導体基板上にゲート絶縁膜を介して形成されたポリシリコンゲート電極層のような半導体膜であり得る。この半導体層上に形成される絶縁層は、ＯＮＯ（酸化膜／窒化膜／酸化膜）スタックであり得る。この場合、この態様による半導体装置の製造方法は、上記フォトレジストを除去した後に露出したポリシリコン膜（半導体下地領域）と接触する半導体膜（ポリシリコン膜）を形成することをさらに含み得る。
本発明に使用する硫酸は、８５重量％以上の濃度を有し得る。また、硫酸によるフォトレジストの除去は、室温（２０℃）から１３０℃程度である。このとき、硫酸は、約５００ｍＬ〜２０００ｍＬ／分の流量で上部から約５〜６０秒間滴下させることができる。硫酸によるフォトレジストの除去の際、露出していた半導体下地領域の表面に化学酸化物が生成するが、この化学酸化物は、露出した半導体下地領域の表面全体を覆う連続膜を形成することがなく、島状に形成されるに過ぎない。形成された化学酸化物の厚さは、０．６ｎｍ以下である。この硫酸により生成した化学酸化膜は、これを除去することなく、次の工程を行うことができる。なお、硫酸によるフォトレジストの除去は、通常、枚葉式で行われる。
本発明によりフォトレジストを硫酸で除去すると、フォトレジスト中の不純物や金属汚染物も除去される。
図１は、本発明の第１の形態に係る半導体装置の製造方法を説明するための各工程を説明するための断面図である。
第１の形態に係る半導体装置の製造方法は、膜厚の異なる複数のゲート電極を有する半導体装置の製造方法であって、半導体基板上に膜厚の厚い第１の絶縁膜を形成し、この第１の絶縁膜に対しマスクされた表面領域と露出した表面領域を提供するようにフォトレジストを選択的に形成し、露出した表面領域に対応する第１の絶縁膜部分を除去して半導体基板を露出させ、半導体基板を露出させた状態でフォトレジストを硫酸を用いて除去し、上記露出した半導体基板上に第１の絶縁膜よりも薄い第２のゲート絶縁膜を形成することを包含する。
より具体的には、図１に示すように、まず、シリコン基板等の半導体基板１１に素子分離領域１２をＳＴＩ（Shallow Trench Isolation）法等の常法により形成し、素子領域１３および１４を画定する。ついで、各素子領域に、ｐ型およびｎ型の不純物を順次イオン注入し、各素子領域１３、１４にｐ型ウェル１３１、１４１およびｎ型ウェル１３２、１４２を形成する。しかる後、通常の熱処理により各ｎ型ウェル１３２、１４２の表面に例えば３ｎｍの厚さの熱酸化膜（厚い第１の絶縁膜）１５、１６を形成する。
ついで、図２に示すように、素子領域１３の表面のみを選択的にフォトレジスト１７でマスクし、素子領域１４上の熱酸化膜１６を除去する。熱酸化膜１６の除去は、素子領域１４の表面を酸化させないウエットエッチング剤、例えば、界面活性剤を含有するバッファードフッ酸（フッ化アンモニウムとフッ酸との混合液）または希フッ酸を用いて行うことができる。また、素子領域１４の表面を酸化させなければ、ドライプロセスによっても熱酸化膜１６を除去することができる。この熱酸化膜１６を除去した後、半導体基板表面を脱イオン水で洗浄することができる。
次に、フォトレジスト１７を硫酸と接触させて除去する。この硫酸によるフォトレジスト１７の除去により生成する素子領域１４の表面上の化学酸化膜１８（図３）の厚さは１ｎｍ未満、特に０．６ｎｍ以下となる。通常、フォトレジストと硫酸の接触は、半導体基板を回転させながら、半導体基板中央上方から硫酸を例えば１０秒間滴下することによって行うことができる。
しかる後、素子領域表面を洗浄する。洗浄は、ノズルから洗浄液を注下させることにより行うことができる。洗浄液としては、水（特に脱イオン水、温水を含む）、希塩酸、アルカリ水溶液、炭酸水等を用いることができる。通常、洗浄は、半導体基板を回転させながら、洗浄液を、半導体基板上方から、その中央部に向かって滴下させることにより行うことができる。洗浄液が冷水である場合、ノズルを半導体基板中央上方に固定したままであると、ノズル直下の化学酸化膜の厚さが厚くなってしまうことがわかった。この厚さの増加を抑制するためには、冷水を半導体基板中央上方と半導体基板端上方との間を揺動するノズルから滴下させることが好ましい。なお、硫酸によるフォトレジストの除去後に素子領域１４表面上に付着する硫黄イオンは温水（約４０℃〜８０℃）で洗浄除去することができる。
次に、化学酸化膜１８を除去することなく、図３に示す構造を急速熱酸化（ＲＴＯ）、窒素で希釈した酸素雰囲気中での酸化、水蒸気酸化、ラジカル酸化等の酸化処理に供して化学酸化膜１８を例えば厚さ０．８ｎｍの酸化膜１９とする（図４）。ついで、酸化膜１５と酸化膜１９をプラズマ窒化処理に供し、両酸化膜１８、１９の表層を窒化し、両酸化膜１８、１９を酸窒化膜に変換してゲート絶縁膜２０、２１とする（図５）。なお、ゲート酸化膜２１は、化学酸化膜１８熱酸化や窒化処理に限らず、化学酸化膜１８上にhigh-k材料例えば、ハフニウム酸化物、ハフニウムシリケート等を堆積させることによっても形成することができる。
こうしてゲート絶縁膜２０、２１を形成した後は、通常のＣＭＯＳプロセスに従い、まずポリシリコン２１をＣＶＤ法により例えば１７０ｎｍの厚さに形成する（図５）。
ついで、フォトリソグラフィー技術によりポリシリコン２２を加工してゲート電極２２１、２２２を形成する。その後ＬＤＤ（Lightly Doped Drain）領域２３、サイドウォール２４を形成し、ソース・ドレインイオン注入、再結晶化アニール、シリサイド２５の形成を行う（図６）。最後に、層間絶縁膜の形成、コンタクトホールの形成、配線工程を行う。
上記第１の態様において、半導体基板にまずＳＴＩ領域を作製したが、ＤＲＡＭ混載デバイスを製造する際には、例えばトレンチキャパシタを先に形成した後、ＳＴＩ領域、ゲート酸化膜を順次形成するようにすることもできる。
次に、本発明をＮＡＮＤ型フラッシュメモリの製造に適用した第２の態様を図７〜図１１を参照して説明する。
まず図７を参照すると、通常のシリコン基板３１にウェル領域（図示せず）を形成するためのイオン注入を行った後、基板全面に厚さ例えば３５ｎｍの第１の酸化膜３２を形成する。その後、周辺回路トランジスタを設ける周辺回路領域３１１の表面をフォトレジスト（図示せず）でマスクし、フッ酸系エッチング剤を用いて、メモリセルを設けるメモリセルアレイ領域３１２の表面上の酸化膜（３２）を除去し、下地の半導体基板３１の表面の部分を露出させる。ついで、ＳＰＭによってフォトレジストマスクを除去した後、第１の酸化膜３２よりも薄い第２の酸化膜３３を例えば８ｎｍの厚さに形成する。その後、半導体ウエハの全面に、フローティングゲートとなるポリシリコン膜３４を例えば５０ｎｍの厚さに形成する。
次に、図８に示すように、ＳＴＩ領域を作るために、マスクとなる窒化シリコン膜３５と酸化シリコン膜３６順次形成する。ついで、常法に従い、フォトレジストマスク（図示せず）を形成し、フォトレジストマスクを開口する。この開口に対応して反応性イオンエッチングにより酸化シリコン膜３６、窒化シリコン膜３５、ポリシリコン膜３４、並びに酸化膜３２、３３に開口を設け、上記フォトレジストマスクを除去し、残存する酸化シリコン膜３６および窒化シリコン膜３５をマスクとして基板３１を反応性イオンエッチングに供し、ＳＴＩ領域形成用開口を形成する。この開口内にＳＴＩ材料を形成してＳＴＩ領域３７および３８を形成し、ＣＭＰによりＳＴＩ領域３７および３８を平坦化する。
ついで、図９に示すように、残存する酸化シリコン膜３６および窒化シリコン膜３５を酸化膜３６に対応する部分のＳＴＩ領域３７、３８とともに除去した後、全面にポリシリコン膜３９を例えば３００ｎｍの厚さに形成し、平坦化処理する。ついで、周辺回路領域３１１の表面をフォトレジストマスクで選択的に覆い、開口後、フッ酸系エッチング剤ＳＴＩ領域３８をその上部からポリシリコン膜３４の表面に相当する深さまでエッチング除去し、フォトレジストマスクを除去する。しかる後、全面にＯＮＯ（酸化膜／窒化膜／酸化膜）スタック４０を例えば１５ｎｍの厚さに形成する。さらに、ポリシリコン膜４１を例えば３０ｎｍの厚さに形成する。
以下、図９に関して説明した工程に続く工程を、簡便のために、周辺回路トランジスタの形成のみについて説明する。
図１０に示すように、ポリシリコン層４１上にフォトレジスト膜４２を形成し、周辺回路領域に相当する部分にのみ開口４２１を設け、この開口４２１を通して周辺回路領域３１１上のポリシリコン膜４１およびＯＮＯスタック４０を反応性イオンエッチングで開口し、下地ポリシリコン膜３９の表面を部分的に露出させる。しかる後、本発明に従い、硫酸によりフォトレジスト膜４２を除去する。
なお、フォトレジスト膜４２は、アッシング後、ＳＰＭおよびアルカリ溶液で除去することができるが、アッシングによりポリシリコン膜３９上に約２ｎｍ程度の化学酸化膜が形成されてしまい、これがポリシリコンゲートの抵抗を増加させる。そこで、アッシング後、ＳＰＭおよびアルカリ溶液でフォトレジスト膜４２を除去した後、メモリセルアレイ領域のＯＮＯスタックを含めて第２のフォトレジストでマスクする。第２のフォトレジストにフォトレジスト４２中の開口４２１に相当する開口を設け、希フッ酸でポリシリコン膜３９上の化学酸化膜を除去し、しかる後、本発明に従い、硫酸によって第２のフォトレジストを除去することができる。
フォトレジストを除去した後、図１１に示すように、メモリセルと周辺トランジスタに共通のポリシリコン膜４３を形成する。その後は、常法によりＷＳｉ膜および窒化シリコン膜を形成し、ゲート加工をし、ソース・ドレインイオン注入などを経て通常のトランジスタを作製する。本発明を使用したゲート抵抗は安定して低い値となった。
図１２は、本発明の半導体装置の製造方法に用いられる半導体装置の製造装置の１つの態様を示す概略図である。この半導体装置の製造装置５０は、水を揺動滴下するための揺動ノズルを有するものである。製造装置５０は、例えば図１に関して説明したようにして得られる膜厚の厚い第１の絶縁膜（１５、１６）と、第１の絶縁膜（１５、１６）に対しマスクされた表面領域（素子領域１３の表面）と露出した表面領域（素子領域１４の表面）を提供するように選択的に形成されたフォトレジスト（１７）を有する半導体基板５２を載置して支持するための支持体５３を備える。支持体５３は、洗浄チャンバ５１内に収容することができる。チャンバ５１の底部を貫通して、支持体４２を回転させるための回転軸５４が設けられ、この回転軸５４は、モータのような回転駆動手段５５により回転駆動され、同時に支持体５３および半導体基板５２も回転される。
露出した表面領域に対応する第１の絶縁膜（１６）をエッチングするためのウエットエッチング剤を滴下させるノズルＮ１が、チャンバ５１の中央上方から、チャンバ５１内に挿通され、このノズルＮ１からは、ウエットエッチング剤供給源５６から基板５２のほぼ中央にウエットエッチング剤が滴下される。また、フォトレジスト（１７）を除去するための硫酸を滴下させるノズルＮ２が、チャンバ５２の中央上方から、チャンバ５１内に挿通され、このノズルＮ２からは、硫酸供給源５７から基板５２のほぼ中央に硫酸が滴下され、フォトレジスト（１７）を溶解除去する。
さらに、硫酸によるフォトレジスト（１７）の溶解除去後に半導体表面を洗浄するための水洗ノズルＮ３が設けられている。水洗ノズルＮ３は、半導体５１のほぼ中央と基板の半径方向の端（外周端）の間を揺動するものである。この水洗のずるＮ３からは、水供給源５８から水が滴下される。いうまでもなく、チャンバ５１の上面には、水洗ノズルＮ３の揺動経路を構成するスリットが設けられている。
製造装置５０には、第１の絶縁膜をウエットエッチング剤で除去した後、半導体表面を洗浄するための水供給源５９をさらに設けることができる。この水供給源５９は、導管Ｐ１を介してウエットエッチング剤滴下ノズルＮ１に接続することができる。また、半導体製造装置５０には、フォトレジスト（１７）を溶解除去するための追加の硫酸供給源６０をさらに設けることができる。この追加の硫酸供給源は、導管Ｐ２を介して揺動ノズルＮ３に接続することができる。
操作に際し、半導体基板５２にウエットエッチング剤供給源５６からノズルＮ１を介してウエットエッチング剤を滴下し、絶縁膜（１６）をエッチング除去する。ついで、水供給源５９からパイプＰ１を介してノズルＮ１から水を滴下し、半導体基板表面を洗浄する。しかる後、硫酸供給源５７からノズルＮ２を介して硫酸を滴下してフォトレジスト（１７）を溶解除去する。その際、追加の硫酸供給源（６０）からパイプＰ２を介して揺動ノズルＮ３から硫酸を追加的に滴下することもできる。ついで、水供給源５８から揺動ノズルＮ３を介して水を滴下し、化学酸化膜（１８）を含む酸化膜を洗浄する。なお、図１２には、簡便のため、各供給源からの液体を切り替えるための切り替え弁等は示されていない。
実施例１
図１および図２に関して説明した工程に従って、フォトレジスト１７形成後、希フッ酸で酸化膜１６を除去し、水洗した後、フォトレジスト１７（厚さ約１μｍ）をＳＰＭまたは硫酸（濃度９６％）を用いて種々の温度で除去したときに素子領域１４上に生成した化学酸化膜の厚さを測定した。なお、フォトレジストとＳＰＭまたは硫酸は、半導体基板表面にノズルから１０秒間滴下した。結果を図１３に示す。図１３において、線ａはＳＰＭを用いた場合の結果を示し、線ｂは硫酸を用いた場合の結果を示す。
図１３からわかるように、ＳＰＭを用いた場合には、処理温度を１３０℃から６０℃まで下げても化学酸化膜の厚さは０．８ｎｍ以上となった。このＳＰＭにより生成した化学酸化膜を酸素を含むガス雰囲気中で熱酸化させたところ、得られた酸化膜の厚さは１〜１．５ｎｍであった。
これに対し、硫酸を用いた場合には、１３０℃の処理温度でも化学酸化膜の厚さは約０．６ｎｍであり、７０℃の処理温度では化学酸化膜の厚さは約０．２ｎｍとなり、いずれの場合にも酸素を含むガス雰囲気中で熱酸化したところ、酸化膜の厚さは０．８ｎｍであった。従って、硫酸を用いてフォトレジストを除去することにより、１ｎｍ未満の厚さを有するゲート絶縁膜を実現することができる。
実施例２
この例では、硫酸によるフォトレジストの剥離性を調べた。すなわち、図１および図２に関して説明した工程に従って、フォトレジスト１７形成後、希フッ酸で酸化膜１６を除去し、水洗した後、フォトレジスト１７を種々の濃度の硫酸（７５、８０、８５、９０、９５％）を用いて種々の温度で除去したときに素子領域１４上に生成した化学酸化膜の厚さを測定した。結果を図１４に示す。図１４中、○印は、フォトレジストが硫酸により完全に溶解したことを示し、△印は溶解とともに剥離が生じたことを示し、×印は、フォトレジストが溶解せず、剥離のみであったことを示す。フォトレジストの剥離は、パーティクルの原因となる。図１４に示す結果からわかるように、室温では９５％以上の濃度、９０℃以上では９０％以上の濃度、１１０℃以上では８５％以上の濃度の硫酸を用いる必要がある。
実施例３
実施例１において硫酸によるフォトレジストの溶解除去後において素子領域１４上に生成した化学酸化膜を、水を半導体基板中央上方からのみ滴下することによって水洗した場合と図１２に示す揺動ノズルから滴下した場合の酸化膜の膜厚を測定した。半導体基板は、約５００ｒｐｍで回転させ、揺動ノズルは、約５０ｍｍ／秒の速度で揺動させた。揺動ノズルから滴下させた水の流量は、２Ｌ／分であった。結果を図１５に示す。図１５において、線ａは、水を半導体基板中央上方からのみ滴下した場合の結果を、線ｂは、揺動ノズルから滴下した場合の結果を示す。この結果からわかるように、水を半導体基板中央上方からのみ滴下すると、酸化膜の膜厚が中央で有意に増加するが、揺動ノズルを用いて水を滴下すると、全体として均一な膜厚の酸化膜となる。
半導体装置の製造方法を説明するための概略断面図。 半導体装置の製造方法を説明するための概略断面図。 半導体装置の製造方法を説明するための概略断面図。 半導体装置の製造方法を説明するための概略断面図。 半導体装置の製造方法を説明するための概略断面図。 半導体装置の製造方法を説明するための概略断面図。 ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための概略断面図。 ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための概略断面図。 ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための概略断面図。 ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための概略断面図。 ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための概略断面図。 半導体装置の製造装置を説明するための概略図。 フォトレジストをＳＰＭで除去した場合と、硫酸で除去した場合に生成する化学酸化膜の厚さと温度の関係を示すグラフ。 硫酸によるフォトレジストの剥離性と温度の関係を示すグラフ。 化学酸化膜を中央固定ノズルからの水により洗浄した場合と、揺動ノズルからの水により洗浄した場合の酸化膜の厚さの面内均一性を示すグラフ。
符号の説明
１１，３１…半導体基板
１５，１６，３２…厚いゲート絶縁膜
１７，４２…フォトレジスト
１８…化学酸化膜
１９，３３…薄いゲート絶縁膜

Claims (5)

  1. 半導体下地領域の表面上に形成された絶縁膜に対し、マスクされた表面領域と露出した表面領域を提供するようにフォトレジストを選択的に形成し、前記露出した表面領域に対応する前記絶縁膜部分を除去して前記半導体下領域の表面を露出させ、前記半導体下地領域の表面を露出させた状態で前記フォトレジストを硫酸により除去することを特徴とする半導体装置の製造方法。
  2. 前記半導体下地領域が半導体基板により構成され、前記フォトレジストを除去した後、前記露出した半導体下地領域の表面に前記絶縁膜よりも薄い第２の絶縁膜を形成することをさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記フォトレジストを除去した後、前記露出した半導体基板を、前記半導体基板の上方において前記半導体前記半導体基板の径方向における中央と端部との間を揺動する揺動ノズルから水を供給することにより洗浄することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記フォトレジストを除去した後、前記露出した半導体下地領域と接触する半導体膜を形成することをさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記硫酸が、８５重量％以上の濃度を有することを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置の製造方法。
JP2004044192A 2004-02-20 2004-02-20 半導体装置の製造方法 Pending JP2005236083A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004044192A JP2005236083A (ja) 2004-02-20 2004-02-20 半導体装置の製造方法
US11/060,567 US20050186803A1 (en) 2004-02-20 2005-02-18 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004044192A JP2005236083A (ja) 2004-02-20 2004-02-20 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2005236083A true JP2005236083A (ja) 2005-09-02

Family

ID=34858043

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004044192A Pending JP2005236083A (ja) 2004-02-20 2004-02-20 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20050186803A1 (ja)
JP (1) JP2005236083A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008001458A1 (en) * 2006-06-30 2008-01-03 Fujitsu Microelectronics Limited Semiconductor device and semiconductor manufacturing method
JP2013168576A (ja) * 2012-02-16 2013-08-29 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2018037631A (ja) * 2016-08-30 2018-03-08 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイスの製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1770772B1 (en) * 2005-09-30 2012-07-18 STMicroelectronics Srl Process for manufacturing a non-volatile memory device
US20070164366A1 (en) * 2006-01-13 2007-07-19 Texas Instruments Incorporated Mitigation of gate oxide thinning in dual gate CMOS process technology
JP2008166529A (ja) * 2006-12-28 2008-07-17 Spansion Llc 半導体装置の製造方法
KR100972904B1 (ko) * 2008-05-16 2010-07-28 주식회사 하이닉스반도체 반도체 소자의 형성 방법
CN106252215A (zh) * 2016-09-18 2016-12-21 上海华力微电子有限公司 防止浅层离子注入工艺过程中离子析出的方法
CN108878278B (zh) * 2018-06-29 2020-09-29 上海华虹宏力半导体制造有限公司 栅氧化层的制造方法
CN113066719B (zh) * 2021-03-18 2023-03-24 吉林华微电子股份有限公司 一种硅片制作方法及硅片

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62210467A (ja) * 1986-03-12 1987-09-16 Hoya Corp レジスト塗布方法
JPS6332935A (ja) * 1986-07-26 1988-02-12 Hoya Corp パタ−ン反転方法
JPS6387772A (ja) * 1987-08-05 1988-04-19 Hitachi Ltd Ｍｉｓ形容量
JPH024269A (ja) * 1988-06-22 1990-01-09 Hitachi Ltd ホトレジストの除去方法
JPH0621094A (ja) * 1992-07-02 1994-01-28 Seiko Epson Corp 半導体装置の製造方法
JPH07106232A (ja) * 1993-10-07 1995-04-21 Dainippon Screen Mfg Co Ltd 基板処理装置
JPH09260372A (ja) * 1996-03-21 1997-10-03 Toshiba Corp 半導体装置の絶縁膜の形成方法
JPH09288358A (ja) * 1996-04-22 1997-11-04 Hitachi Ltd 導体回路の形成方法
JP2001237324A (ja) * 2000-02-22 2001-08-31 Nec Corp 半導体装置の製造方法
JP2002009169A (ja) * 2000-06-20 2002-01-11 Nec Corp 半導体装置とその製造方法
JP2003069026A (ja) * 2001-08-24 2003-03-07 Citizen Watch Co Ltd 半導体装置およびその製造方法
JP2003258250A (ja) * 2002-03-07 2003-09-12 Fujitsu Ltd 半導体装置の製造方法および半導体装置
JP2004031394A (ja) * 2002-06-21 2004-01-29 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4885047A (en) * 1986-08-11 1989-12-05 Fusion Systems Corporation Apparatus for photoresist stripping
US5877073A (en) * 1996-05-07 1999-03-02 Mosel Vitelic, Inc. Modified poly-buffered locos forming technology avoiding the positive charge trapping at the beak of field oxide
KR100265766B1 (ko) * 1997-09-04 2000-09-15 윤종용 반도체장치 제조용 웨이퍼의 리워크방법 및 반도체장치의 제조방법
US6171959B1 (en) * 1998-01-20 2001-01-09 Motorola, Inc. Method for making a semiconductor device
KR100271768B1 (ko) * 1998-06-26 2001-02-01 윤종용 반도체 포토레지스트제거용 용제조성물, 이를 이용한 반도체장치 제조용 웨이퍼의 리워크방법 및 반도체장치의 제조방법
US6096655A (en) * 1998-09-02 2000-08-01 International Business Machines, Corporation Method for forming vias and trenches in an insulation layer for a dual-damascene multilevel interconnection structure
US6087236A (en) * 1998-11-24 2000-07-11 Intel Corporation Integrated circuit with multiple gate dielectric structures
US6911707B2 (en) * 1998-12-09 2005-06-28 Advanced Micro Devices, Inc. Ultrathin high-K gate dielectric with favorable interface properties for improved semiconductor device performance
JP3621321B2 (ja) * 2000-01-17 2005-02-16 Ｎｅｃエレクトロニクス株式会社 半導体装置とその製造方法
US6278147B1 (en) * 2000-01-18 2001-08-21 International Business Machines Corporation On-chip decoupling capacitor with bottom hardmask
TW563196B (en) * 2000-10-30 2003-11-21 Dainippon Screen Mfg Substrate processing apparatus
JP3914842B2 (ja) * 2001-10-23 2007-05-16 有限会社ユーエムエス 有機被膜の除去方法および除去装置
JP4011900B2 (ja) * 2001-12-04 2007-11-21 東京エレクトロン株式会社 基板処理装置及び基板処理方法
JP4101609B2 (ja) * 2001-12-07 2008-06-18 大日本スクリーン製造株式会社 基板処理方法
KR100652044B1 (ko) * 2001-12-18 2006-11-30 엘지.필립스 엘시디 주식회사 스트립 장치
US20030139057A1 (en) * 2002-01-18 2003-07-24 Richard Novak Process and apparatus for removal of photoresist from semiconductor wafers
JP4570008B2 (ja) * 2002-04-16 2010-10-27 東京エレクトロン株式会社 液処理装置および液処理方法
US20040000322A1 (en) * 2002-07-01 2004-01-01 Applied Materials, Inc. Point-of-use mixing with H2SO4 and H2O2 on top of a horizontally spinning wafer
JP4125148B2 (ja) * 2003-02-03 2008-07-30 株式会社荏原製作所 基板処理装置
US6777777B1 (en) * 2003-05-28 2004-08-17 Newport Fab, Llc High density composite MIM capacitor with flexible routing in semiconductor dies

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62210467A (ja) * 1986-03-12 1987-09-16 Hoya Corp レジスト塗布方法
JPS6332935A (ja) * 1986-07-26 1988-02-12 Hoya Corp パタ−ン反転方法
JPS6387772A (ja) * 1987-08-05 1988-04-19 Hitachi Ltd Ｍｉｓ形容量
JPH024269A (ja) * 1988-06-22 1990-01-09 Hitachi Ltd ホトレジストの除去方法
JPH0621094A (ja) * 1992-07-02 1994-01-28 Seiko Epson Corp 半導体装置の製造方法
JPH07106232A (ja) * 1993-10-07 1995-04-21 Dainippon Screen Mfg Co Ltd 基板処理装置
JPH09260372A (ja) * 1996-03-21 1997-10-03 Toshiba Corp 半導体装置の絶縁膜の形成方法
JPH09288358A (ja) * 1996-04-22 1997-11-04 Hitachi Ltd 導体回路の形成方法
JP2001237324A (ja) * 2000-02-22 2001-08-31 Nec Corp 半導体装置の製造方法
JP2002009169A (ja) * 2000-06-20 2002-01-11 Nec Corp 半導体装置とその製造方法
JP2003069026A (ja) * 2001-08-24 2003-03-07 Citizen Watch Co Ltd 半導体装置およびその製造方法
JP2003258250A (ja) * 2002-03-07 2003-09-12 Fujitsu Ltd 半導体装置の製造方法および半導体装置
JP2004031394A (ja) * 2002-06-21 2004-01-29 Fujitsu Ltd 半導体装置の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008001458A1 (en) * 2006-06-30 2008-01-03 Fujitsu Microelectronics Limited Semiconductor device and semiconductor manufacturing method
US7986015B2 (en) 2006-06-30 2011-07-26 Fujitsu Semiconductor Limited Semiconductor device with STI and method for manufacturing the semiconductor device
US8497176B2 (en) 2006-06-30 2013-07-30 Fujitsu Semiconductor Limited Semiconductor device with STI and method for manufacturing the semiconductor device
US8698253B2 (en) 2006-06-30 2014-04-15 Fujitsu Semiconductor Limited Semiconductor device with STI and method for manufacturing the semiconductor device
US8912069B2 (en) 2006-06-30 2014-12-16 Fujitsu Semiconductor Limited Semiconductor device with STI and method for manufacturing the semiconductor device
JP2013168576A (ja) * 2012-02-16 2013-08-29 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2018037631A (ja) * 2016-08-30 2018-03-08 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイスの製造方法

Also Published As

Publication number Publication date
US20050186803A1 (en) 2005-08-25

Similar Documents

Publication Publication Date Title
TWI604517B (zh) Substrate processing apparatus, substrate processing method and substrate processing liquid
US7863191B2 (en) Manufacturing method of semiconductor device
US20050186803A1 (en) Method of manufacturing semiconductor device
JP2010206056A (ja) 半導体集積回路装置の製造方法
KR20020029532A (ko) 다마신 금속게이트 형성방법
JP2001015612A (ja) 半導体集積回路装置の製造方法
TWI431682B (zh) Surface treatment method of semiconductor substrate
JP5153131B2 (ja) 半導体素子のデュアルゲート形成方法
TWI442465B (zh) Manufacturing method of semiconductor device
JP3228230B2 (ja) 半導体装置の製造方法
JP2003229401A (ja) 除去方法および半導体装置の製造方法
JP3539491B2 (ja) 半導体装置の製造方法
US6461973B1 (en) Method for forming high quality multiple thickness oxide layers by reducing descum induced defects
JPH06168921A (ja) 半導体装置及び半導体装置の製造方法
JP4082280B2 (ja) 半導体装置およびその製造方法
TWI697031B (zh) 圖案化方法
JP3919435B2 (ja) 半導体装置の製造方法
JP4924451B2 (ja) 洗浄方法及び半導体装置の製造方法
JP3919800B2 (ja) 半導体装置の製造方法
KR100551336B1 (ko) 반도체 소자의 살리사이드 형성 방법
TWI304630B (ja)
KR100543016B1 (ko) 박막트랜지스터의 제조 방법
KR100800944B1 (ko) 플래시 메모리의 게이트 전극 제조방법
JP2007173623A (ja) 半導体装置の製造方法
JPH11163326A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080218

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080415

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080616

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080623

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20080711

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110117