JP5649864B2 - 半導体回路及び半導体回路の信号取込方法 - Google Patents
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Description
12 P側入力端子
14 N側入力端子
16 差動入力回路
18 シングル入力回路
20、21 セレクタ
30 差動アンプ
32 DFFN(フリップフロップ回路)
34、44、45 DFF(フリップフロップ回路)
Claims (5)
- 入力方式が差動入力方式の場合には第1の差動信号が入力され、かつ入力方式がシングル入力方式の場合には第1の出力用の信号が入力される第1の端子と、
入力方式が前記差動入力方式の場合には前記第1の差動信号と異なる第2の差動信号が入力され、かつ入力方式が前記シングル入力方式の場合には第2の出力用の信号が入力される第2の端子と、
入力方式が前記差動入力方式か前記シングル入力方式かを表す方式信号に基づいて、入力方式が前記シングル入力方式の場合には、信号の取り込みタイミングを表す第1のクロック信号に基づいたタイミングで前記第1の端子から入力された前記第1の出力用の信号を取り込んで、第1の出力信号として出力すると共に、前記第1のクロック信号に基づいた前記タイミングで前記第2の端子から入力された前記第2の出力用の信号を取り込んで第2の出力信号として出力するシングル入力回路と、
入力方式が前記差動入力方式の場合には、前記第1の端子から入力された前記第1の差動信号と、前記第2の端子から入力された前記第2の差動信号との差に応じて差動電圧信号を出力する差動アンプを備え、前記差動アンプから出力された前記差動電圧信号を、第2のクロック信号に基づいた第1のタイミングで取り込んで第3の出力信号として出力し、かつ前記第2のクロック信号に基づいた前記第1のタイミングと異なる第2のタイミングで前記差動電圧信号を取り込んで第4の出力信号として出力する差動入力回路と、
を備えた半導体回路。 - 前記シングル入力回路は、前記第1のクロック信号の立ち上がりに基づいたタイミングで、前記第1の端子から入力された前記第1の出力用の信号を取り込んで、前記第1の出力信号として出力すると共に、前記第2の端子から入力された前記第2の出力用の信号を取り込んで前記第2の出力信号として出力する、請求項1に記載の半導体回路。
- 前記差動入力回路は、前記第2のクロック信号の立ち上がりに基づいた前記第1のタイミングで前記差動電圧信号を取り込んで前記第3の出力信号として出力し、かつ前記第2のクロック信号の立ち下がりに基づいた前記第2のタイミングで前記差動電圧信号を取り込んで前記第4の出力信号として出力する、請求項1または請求項2に記載の半導体回路。
- 前記方式信号に基づいて、入力方式が前記差動入力方式の場合には、前記差動入力回路から出力された前記第3の出力信号及び前記第4の出力信号を選択し、入力方式が前記シングル入力方式の場合には、前記シングル入力回路から出力された前記第1の出力信号及び前記第2の出力信号を選択する選択回路を備えた、請求項1から請求項3のいずれか1項に記載の半導体回路。
- 入力方式がシングル入力方式の場合には、第1の端子に第1の出力用の信号が入力されると共に、第2の端子に第2の出力用の信号が入力され、かつ、シングル入力回路が、信号の取り込みタイミングを表す第1のクロック信号に基づいたタイミングで前記第1の端子から入力された前記第1の出力用の信号を取り込んで、第1の出力信号として出力すると共に、前記第1のクロック信号に基づいた前記タイミングで前記第2の端子から入力された前記第2の出力用の信号を取り込んで第2の出力信号として出力し、
入力方式が差動入力方式の場合には、前記第1の端子に第1の差動信号が入力されると共に、前記第2の端子に前記第1の差動信号と異なる第2の差動信号が入力され、かつ、前記第1の端子から入力された前記第1の差動信号と、前記第2の端子から入力された前記第2の差動信号との差に応じて差動電圧信号を出力する差動アンプを備えた差動入力回路が、前記差動アンプから出力された前記差動電圧信号を、第2のクロック信号に基づいた第1のタイミングで取り込んで第3の出力信号として出力し、かつ前記第2のクロック信号に基づいた前記第1のタイミングと異なる第2のタイミングで前記差動電圧信号を取り込んで第4の出力信号として出力する、
半導体回路の信号取込方法。
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