CN105185411B - 一种移位寄存器及其驱动方法 - Google Patents

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Abstract

本发明描述了一种移位寄存器寄存器及其驱动方法，该移位寄存器包括：输入控制模块、第一输出模块、第二输出模块和稳定模块。其中输入控制模块和稳定模块控制第一输出模块导通，以将第二电平信号端的第二电平信号输出至信号输出端，或者控制第二输出模块的导通，以将第二时钟端的第二时钟信号输出至信号输出端，使次级移位寄存器正常工作。本发明提供的移位寄存器的稳定性好、传输性能优异、工作稳定、性能良好，解决了现有技术中移位寄存器稳定性差、工作不稳定的情况。

Description

一种移位寄存器及其驱动方法
技术领域
本发明涉及显示技术，尤其涉及一种移位寄存器及其驱动方法。
背景技术
移位寄存器用于寄存数据，还用于在时钟信号的作用下使其中的数据依次左移或右移。
如图1所示的移位寄存器，是现有技术中一种常用的移位寄存器结构示意图，其电路时序图如图2所示。其中VGH为高电平信号，VGL为低电平信号，CK和CKB互为反相的时钟信号。结合图1和图2所示，该移位寄存器在T1时间段和T2时间段的瞬间会发生以下两种情况：1、CK变低，N1节点在跳转初始仍旧保持上一时刻的低电平状态，M4开启，OUT输出CKB的低电平。2、CK变低，M1关闭，N2节点仍旧保持上一时刻的低电平状态，M3开启，OUT输出VGH的高电平信号。既在时钟信号跳转瞬间，现有技术提供的移位寄存器会存在竞争的风险，影响电路的稳定。
发明内容
有鉴于此，本发明提供一种移位寄存器，包括：
输入控制模块、第一输出模块、第二输出模块、稳定模块、信号输入端、信号输出端、第一时钟端、第二时钟端、第一电平信号端和第二电平信号端；所述信号输入端输入第一脉冲信号，所述信号输出端输出第二脉冲信号，所述第一时钟端接入第一时钟信号，所述第二时钟端接入第二时钟信号，所述第一电平信号端接入第一电平信号，所述第二电平信号端接入第二电平信号；
所述输入控制模块、所述稳定模块和所述第二输出模块在第一节点电连接；
所述输入控制模块和所述第一输出模块在第二节点电连接；
其中，所述输入控制模块包括第一晶体管、第二晶体管和第一电容；所述第一晶体管的栅极与所述第一时钟端连接，所述第一晶体管的源极与所述第一电平信号端连接，所述第一晶体管的漏极与所述第二节点连接；所述第二晶体管的栅极与所述第一节点连接，所述第二晶体管的源极与所述信号输入端连接，所述第二晶体管的漏极与所述第二节点连接；所述第一电容连接于所述第二节点与所述第二电平信号端之间；
所述第二输出模块与所述信号输出端、所述第二时钟端连接；
所述第一输出模块与所述信号输出端、所述第二电平信号端连接；
所述稳定模块与所述信号输入端、第一时钟端和第一电平信号端连接。
本发明还提供了一种用于驱动上述移位寄存器的驱动方法，包括：
在信号输入阶段，所述第一晶体管打开，将所述第一电平信号端的第一电平信号传输至所述第二节点；所述稳定模块将所述信号输入端的第一脉冲信号传输至所述第一节点；所述第一输出模块输出所述第二电平信号端的第二电平信号；所述第二输出模块输出所述第二时钟端的第二时钟信号；所述信号输出端接收所述第二电平信号和第二时钟信号，输出第二脉冲信号；
在信号输出阶段，所述第一晶体管关闭；所述第二晶体管打开，所述第一脉冲信号传输至所述第二节点；所述第二输出模块输出所述第二时钟端的第二时钟信号；所述信号输出端接收所述第二时钟信号，输出第二脉冲信号；
在信号复位阶段，所述第一晶体管打开，所述第一电平信号端的第一电平信号传输至所述第二节点；所述稳定模块将所述第一脉冲信号传输至所述第一节点；所述第一输出模块输出第二电平信号端的第二电平信号；所述信号输出端接收所述第二电平信号，输出所述第二脉冲信号；
其中，所述第一脉冲信号在所述信号输入阶段为第一电位状态，在所述信号输出阶段和信号复位阶段为第二电位状态；所述第二脉冲信号在所述信号输出阶段为第一电位状态，在所述信号输入阶段和所述信号复位阶段为第二电位状态。
本发明提供的移位寄存器及其驱动方法，其中输入控制模块和稳定模块控制第一输出模块导通，以将第二电平信号端的第二电平信号输出至信号输出端，或者控制第二输出模块的导通，以将第二时钟端的第二时钟信号输出至信号输出端，使次级移位寄存器正常工作。本发明提供的移位寄存器的稳定性好、传输性能优异、工作稳定、性能良好，解决了现有技术中移位寄存器稳定性差、工作不稳定的情况。
附图说明
图1是现有技术中一种的移位寄存器结构示意图；
图2是图1中移位寄存器的驱动时序示意图；
图3是本发明实施例提供的一种移位寄存器结构示意图；
图4是图3中所示移位寄存器的驱动时序示意图；
图5是图3中所示移位寄存器的另一种驱动时序示意图；
图6是本发明实施例提供的另一种移位寄存器结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面将结合附图和实施例对本发明做进一步说明。
需要说明的是，在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。
请参考图3，图3是本发明实施例提供的一种移位寄存器结构示意图。如图所示，该移位寄存器包括输入控制模块10、第一输出模块30、第二输出模块40、稳定模块20、信号输入端IN、信号输出端OUT、第一时钟端CK、第二时钟端CKB、第一电平信号端VG1和第二电平信号端VG2。其中信号输入端IN输入第一脉冲信号，该第一脉冲信号由上级移位寄存器输出，用来启动本级移位寄存器。信号输出端OUT输出第二脉冲信号，该第二脉冲信号用来驱动与本级移位寄存器连接的电子元件并用以使下级移位寄存器启动。第一时钟端CK接入第一时钟信号，第二时钟端CKB接入第二时钟信号，第一电平信号端VG1接入第一电平信号，第二电平信号端VG2接入第二电平信号。
输入控制模块10、稳定模块20和第二输出模块40在第一节点N1电连接；输入控制模块10和第一输出模块30在第二节点N2电连接。
其中，输入控制模块10包括第一晶体管M1、第二晶体管M2和第一电容C1。第一晶体管M1的栅极与第一时钟端CK连接，第一晶体管M1的源极与第一电平信号端VG1连接，第一晶体管M1的漏极与第二节点N2连接。第二晶体管M2的栅极与第一节点N1连接，第二晶体管M2的源极与信号输入端IN连接，第二晶体管M2的漏极与第二节点N2连接。第一电容C1连接于第二节点N2与第二电平信号端VG2之间。该输入控制模块10根据第一时钟信号的控制，第一晶体管M1打开或者关闭，并在打开时将第一电平信号端VG1的第一电平信号传输至第二节点N2。第二晶体管M2则在第一节点N1的电位的控制下打开或者关闭，并在打开时将信号输入端IN接入的第一脉冲信号传输至第二节点N2。第一电容C1用来保持第二节点的电位。
第一输出模块30与信号输出端OUT、第二电平信号端VG2连接。第二输出模块40与信号输出端OUT、第二时钟端CKB连接。稳定模块20与信号输入端IN、第一时钟端CK和第一电平信号端VG1连接。
在上述方案的基础上，第一输出模块30、第二输出模块40及稳定模块20均可通过多种电路方式实现，在此以一种具体电路为例进行描述，但本发明提供的第一输出模块30、第二输出模块40及稳定模块20不仅限于该实施例，还可通过其他多种组合形式实现。
具体地，请继续参考图3，第一输出模块30包括第三晶体管M3；其中该第三晶体管M3的栅极与第二节点N2连接，第三晶体管M3的源极与第二电平信号端VG2连接，第三晶体管M3的漏极与信号输出端OUT连接。该第三晶体管M3在第二节点N2的电位的控制下，导通或不导通第二电平信号端VG2和信号输出端OUT，并在导通时将第二电平信号传输至信号输出端OUT作为第二脉冲信号输出。
第二输出模块40包括第四晶体管M4和第二电容C2。第四晶体管M4的栅极与第一节点N1连接，第四晶体管M4的源极与第二时钟端CKB连接，第四晶体管M4的漏极与信号输出端OUT连接。第二电容C2连接于第一节点N1与信号输出端OUT之间。该第四晶体管M4在第一节点N1的电位的控制下，导通或不导通第二时钟端CKB和信号输出端OUT，并在导通时将第二时钟信号传输至信号输出端OUT作为第二脉冲信号输出。第二电容C2用来保持第一节点N1的电位或者耦合第一节点N1的电位。
稳定模块20包括第五晶体管M5，其中该第五晶体管M5的栅极与第一时钟端CK连接，第五晶体管M5的源极与信号输入端IN连接，第五晶体管M5的漏极与第一节点N1连接。该第五晶体管M5在第一时钟信号的控制下打开或者关闭，在第五晶体管M5打开时，将信号输入端IN接入的第一脉冲信号传输至第一节点N1并防止N1节点的电位漏电至信号输入端IN，起到传输和稳定的作用。
在上述移位寄存器的结构基础上，该移位寄存器包括的多个晶体管，即第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M5和第五晶体管M5为P型沟道薄膜晶体管。在此基础上，第一电平信号的电位低于所述第二电平信号的电位，即第一电平信号为低电平信号VGL，该低电平信号可以使P型沟道薄膜晶体管打开，第二电平信号为高电平信号VGH，该低电平信号可以使P型沟道薄膜晶体管关闭。并且第一时钟信号和所述第二时钟信号在信号输入阶段、信号输出阶段和信号复位阶段互为反相信号，该两个信号对应的两个电位状态分别为高电平和低电平，其中该高电平为电位值等于高电平信号VGH的电位值，该低电平的电位值等于低电平信号VGL的电位值。并且第一脉冲信号和第二脉冲信号在不同的阶段具有第一电位状态和第二电位状态，本实施例中，第一电位状态的电位值等于低电平信号的电位值VGL，第二电位状态的电位值等于高电平信号的电位值VGH。
参考图4所示，图4是图3中所示移位寄存器的驱动时序示意图。结合参考图3与图4。
在信号输入阶段T1，第一晶体管M1打开，将第一电平信号端VG1的第一电平信号传输至第二节点N2；稳定模块20将信号输入端IN的第一脉冲信号传输至第一节点N1；第一输出模块30输出第二电平信号端VG2的第二电平信号；第二输出模块30输出第二时钟端CKB的第二时钟信号；信号输出端OUT接收第二电平信号和第二时钟信号，输出第二脉冲信号。
具体地，在信号输入阶段T1，第一时钟信号为低电平，第二时钟信号CKB为高电平，信号输入端IN输入的第一脉冲信号为第一电位状态，即为低电平信号VGL。第一时钟信号控制第一晶体管M1打开，第一晶体管M1导通第一电平信号端VG1和第二节点N2，将第一电平信号，即低电平信号VGL传输至第二节点N2，在第一电容C1的作用下，第二节点N2的电位在信号输入阶段T1保持低电位。
稳定模块20的第五晶体管M5在第一时钟信号的控制下打开，导通信号输入端IN和第一节点N1，将信号输入端IN接入的第一脉冲信号传输至第一节点N1，由于第一脉冲信号在信号输入阶段T1处于第一电位状态，即等于低电位信号VGL，第一节点N1的电位在信号输入阶段保持低电位。
由于第二节点N2的电位为低电位，第一输出模块30的第三晶体管M3打开，第二电平信号端VG2和信号输出端OUT被导通，第二电平信号传输至信号输出端OUT，即高电平信号被VGH被传输至信号输出端OUT。
由于第一节点N1的电位保持低电位，第四晶体管M4打开，第二时钟端CKB和信号输出端OUT被导通，第二时钟信号传输至信号输出端OUT，由于此时第二时钟信号为高电平，其电位值等于高电平信号VGH。
综上所述，信号输出端OUT在信号输入阶段T1接收第二电平信号和第二时钟信号，由于第二电平信号和第二时钟信号的值在该阶段都等于高电平信号VGH，所以信号输入端OUT在信号输入阶段输出的第二脉冲信号的电位为第二电位状态，即等于高电平信号VGH的电位。
在信号输出阶段T2，第一晶体管M1关闭；第二晶体管M2打开，第一脉冲信号传输至第二节点N2；第二输出模块40输出第二时钟端CKB的第二时钟信号；信号输出端OUT接收第二时钟信号，输出第二脉冲信号。
具体地，在信号输出阶段T2，第一时钟信号为高电平，第二时钟信号为低电平，信号输入端IN输入的第一脉冲信号为第二电位状态，即为高电平信号VGH。第一时钟信号控制第一晶体管M1关闭。同时，在第一时钟信号的控制下，第五晶体管M5关闭。在第五晶体管M5关闭的瞬间，第一节点N1保持上一阶段的低电位。该第一节点N1的电位控制第四晶体管M4的打开，第二时钟端CKB和信号输出端OUT被导通，第二时钟信号传输至信号输出端OUT，由于在此阶段第二时钟信号为低电平，所以此时信号输出端输出的第二脉冲信号处于第一电位状态，即其值等于低电平信号VGL的值。在该阶段，由于第二电容C2的耦合作用，第一节点N1的电位被拉低到比低电平信号VGL的电位更低，保证了第四晶体管M4的持续开启与信号输出端OUT的信号持续输出。
同时，在信号输出阶段T2，由于第一节点N1的电位被拉低，与第一节点N1连接的第二晶体管M2打开，信号输入端和第二节点N2被导通。在该阶段，由于信号输入端IN接入的第一脉冲信号处于第二电位状态，即其值等于高电平信号VGH的电位值。第二节点N2的电位被拉高，等于高电平信号VGH的电位值。在第二节点N2的电位的控制下，第三晶体管被关闭，第二电平信号端VG2和信号输出端OUT的连接被中断。
综上所述，在信号输出阶段T2，信号输出端OUT仅接收第二时钟信号，并输出处于第一电位状态的第二脉冲信号。
在信号复位阶段T3，第一晶体管M1打开，第一电平信号端VG1的第一电平信号传输至第二节点N2；稳定模块将第一脉冲信号传输至第一节点N1；第一输出模块30输出第二电平信号端VG2的第二电平信号；信号输出端接收第二电平信号，输出第二脉冲信号。
具体地，在信号复位阶段T3，第一时钟信号为低电平，第二时钟信号为高电平，信号输入端IN输入的第一脉冲信号为第二电位状态，即为高电平信号VGH。第一时钟信号控制第一晶体管M1打开，第一晶体管M1导通第一电平信号端VG1和第二节点N2，将第一电平信号，即低电平信号VGL传输至第二节点N2，在第一电容C1的作用下，第二节点N2的电位在信号输入阶段T1保持低电位。
同时，在第一时钟信号的控制下，第五晶体管M5打开，第一脉冲信号传输至第一节点，由于此时第一脉冲信号处于第二电位状态，即其值等于高电平信号VGH的电位值，所以在信号复位阶段T3，第一节点N1的电位保持高电位。
在信号复位阶段，第二节点N2保持低电位，第三晶体管M3打开，第二电平信号端VG2和信号输出端OUT被导通，第二电平信号传输至所述信号输出端。第一节点N1的电位控制第四晶体管M4关闭，第二时钟信号端CKB和信号输出端OUT的连接被关段。即在信号复位阶段，信号输出端OUT仅接收第二电平信号，由于第二电平信号为高电平信号VGH，所以在此阶段，第二输出端OUT输出高电平信号VGH，即输出的第二脉冲信号处于第二电位状态。
在信号复位阶段T3之后的时间段，第一时钟信号和第二时钟信号交替变化，信号输入端IN输入的第一脉冲信号保持第二电位状态，为高电平信号VGH。在之后的时间段，第二节点N2的电位藉由第一晶体管M1的开启而刷新低电位，第一节点N1的电位藉由第五晶体管M5的开启而刷新高电位。信号输出端OUT输出的第二脉冲信号保持第二电位状态，即为高电平信号VGH。
本实施例提供的移位寄存器及其驱动方法，其中输入控制模块和稳定模块控制第一输出模块导通，以将第二电平信号端的第二电平信号输出至信号输出端，或者控制第二输出模块的导通，以将第二时钟端的第二时钟信号输出至信号输出端，使次级移位寄存器正常工作。本发明提供的移位寄存器的稳定性好、传输性能优异、工作稳定、性能良好，解决了现有技术中移位寄存器稳定性差、工作不稳定的情况。
需要说明的时，本实施例时以P型沟道薄膜晶体管为例进行说明的，在本发明的其他实施例中，移位寄存器包含的多个晶体管也可以是N型沟道薄膜晶体管。例如可以将图3中所示的晶体管替换为N型沟道薄膜晶体管。此时第一电平信号的电位高于所述第二电平信号的电位；即第一电平信号为高电平信号VGH，该高电平信号可以使N型沟道薄膜晶体管打开，第二电平信号为低电平信号VGL，该低电平信号可以使N型沟道薄膜晶体管关闭。并且第一时钟信号和所述第二时钟信号在信号输入阶段、信号输出阶段和信号复位阶段互为反相信号，该两个信号对应的两个电位状态分别为高电平和低电平，其中该高电平为电位值等于高电平信号VGH的电位值，该低电平的电位值等于低电平信号VGL的电位值。并且第一脉冲信号和第二脉冲信号在不同的阶段具有第一电位状态和第二电位状态，第一电位状态的电位值等于高电平信号的电位值VGH，第二电位状态的电位值等于低电平信号的电位值VGL，即第一电位状态的电位高于第二电位状态的电位。第一时钟信号和第二时钟信号在信号输入阶段、信号输出阶段和信号复位阶段互为反相信号。当晶体管为N型沟道薄膜晶体管，其驱动顺序和原理与P型沟道薄膜晶体管相同，在此不再赘述。
请参考图5，图5是图3中所示移位寄存器的另一种驱动时序示意图。对比图4和图5，图5所示的驱动时序示意图中，还包括第一过渡阶段T1’和第二过渡阶段T2’。其中第一过渡阶段T1’处于信号输入阶段T1和信号输出阶段T2之间，在该第一过渡阶段T1’，第一时钟信号和第二时钟信号相位相同。
第二过渡阶段T2’处于信号输出阶段T2和信号复位阶段T3之间，在第二过渡阶段T2’，第一时钟信号和第二时钟信号相位相同。
本实施例提供的驱动时序示意图，由于信号输入阶段T1、信号输出阶段T2和信号复位阶段T3的移位寄存器对应的信号输入、输出均与图4对应的时序图相同，因此不再赘述。
结合图3与图5所示，在第一过渡阶段T1’，第一时钟信号变为高电平，第二时钟信号仍为高电平。由于第一时钟信号此阶段为高电平，第一晶体管M1和第五晶体管M5关闭，第一节点N1的电位保持前一阶段的电位，为低电平，第四晶体管M4打开，第二时钟端CKB与信号输出端OUT被导通。同时由于第一节点N1电位为低，第二晶体管M2打开，此时由于信号输入端IN输入的第一脉冲信号变为第二电位状态，为高电平信号VGH，该高电平信号经第二晶体管M2传输至第二节点N2，第二节点N2保持高电平，第三晶体管M3关闭，第二电平信号端VG2和信号输出端OUT的连接被关段。在第一过渡阶段T1’，信号输出端接收第二时钟信号，由于此时第二时钟信号为高电平，所以信号输出端输出的第二脉冲信号为第二电位状态，即其值等于高电平信号VGH的电位值，与信号输入阶段T1信号输出端OUT的输出相同。
在第二过渡阶段T2’，第一时钟信号保持信号输出阶段T2的高电平，第二时钟信号由低电平变为高电平。在该阶段，输入控制模块10、稳定模块20、第一输出模块30的输入输出状态均与信号输出阶段T2相同，没有发生变化。第二输出模块40的第五晶体管M5连接的第二时钟信号发生改变。由于在信号输出阶段T2，第一节点N1为低，所以在第二过渡阶段T2’，第一节点仍旧保持为低电位，第四晶体管M4保持开启，第二时钟信号由低电平变为高电平，因此信号输出端OUT输出端输出的第二脉冲信号相应的由第一电位状态变为第二电位状态，从低电平信号VGL变为高电平信号，其输出与信号复位阶段T3相同。
本实施例提供的移位寄存器的驱动方法，其中输入控制模块和稳定模块控制第一输出模块导通，以将第二电平信号端的第二电平信号输出至信号输出端，或者控制第二输出模块的导通，以将第二时钟端的第二时钟信号输出至信号输出端，使次级移位寄存器正常工作。本发明提供的移位寄存器的稳定性好、传输性能优异、工作稳定、性能良好，解决了现有技术中移位寄存器稳定性差、工作不稳定的情况。并且由于过渡时间段的设置，保证了第二节点电位与信号输出端输出信号电位的变化时间，使输出更加稳定。
请参考图6，图6是本发明实施例提供的另一种移位寄存器结构示意图。对比图3和图6，可知图6提供的移位寄存器，其输入控制模块10、第一输出模块30和第二输出模块40与图3所示的移位寄存器连接关系及输入输出都相同，其具体结构可参考相关描述，在此不再赘述。
本实施例提供的移位寄存器中，稳定模块20包括第五晶体管M5和第六晶体管M6；其中第五晶体管M5的栅极与第一时钟端CK连接，第五晶体管M5的源极与信号输入端IN连接，第五晶体管M5的漏极与第六晶体管M6的源极连接；第六晶体管M6的栅极与第一电平信号VG1端连接，第六晶体管M6的漏极与第一节点N1连接。
在正常工作状态下，由于第六晶体管M6的栅极与第一电平信号端VG1连接，第一电平信号端VG1的第一电平信号控制第六晶体管M6持续开启，即在正常工作状态下，可以近似认为第六晶体管M6为一段导线。其等效电路图与图3提供的移位寄存器的电路图相同。
在信号输入阶段：第一时钟信号控制第五晶体管M5打开，第六晶体管M6持续打开，信号输入端接入的第一脉冲信号传输至第一节点。在信号输出阶段，第一时钟信号控制第五晶体管M5关闭，信号输入端IN与第一节点N1的连接中断。在信号复位阶段：第一时钟信号控制第五晶体管M5打开，六晶体管M6持续打开，信号输入端接入的第一脉冲信号传输至第一节点。
本实施例提供的移位寄存器对应的驱动时序和图3对应的移位寄存器的驱动时序相同，可以参考图4或者图5的驱动时序，在此不再赘述。
本实施例中，由于第六晶体管M6的设置，当电路出现异常导致第一节点N1电位异常时，可以避免该异常电位传输到第五晶体管M5的漏极，提高了电路稳定性。本实施例提供的移位寄存器，其中输入控制模块和稳定模块控制第一输出模块导通，以将第二电平信号端的第二电平信号输出至信号输出端，或者控制第二输出模块的导通，以将第二时钟端的第二时钟信号输出至信号输出端，使次级移位寄存器正常工作。本发明提供的移位寄存器的稳定性好、传输性能优异、工作稳定、性能良好，解决了现有技术中移位寄存器稳定性差、工作不稳定的情况。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (17)

1.一种移位寄存器，包括：
输入控制模块、第一输出模块、第二输出模块、稳定模块、信号输入端、信号输出端、第一时钟端、第二时钟端、第一电平信号端和第二电平信号端；所述信号输入端输入第一脉冲信号，所述信号输出端输出第二脉冲信号，所述第一时钟端接入第一时钟信号，所述第二时钟端接入第二时钟信号，所述第一电平信号端接入第一电平信号，所述第二电平信号端接入第二电平信号；
所述输入控制模块、所述稳定模块和所述第二输出模块在第一节点电连接；
所述输入控制模块和所述第一输出模块在第二节点电连接；
其中，所述输入控制模块包括第一晶体管、第二晶体管和第一电容；所述第一晶体管的栅极与所述第一时钟端连接，所述第一晶体管的源极与所述第一电平信号端连接，所述第一晶体管的漏极与所述第二节点连接；所述第二晶体管的栅极与所述第一节点连接，所述第二晶体管的源极与所述信号输入端连接，所述第二晶体管的漏极与所述第二节点连接；所述第一电容连接于所述第二节点与所述第二电平信号端之间；
所述第二输出模块与所述信号输出端、所述第二时钟端连接；
所述第一输出模块与所述信号输出端、所述第二电平信号端连接；
所述稳定模块与所述信号输入端、第一时钟端和第一节点连接；
在信号输入阶段，所述第一晶体管打开，将所述第一电平信号端的第一电平信号传输至所述第二节点；所述稳定模块将所述信号输入端的第一脉冲信号传输至所述第一节点；所述第一输出模块输出所述第二电平信号端的第二电平信号；所述第二输出模块输出所述第二时钟端的第二时钟信号；所述信号输出端接收所述第二电平信号和第二时钟信号，输出第二脉冲信号；
在信号输出阶段，所述第一晶体管关闭；所述第二晶体管打开，所述第一脉冲信号传输至所述第二节点；所述第二输出模块输出所述第二时钟端的第二时钟信号；所述信号输出端接收所述第二时钟信号，输出第二脉冲信号；
其中，所述第一脉冲信号在所述信号输入阶段为第一电位状态，在所述信号输出阶段为第二电位状态；所述第二脉冲信号在所述信号输出阶段为第一电位状态，在所述信号输入阶段为第二电位状态。
2.如权利要求1所述的移位寄存器，其特征在于：
所述第一输出模块包括第三晶体管；其中
所述第三晶体管的栅极与所述第二节点连接，所述第三晶体管的源极与所述第二电平信号端连接，所述第三晶体管的漏极与所述信号输出端连接。
3.如权利要求1所述的移位寄存器，其特征在于：
所述第二输出模块包括第四晶体管和第二电容；
所述第四晶体管的栅极与所述第一节点连接，所述第四晶体管的源极与所述第二时钟端连接，所述第四晶体管的漏极与所述信号输出端连接；
所述第二电容连接于所述第一节点与所述信号输出端之间。
4.如权利要求1所述的移位寄存器，其特征在于：
所述稳定模块包括第五晶体管和第六晶体管；其中
所述第五晶体管的栅极与所述第一时钟端连接，所述第五晶体管的源极与所述信号输入端连接，所述第五晶体管的漏极与所述第六晶体管的源极连接；
所述第六晶体管的栅极与所述第一电平信号端连接，所述第六晶体管的漏极与所述第一节点连接。
5.如权利要求1所述的移位寄存器，其特征在于：
所述稳定模块包括第五晶体管；其中
所述第五晶体管的栅极与所述第一时钟端连接，所述第五晶体管的源极与所述信号输入端连接，所述第五晶体管的漏极与所述第一节点连接。
6.如权利要求1所述的移位寄存器，其特征在于，所述移位寄存器包括多个晶体管，所述晶体管为P型沟道薄膜晶体管。
7.如权利要求6所述的移位寄存器，其特征在于，所述第一电平信号的电位低于所述第二电平信号的电位；所述第一时钟信号和所述第二时钟信号在所述信号输入阶段、信号输出阶段和信号复位阶段互为反相信号。
8.如权利要求1所述的移位寄存器，其特征在于，所述包括多个晶体管，所述晶体管为N型沟道薄膜晶体管。
9.如权利要求8所述的移位寄存器，其特征在于，所述第一电平信号的电位高于所述第二电平信号的电位；所述第一时钟信号和所述第二时钟信号在所述信号输入阶段、信号输出阶段和信号复位阶段反相。
10.一种移位寄存器的驱动方法，
所述移位寄存器包括：
输入控制模块、第一输出模块、第二输出模块、稳定模块、信号输入端、信号输出端、第一时钟端、第二时钟端、第一电平信号端和第二电平信号端；
所述输入控制模块、所述稳定模块和所述第二输出模块在第一节点电连接；
所述输入控制模块和所述第一输出模块在第二节点电连接；
所述输入控制模块包括第一晶体管、第二晶体管和第一电容；所述第一晶体管的栅极与所述第一时钟端连接，所述第一晶体管的源极与所述第一电平信号端连接，所述第一晶体管的漏极与所述第二节点连接；所述第二晶体管的栅极与所述第一节点连接，所述第二晶体管的源极与所述信号输入端连接，所述第二晶体管的漏极与所述第二节点连接；所述第一电容连接于所述第二节点与所述第二电平信号端之间；
所述第二输出模块与所述信号输出端、所述第二时钟端连接；所述第一输出模块与所述信号输出端、所述第二电平信号端连接；所述稳定模块与所述信号输入端、第一时钟端和第一节点连接；
在信号输入阶段，所述第一晶体管打开，将所述第一电平信号端的第一电平信号传输至所述第二节点；所述稳定模块将所述信号输入端的第一脉冲信号传输至所述第一节点；所述第一输出模块输出所述第二电平信号端的第二电平信号；所述第二输出模块输出所述第二时钟端的第二时钟信号；所述信号输出端接收所述第二电平信号和第二时钟信号，输出第二脉冲信号；
在信号输出阶段，所述第一晶体管关闭；所述第二晶体管打开，所述第一脉冲信号传输至所述第二节点；所述第二输出模块输出所述第二时钟端的第二时钟信号；所述信号输出端接收所述第二时钟信号，输出第二脉冲信号；
在信号复位阶段，所述第一晶体管打开，所述第一电平信号端的第一电平信号传输至所述第二节点；所述稳定模块将所述第一脉冲信号传输至所述第一节点；所述第一输出模块输出第二电平信号端的第二电平信号；所述信号输出端接收所述第二电平信号，输出所述第二脉冲信号；
其中，所述第一脉冲信号在所述信号输入阶段为第一电位状态，在所述信号输出阶段和信号复位阶段为第二电位状态；所述第二脉冲信号在所述信号输出阶段为第一电位状态，在所述信号输入阶段和所述信号复位阶段为第二电位状态。
11.如权利要求10所述的驱动方法，其特征在于：
所述第一输出模块包括第三晶体管；所述第三晶体管的栅极与所述第二节点连接，所述第三晶体管的源极与所述第二电平信号端连接，所述第三晶体管的漏极与所述信号输出端连接；
在所述信号输入阶段：所述第三晶体管打开，所述第二电平信号传输至所述信号输出端；
在所述信号输出阶段：所述第三晶体管关闭；
在所述信号复位阶段：所述第三晶体管打开，所述第二电平信号传输至所述信号输出端。
12.如权利要求10所述的驱动方法，其特征在于：
所述第二输出模块包括第四晶体管和第二电容；所述第四晶体管的栅极与所述第一节点连接，所述第四晶体管的源极与所述第二时钟端连接，所述第四晶体管的漏极与所述信号输出端连接；所述第二电容连接于所述第一节点与所述信号输出端之间；
在所述信号输入阶段：所述第四晶体管的打开；所述第二时钟信号传输至所述信号输出端；
在所述信号输出阶段：所述第四晶体管的打开；所述第二时钟信号传输至所述信号输出端；
在所述信号复位阶段：所述第一节点的电位控制所述第四晶体管关闭。
13.如权利要求10所述的驱动方法，其特征在于：
所述稳定模块包括第五晶体管和第六晶体管；
所述第五晶体管的栅极与所述第一时钟端连接，所述第五晶体管的源极与所述信号输入端连接，所述第五晶体管的漏极与所述第六晶体管的源极连接；
所述第六晶体管的栅极与所述第一电平信号端连接，所述第六晶体管的漏极与所述第一节点连接；
在所述信号输入阶段：所述第五晶体管、第六晶体管打开；所述第一脉冲信号传输至所述第一节点；
在所述信号输出阶段：所述第五晶体管关闭；
在所述信号复位阶段：第五晶体管、第六晶体管打开；所述第一脉冲信号传输至所述第一节点。
14.如权利要求10所述的驱动方法，其特征在于：
所述稳定模块包括第五晶体管；
所述第五晶体管的栅极与所述第一时钟端连接，所述第五晶体管的源极与所述信号输入端连接，所述第五晶体管的漏极与所述第一节点连接；
在所述信号输入阶段：所述第五晶体管打开；所述第一脉冲信号传输至所述第一节点；
在所述信号输出阶段：所述第五晶体管关闭；
在所述信号复位阶段：所述第五晶体管打开；所述第一脉冲信号传输至所述第一节点。
15.如权利要求10所述的驱动方法，其特征在于，还包括：
第一过渡阶段，所述第一过渡阶段处于所述信号输入阶段和所述信号输出阶段之间，在所述第一过渡阶段，所述第一时钟信号和所述第二时钟信号相位相同；
第二过渡阶段，所述第二过渡阶段处于所述信号输出阶段和所述信号复位阶段之间，在所述第二过渡阶段，所述第一时钟信号和所述第二时钟信号相位相同。
16.如权利要求10所述的驱动方法，其特征在于，所述移位寄存器包括多个晶体管，所述晶体管为P型沟道薄膜晶体管，所述第一电平信号的电位低于所述第二电平信号的电位；所述第一时钟信号和所述第二时钟信号在所述信号输入阶段、信号输出阶段和信号复位阶段互为反相信号；所述第一电位状态的电位低于所述第二电位状态的电位。
17.如权利要求10所述的驱动方法，其特征在于，所述移位寄存器包括多个晶体管，所述晶体管为N型沟道薄膜晶体管，所述第一电平信号的电位高于所述第二电平信号的电位；所述第一时钟信号和所述第二时钟信号在所述信号输入阶段、信号输出阶段和信号复位阶段互为反相信号；所述第一电位状态的电位高于所述第二电位状态的电位。
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