JP2005123327A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2005123327A JP2005123327A JP2003355255A JP2003355255A JP2005123327A JP 2005123327 A JP2005123327 A JP 2005123327A JP 2003355255 A JP2003355255 A JP 2003355255A JP 2003355255 A JP2003355255 A JP 2003355255A JP 2005123327 A JP2005123327 A JP 2005123327A
- Authority
- JP
- Japan
- Prior art keywords
- film
- teos
- gate electrode
- forming
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】 ゲート電極間の埋め込みを可能としつつ、チャージダメージからゲート絶縁膜を保護する。
【解決手段】 HDP膜8aよりもチャージダメージの小さいライナ膜7をゲート電極3上に形成してから、高密度プラズマCVDにより、HDP膜8aをライナ膜7上に形成する。
【選択図】 図1
【解決手段】 HDP膜8aよりもチャージダメージの小さいライナ膜7をゲート電極3上に形成してから、高密度プラズマCVDにより、HDP膜8aをライナ膜7上に形成する。
【選択図】 図1
Description
本発明は半導体装置および半導体装置の製造方法に関し、特に、チャージダメージからゲート絶縁膜を保護する方法に適用して好適なものである。
従来の半導体装置では、間隔の狭いゲート電極間の埋め込みを可能としつつ、ゲート電極上に層間絶縁膜を形成するため、HDP(High Density Plazma)膜またはO3−TEOS(テトラエトキシシラン)膜を層間絶縁膜として用いる方法がある。
一方、例えば、特許文献1には、O3−TEOS系常圧CVDによりシリコン酸化膜上に形成された層間絶縁膜の表面モフォロジを改善するために、シリコン酸化膜上にシリコン窒化膜を形成した後、O3−TEOS系常圧CVDにより層間絶縁膜を形成する方法が開示されている。
特開平5−206109号公報
一方、例えば、特許文献1には、O3−TEOS系常圧CVDによりシリコン酸化膜上に形成された層間絶縁膜の表面モフォロジを改善するために、シリコン酸化膜上にシリコン窒化膜を形成した後、O3−TEOS系常圧CVDにより層間絶縁膜を形成する方法が開示されている。
しかしながら、層間絶縁膜としてHDP膜を用いる方法では、HDP膜の形成時にゲート絶縁膜にチャージダメージが起こりやすく、ゲート絶縁膜が薄くなると、ゲート絶縁膜が破壊されるという問題があった。
一方、特許文献1に開示された方法では、表面モフォロジを改善するためにシリコン窒化膜が用いられており、チャージダメージからゲート絶縁膜を保護する方法には用いられていなかった。
そこで、本発明の目的は、ゲート電極間の埋め込みを可能としつつ、チャージダメージからゲート絶縁膜を保護することが可能な半導体装置および半導体装置の製造方法を提供することである。
一方、特許文献1に開示された方法では、表面モフォロジを改善するためにシリコン窒化膜が用いられており、チャージダメージからゲート絶縁膜を保護する方法には用いられていなかった。
そこで、本発明の目的は、ゲート電極間の埋め込みを可能としつつ、チャージダメージからゲート絶縁膜を保護することが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、ゲート絶縁膜を介して半導体層上に形成されたゲート電極と、前記ゲート電極上に形成されたHDP膜と、前記ゲート電極と前記HDP膜との間に形成され、前記HDP膜よりもチャージダメージの小さいライナ膜とを備えることを特徴とする。
これにより、ゲート電極上にライナ膜を形成してから、HDP膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、HDP膜を形成することが可能となる。このため、ゲート絶縁膜が薄膜化された場合においても、ゲート絶縁膜の破壊を防止することが可能となるとともに、ゲート電極間の埋め込みを可能としつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
これにより、ゲート電極上にライナ膜を形成してから、HDP膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、HDP膜を形成することが可能となる。このため、ゲート絶縁膜が薄膜化された場合においても、ゲート絶縁膜の破壊を防止することが可能となるとともに、ゲート電極間の埋め込みを可能としつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記ライナ膜と前記HDP膜との間に形成されたPE−SIN膜をさらに備えることを特徴とする。
これにより、ゲート電極上にライナ膜およびPE−SIN膜を形成してから、HDP膜を形成することが可能となる。このため、チャージダメージからゲート絶縁膜を保護しつつ、HDP膜を形成することが可能となるとともに、PE−SIN膜にてチャージをブロックすることが可能となる。この結果、ゲート絶縁膜が薄膜化された場合においても、ゲート絶縁膜の破壊を防止することが可能となるとともに、ゲート電極間の埋め込みを可能としつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
これにより、ゲート電極上にライナ膜およびPE−SIN膜を形成してから、HDP膜を形成することが可能となる。このため、チャージダメージからゲート絶縁膜を保護しつつ、HDP膜を形成することが可能となるとともに、PE−SIN膜にてチャージをブロックすることが可能となる。この結果、ゲート絶縁膜が薄膜化された場合においても、ゲート絶縁膜の破壊を防止することが可能となるとともに、ゲート電極間の埋め込みを可能としつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
また、本発明の一態様に係る半導体装置によれば、ゲート絶縁膜を介して半導体層上に形成されたゲート電極と、前記ゲート電極上に形成されたO3−TEOS膜と、前記ゲート電極と前記O3−TEOS膜との間に形成され、前記ゲート絶縁膜に加わるチャージダメージをブロックするチャージブロック膜とを備えることを特徴とする。
これにより、O3−TEOS膜を層間絶縁膜として用いることが可能となり、ゲート絶縁膜に加わるチャージダメージを低減しつつ、ゲート電極間の埋め込み特性を向上させることが可能となるとともに、チャージブロック膜にてゲート絶縁膜に加わるチャージダメージをブロックすることが可能となり、ゲート絶縁膜が薄膜化された場合においても、ゲート絶縁膜の破壊を防止することが可能となる。
これにより、O3−TEOS膜を層間絶縁膜として用いることが可能となり、ゲート絶縁膜に加わるチャージダメージを低減しつつ、ゲート電極間の埋め込み特性を向上させることが可能となるとともに、チャージブロック膜にてゲート絶縁膜に加わるチャージダメージをブロックすることが可能となり、ゲート絶縁膜が薄膜化された場合においても、ゲート絶縁膜の破壊を防止することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極と前記チャージブロック膜との間に形成されたライナ膜をさらに備えることを特徴とする。
これにより、ゲート電極上にライナ膜を形成してから、チャージブロック膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、チャージブロック膜を形成することが可能となるとともに、O3−TEOS膜を層間絶縁膜として用いることが可能となる。このため、ゲート絶縁膜に加わるチャージダメージを低減しつつ、ゲート電極間の埋め込み特性を向上させることが可能となるとともに、チャージブロック膜にてゲート絶縁膜に加わるチャージダメージをブロックすることが可能となり、ゲート絶縁膜が薄膜化された場合においても、ゲート絶縁膜の破壊を防止することが可能となる。
これにより、ゲート電極上にライナ膜を形成してから、チャージブロック膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、チャージブロック膜を形成することが可能となるとともに、O3−TEOS膜を層間絶縁膜として用いることが可能となる。このため、ゲート絶縁膜に加わるチャージダメージを低減しつつ、ゲート電極間の埋め込み特性を向上させることが可能となるとともに、チャージブロック膜にてゲート絶縁膜に加わるチャージダメージをブロックすることが可能となり、ゲート絶縁膜が薄膜化された場合においても、ゲート絶縁膜の破壊を防止することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記ライナ膜は、PE−SIN膜、PE−TEOS膜、LP−TEOS膜またはO3−TEOS膜であることを特徴とする。
これにより、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート絶縁膜上にライナ膜を形成することが可能となるとともに、ゲート電極上に層間絶縁膜を形成する際に、チャージダメージからゲート絶縁膜を保護することが可能となる。
これにより、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート絶縁膜上にライナ膜を形成することが可能となるとともに、ゲート電極上に層間絶縁膜を形成する際に、チャージダメージからゲート絶縁膜を保護することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、プラズマCVDにより、前記ゲート電極上にPE−SIN膜を形成する工程と、高密度プラズマCVDにより、前記PE−SIN膜上にHDP膜を形成する工程とを備えることを特徴とする。
これにより、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート絶縁膜上にPE−SIN膜を形成することが可能となるとともに、ゲート電極上にPE−SIN膜を形成してから、HDP膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
これにより、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート絶縁膜上にPE−SIN膜を形成することが可能となるとともに、ゲート電極上にPE−SIN膜を形成してから、HDP膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、ソースガスとしてTEOSを用いたプラズマCVDにより、前記ゲート電極上にPE−TEOS膜を形成する工程と、高密度プラズマCVDにより、前記PE−TEOS膜上にHDP膜を形成する工程とを備えることを特徴とする。
これにより、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート絶縁膜上にPE−TEOS膜を形成することが可能となるとともに、ゲート電極上にPE−TEOS膜を形成してから、HDP膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、ソースガスとしてTEOSを用いた低圧CVDにより、前記ゲート電極上にLP−TEOS膜を形成する工程と、高密度プラズマCVDにより、前記LP−TEOS膜上にHDP膜を形成する工程とを備えることを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、ソースガスとしてTEOSを用いた低圧CVDにより、前記ゲート電極上にLP−TEOS膜を形成する工程と、高密度プラズマCVDにより、前記LP−TEOS膜上にHDP膜を形成する工程とを備えることを特徴とする。
これにより、ノンプラズマにてゲート絶縁膜上にLP−TEOS膜を形成することが可能となる。このため、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート絶縁膜上にLP−TEOS膜を形成することが可能となるとともに、ゲート電極上にLP−TEOS膜を形成してから、HDP膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、O3−TEOS系常圧CVDにより、前記ゲート電極上にO3−TEOS膜を形成する工程と、高密度プラズマCVDにより、前記O3−TEOS膜上にHDP膜を形成する工程とを備えることを特徴とする。
これにより、ノンプラズマにてゲート絶縁膜上にO3−TEOS膜を形成することが可能となる。このため、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート絶縁膜上にO3−TEOS膜を形成することが可能となるとともに、ゲート電極上にO3−TEOS膜を形成してから、HDP膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
これにより、ノンプラズマにてゲート絶縁膜上にO3−TEOS膜を形成することが可能となる。このため、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート絶縁膜上にO3−TEOS膜を形成することが可能となるとともに、ゲート電極上にO3−TEOS膜を形成してから、HDP膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、ソースガスとしてTEOSを用いたプラズマCVDにより、前記ゲート電極上にPE−TEOS膜を形成する工程と、プラズマCVDにより、前記PE−TEOS膜上にPE−SIN膜を形成する工程と、高密度プラズマCVDにより、前記PE−SIN膜上にHDP膜を形成する工程とを備えることを特徴とする。
これにより、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート電極上にPE−TEOS膜およびPE−SIN膜を形成することが可能となるとともに、ゲート電極上にPE−TEOS膜およびPE−SIN膜を形成してから、HDP膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、ソースガスとしてTEOSを用いた低圧CVDにより、前記ゲート電極上にLP−TEOS膜を形成する工程と、プラズマCVDにより、前記LP−TEOS膜上にPE−SIN膜を形成する工程と、高密度プラズマCVDにより、前記PE−SIN膜上にHDP膜を形成する工程とを備えることを特徴とする。
これにより、ノンプラズマにてゲート絶縁膜上にLP−TEOS膜を形成することが可能となるとともに、LP−TEOS膜を形成してからPE−SIN膜を形成することが可能となる。このため、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、LP−TEOS膜上にPE−SIN膜を形成することが可能となるとともに、ゲート電極上にLP−TEOS膜およびPE−SIN膜を形成してから、HDP膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、O3−TEOS系常圧CVDにより、前記ゲート電極上にO3−TEOS膜を形成する工程と、プラズマCVDにより、前記O3−TEOS膜上にPE−SIN膜を形成する工程と、高密度プラズマCVDにより、前記PE−SIN膜上にHDP膜を形成する工程とを備えることを特徴とする。
これにより、ノンプラズマにてゲート絶縁膜上にO3−TEOS膜を形成することが可能となるとともに、O3−TEOS膜を形成してからPE−SIN膜を形成することが可能となる。このため、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、O3−TEOS膜上にPE−SIN膜を形成することが可能となるとともに、ゲート電極上にO3−TEOS膜およびPE−SIN膜を形成してから、HDP膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、前記ゲート絶縁膜に加わるチャージダメージをブロックするチャージブロック膜を前記ゲート電極上に形成する工程と、O3−TEOS系常圧CVDにより、前記チャージブロック膜上にO3−TEOS膜を形成する工程とを備えることを特徴とする。
これにより、チャージブロック膜にてゲート絶縁膜に加わるチャージダメージをブロックすることを可能としつつ、O3−TEOS膜を層間絶縁膜として用いることが可能となり、ゲート絶縁膜に加わるチャージダメージを低減しつつ、ゲート電極間の埋め込み特性を向上させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、ソースガスとしてTEOSを用いたプラズマCVDにより、前記ゲート電極上にPE−TEOS膜を形成する工程と、プラズマCVDにより、前記PE−TEOS膜上にPE−SIN膜を形成する工程と、O3−TEOS系常圧CVDにより、前記PE−SIN上にO3−TEOS膜を形成する工程とを備えることを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、ソースガスとしてTEOSを用いたプラズマCVDにより、前記ゲート電極上にPE−TEOS膜を形成する工程と、プラズマCVDにより、前記PE−TEOS膜上にPE−SIN膜を形成する工程と、O3−TEOS系常圧CVDにより、前記PE−SIN上にO3−TEOS膜を形成する工程とを備えることを特徴とする。
これにより、ゲート電極上にライナ膜を形成してから、チャージブロック膜を形成することが可能となるとともに、チャージブロック膜にてゲート絶縁膜に加わるチャージダメージをブロックすることを可能としつつ、O3−TEOS膜を層間絶縁膜として用いることが可能となり、ゲート絶縁膜に加わるチャージダメージを低減しつつ、ゲート電極間の埋め込み特性を向上させることが可能となる。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図1は、本発明の第1実施形態に係る半導体装置の製造方法を示す断面図である。
図1(a)において、半導体基板1の熱酸化を行うことにより、半導体基板1上にゲート絶縁膜2を形成する。なお、半導体基板1の材質としては、例えば、Si、Si−Ge、GaAs、InP、GaP、GaNなどを用いることができる。また、半導体基板1として、SOI(Sliconon Insulator)基板を用いるようにしてもよい。
図1は、本発明の第1実施形態に係る半導体装置の製造方法を示す断面図である。
図1(a)において、半導体基板1の熱酸化を行うことにより、半導体基板1上にゲート絶縁膜2を形成する。なお、半導体基板1の材質としては、例えば、Si、Si−Ge、GaAs、InP、GaP、GaNなどを用いることができる。また、半導体基板1として、SOI(Sliconon Insulator)基板を用いるようにしてもよい。
そして、CVDなどの方法により、ゲート絶縁膜2が形成された半導体基板1上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜2上にゲート電極3を形成する。そして、ゲート電極2をマスクとして、As、P、Bなどの不純物を半導体基板1内にイオン注入することにより、ゲート電極3の両側にそれぞれ配置された低濃度不純物導入層からなるLDD(Lightly Doped Drain)層4a、4bを半導体基板1に形成する。
そして、CVDなどの方法により、LDD層4a、4bが形成された半導体基板1上に絶縁層を形成し、RIEなどの異方性エッチングを行うことにより、ゲート電極3の側壁にサイドウォール5を形成する。そして、ゲート電極3およびサイドウォール5a、5bをマスクとして、As、P、Bなどの不純物を半導体基板1内にイオン注入することにより、サイドウォール5a、5bの側方にそれぞれ配置された高濃度不純物導入層からなるソース層6aおよびドレイン層6bを半導体基板1に形成する。
次に、図1(b)に示すように、HDP膜8aよりもチャージダメージの小さいライナ膜7をゲート電極3上に形成する。なお、ライナ膜7の膜厚は、ゲート電極3の幅および間隔が0.3μm程度以下と小さい場合においても、ゲート電極3間の隙間を埋め込むことができるとともに、HDP膜8a形成時のチャージダメージを低減できるように設定することができ、例えば、500〜1000Å程度の範囲内とすることができる。
また、ライナ膜7としては、例えば、PE−SIN膜、PE−TEOS膜、LP−TEOS膜またはO3−TEOS膜を用いることができる。
なお、PE−SIN膜としては、プラズマCVDにより形成されたシリコン窒化膜を用いることができる。また、PE−TEOS膜としては、ソースガスとしてTEOSを使用してプラズマCVDにより形成されたシリコン酸化膜を用いることができる。LP−TEOS膜としては、ソースガスとしてTEOSを使用して低圧CVDにより形成されたシリコン酸化膜を用いることができる。O3−TEOS膜としては、O3−TEOS系常圧CVDにより形成されたシリコン酸化膜を用いることができる。
なお、PE−SIN膜としては、プラズマCVDにより形成されたシリコン窒化膜を用いることができる。また、PE−TEOS膜としては、ソースガスとしてTEOSを使用してプラズマCVDにより形成されたシリコン酸化膜を用いることができる。LP−TEOS膜としては、ソースガスとしてTEOSを使用して低圧CVDにより形成されたシリコン酸化膜を用いることができる。O3−TEOS膜としては、O3−TEOS系常圧CVDにより形成されたシリコン酸化膜を用いることができる。
ここで、ライナ膜7としてPE−SIN膜を用いることにより、ゲート絶縁膜2に加わるチャージをブロックすることが可能となり、ゲート電極3上にHDP膜8aを形成する際に、ゲート絶縁膜2に加わるチャージダメージを抑制することが可能となる。
また、ライナ膜7としてPE−TEOS膜を用いることにより、ゲート電極3上にHDP膜8aが直接形成されることを防止することが可能となり、ゲート絶縁膜2に加わるチャージダメージを抑制しつつ、ゲート電極3上にHDP膜8aを形成することが可能となる。
また、ライナ膜7としてPE−TEOS膜を用いることにより、ゲート電極3上にHDP膜8aが直接形成されることを防止することが可能となり、ゲート絶縁膜2に加わるチャージダメージを抑制しつつ、ゲート電極3上にHDP膜8aを形成することが可能となる。
また、ライナ膜7としてLP−TEOS膜またはO3−TEOS膜を用いることにより、ノンプラズマでライナ膜7を形成することが可能となるとともに、ゲート電極3上にHDP膜8aが直接形成されることを防止することが可能となり、ゲート絶縁膜2に加わるチャージダメージを抑制しつつ、ゲート電極2上にHDP膜8aを形成することが可能となる。
次に、図1(c)に示すように、高密度プラズマCVDにより、ゲート電極3間の隙間が埋め込まれるとともに、ゲート電極3が覆われるように、HDP膜8aをライナ膜7上に形成する。なお、HDP膜8aの膜厚は、例えば、9000〜10000Å程度とすることができる。
ここで、層間絶縁膜としてHDP膜8aを用いることにより、ギャップフィル特性を向上させることが可能となり、ゲート電極3のアスペクト比が高く、間隔が狭い場合においても、ゲート電極3間の隙間を精度よく埋め込むことができる。
ここで、層間絶縁膜としてHDP膜8aを用いることにより、ギャップフィル特性を向上させることが可能となり、ゲート電極3のアスペクト比が高く、間隔が狭い場合においても、ゲート電極3間の隙間を精度よく埋め込むことができる。
そして、例えば、TEOSを用いたプラズマCVDにより、HDP膜8a上にPE−TEOS膜8bを形成する。なお、PE−TEOS膜8bの膜厚は、例えば、3000Åとすることができる。
これにより、ゲート電極3上にライナ膜7を形成してから、HDP膜8aを形成することが可能となり、チャージダメージからゲート絶縁膜2を保護しつつ、HDP膜8aを形成することが可能となる。このため、ゲート絶縁膜2が50Å程度以下に薄膜化された場合においても、ゲート絶縁膜2の破壊を防止することが可能となるとともに、ゲート電極3間の埋め込みを可能としつつ、ゲート電極3上に層間絶縁膜を形成することが可能となる。
これにより、ゲート電極3上にライナ膜7を形成してから、HDP膜8aを形成することが可能となり、チャージダメージからゲート絶縁膜2を保護しつつ、HDP膜8aを形成することが可能となる。このため、ゲート絶縁膜2が50Å程度以下に薄膜化された場合においても、ゲート絶縁膜2の破壊を防止することが可能となるとともに、ゲート電極3間の埋め込みを可能としつつ、ゲート電極3上に層間絶縁膜を形成することが可能となる。
図2は、本発明の第2実施形態に係る半導体装置の製造方法を示す断面図である。
図2(a)において、半導体基板11上には、ゲート絶縁膜12を介してゲート電極13が形成されている。そして、半導体基板11には、ゲート電極13の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層14a、14bが形成されている。さらに、ゲート電極13の側壁にはサイドウォール15a、15bがそれぞれ形成され、半導体基板11には、サイドウォール15a、15bの側方にそれぞれ配置された高濃度不純物導入層からなるソース層16aおよびドレイン層16bが形成されている。
図2(a)において、半導体基板11上には、ゲート絶縁膜12を介してゲート電極13が形成されている。そして、半導体基板11には、ゲート電極13の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層14a、14bが形成されている。さらに、ゲート電極13の側壁にはサイドウォール15a、15bがそれぞれ形成され、半導体基板11には、サイドウォール15a、15bの側方にそれぞれ配置された高濃度不純物導入層からなるソース層16aおよびドレイン層16bが形成されている。
そして、図2(b)に示すように、HDP膜18aよりもチャージダメージの小さいライナ膜17aをゲート電極13上に形成する。なお、ライナ膜17aの膜厚は、ゲート電極3の幅および間隔が0.3μm程度以下と小さい場合においても、ゲート電極13間の隙間を埋め込むことができるとともに、HDP膜18a形成時のチャージダメージを低減できるように設定することができ、例えば、500〜1000Å程度の範囲内とすることができる。また、ライナ膜17としては、例えば、PE−TEOS膜、LP−TEOS膜またはO3−TEOS膜を用いることができる。
次に、図2(c)に示すように、プラズマCVDを用いてシリコン窒化膜を堆積させることにより、ライナ膜17a上にPE−SIN膜17bを形成する。なお、PE−SIN膜17bの膜厚は、ゲート電極13の幅および間隔が0.3μm程度以下と小さい場合においても、ライナ膜17aが形成されたゲート電極13間の隙間を埋め込むことができるとともに、ゲート絶縁膜12に加わるチャージをブロックできるように設定することができ、例えば、500〜1000Å程度の範囲内とすることができる。
次に、図2(d)に示すように、高密度プラズマCVDにより、ゲート電極13間の隙間が埋め込まれるとともに、ゲート電極13が覆われるように、HDP膜18aをPE−SIN膜17b上に形成する。なお、HDP膜18aの膜厚は、例えば、9000〜10000Å程度とすることができる。
ここで、層間絶縁膜としてHDP膜18aを用いることにより、ギャップフィル特性を向上させることが可能となり、ゲート電極13のアスペクト比が高く、間隔が狭い場合においても、ゲート電極13間の隙間を精度よく埋め込むことができる。
ここで、層間絶縁膜としてHDP膜18aを用いることにより、ギャップフィル特性を向上させることが可能となり、ゲート電極13のアスペクト比が高く、間隔が狭い場合においても、ゲート電極13間の隙間を精度よく埋め込むことができる。
そして、例えば、TEOSを用いたプラズマCVDにより、HDP膜18a上にPE−TEOS膜18bを形成する。なお、PE−TEOS膜18bの膜厚は、例えば、3000Åとすることができる。
これにより、ゲート電極13上にライナ膜17aおよびPE−SIN膜17bを形成してから、HDP膜18aを形成することが可能となる。このため、チャージダメージからゲート絶縁膜13を保護しつつ、HDP膜18aを形成することが可能となるとともに、PE−SIN膜17bにてチャージをブロックすることが可能となる。この結果、ゲート絶縁膜13が50Å程度以下に薄膜化された場合においても、ゲート絶縁膜13の破壊を防止することが可能となるとともに、ゲート電極13間の埋め込みを可能としつつ、層間絶縁膜をゲート電極13上に形成することが可能となる。
これにより、ゲート電極13上にライナ膜17aおよびPE−SIN膜17bを形成してから、HDP膜18aを形成することが可能となる。このため、チャージダメージからゲート絶縁膜13を保護しつつ、HDP膜18aを形成することが可能となるとともに、PE−SIN膜17bにてチャージをブロックすることが可能となる。この結果、ゲート絶縁膜13が50Å程度以下に薄膜化された場合においても、ゲート絶縁膜13の破壊を防止することが可能となるとともに、ゲート電極13間の埋め込みを可能としつつ、層間絶縁膜をゲート電極13上に形成することが可能となる。
図3は、本発明の第3実施形態に係る半導体装置の製造方法を示す断面図である。
図3(a)において、半導体基板21上には、ゲート絶縁膜22を介してゲート電極23が形成されている。そして、半導体基板21には、ゲート電極23の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層24a、24bが形成されている。さらに、ゲート電極23の側壁にはサイドウォール25a、25bがそれぞれ形成され、半導体基板21には、サイドウォール25a、25bの側方にそれぞれ配置された高濃度不純物導入層からなるソース層26aおよびドレイン層26bが形成されている。
図3(a)において、半導体基板21上には、ゲート絶縁膜22を介してゲート電極23が形成されている。そして、半導体基板21には、ゲート電極23の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層24a、24bが形成されている。さらに、ゲート電極23の側壁にはサイドウォール25a、25bがそれぞれ形成され、半導体基板21には、サイドウォール25a、25bの側方にそれぞれ配置された高濃度不純物導入層からなるソース層26aおよびドレイン層26bが形成されている。
そして、図3(b)に示すように、プラズマCVDを用いてシリコン窒化膜を堆積させることにより、ゲート電極23上にPE−SIN膜27を形成する。なお、PE−SIN膜27の膜厚は、ゲート電極23の幅および間隔が0.3μm程度以下と小さい場合においても、ゲート電極23間の隙間を埋め込むことができるとともに、ゲート絶縁膜22に加わるチャージをブロックできるように設定することができ、例えば、500〜1000Å程度の範囲内とすることができる。
次に、図3(c)に示すように、O3−TEOS系常圧CVDにより、ゲート電極23間の隙間が埋め込まれるとともに、ゲート電極23が覆われるように、O3−TEOS膜28aをPE−SIN膜27上に形成する。なお、O3−TEOS膜28aの膜厚は、例えば、9000〜10000Å程度とすることができる。
ここで、層間絶縁膜としてO3−TEOS膜28aを用いることにより、ノンプラズマでの成膜を可能としつつ、ギャップフィル特性を向上させることが可能となり、ゲート電極23のアスペクト比が高く、間隔が狭い場合においても、ゲート電極23間の隙間を精度よく埋め込むことが可能となるとともに、ゲート絶縁膜2に加わるチャージダメージを低減することができる。
ここで、層間絶縁膜としてO3−TEOS膜28aを用いることにより、ノンプラズマでの成膜を可能としつつ、ギャップフィル特性を向上させることが可能となり、ゲート電極23のアスペクト比が高く、間隔が狭い場合においても、ゲート電極23間の隙間を精度よく埋め込むことが可能となるとともに、ゲート絶縁膜2に加わるチャージダメージを低減することができる。
そして、例えば、TEOSを用いたプラズマCVDにより、O3−TEOS膜28a上にPE−TEOS膜28bを形成する。なお、PE−TEOS膜28bの膜厚は、例えば、3000Åとすることができる。
これにより、層間絶縁膜としてO3−TEOS膜28aを用いることが可能となり、ゲート絶縁膜22に加わるチャージダメージを低減しつつ、ゲート電極23間の埋め込み特性を向上させることが可能となるとともに、PE−SIN膜27にてゲート絶縁膜22に加わるチャージをブロックすることが可能となり、ゲート絶縁膜22が50Å程度以下に薄膜化された場合においても、ゲート絶縁膜22の破壊を防止することが可能となる。
これにより、層間絶縁膜としてO3−TEOS膜28aを用いることが可能となり、ゲート絶縁膜22に加わるチャージダメージを低減しつつ、ゲート電極23間の埋め込み特性を向上させることが可能となるとともに、PE−SIN膜27にてゲート絶縁膜22に加わるチャージをブロックすることが可能となり、ゲート絶縁膜22が50Å程度以下に薄膜化された場合においても、ゲート絶縁膜22の破壊を防止することが可能となる。
図4は、本発明の第4実施形態に係る半導体装置の製造方法を示す断面図である。
図4(a)において、半導体基板31上には、ゲート絶縁膜32を介してゲート電極33が形成されている。そして、半導体基板31には、ゲート電極33の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層34a、34bが形成されている。さらに、ゲート電極33の側壁にはサイドウォール35a、35bがそれぞれ形成され、半導体基板31には、サイドウォール35a、35bの側方にそれぞれ配置された高濃度不純物導入層からなるソース層36aおよびドレイン層36bが形成されている。
図4(a)において、半導体基板31上には、ゲート絶縁膜32を介してゲート電極33が形成されている。そして、半導体基板31には、ゲート電極33の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層34a、34bが形成されている。さらに、ゲート電極33の側壁にはサイドウォール35a、35bがそれぞれ形成され、半導体基板31には、サイドウォール35a、35bの側方にそれぞれ配置された高濃度不純物導入層からなるソース層36aおよびドレイン層36bが形成されている。
そして、図4(b)に示すように、成膜時のチャージダメージの小さいライナ膜37aをゲート電極33上に形成する。なお、ライナ膜37aの膜厚は、ゲート電極33の幅および間隔が0.3μm程度以下と小さい場合においても、ゲート電極33間の隙間を埋め込むことができるように設定することができ、例えば、500〜1000Å程度の範囲内とすることができる。また、ライナ膜37としては、例えば、PE−TEOS膜、LP−TEOS膜またはO3−TEOS膜を用いることができる。
次に、図4(c)に示すように、プラズマCVDを用いてシリコン窒化膜を堆積させることにより、ライナ膜37a上にPE−SIN膜37bを形成する。なお、PE−SIN膜37bの膜厚は、ライナ膜37が形成されたゲート電極33の幅および間隔が0.3μm程度以下と小さい場合においても、ゲート電極33間の隙間を埋め込むことができるとともに、ゲート絶縁膜32に加わるチャージをブロックできるように設定することができ、例えば、500〜1000Å程度の範囲内とすることができる。
次に、図4(d)に示すように、O3−TEOS系常圧CVDにより、ゲート電極33間の隙間が埋め込まれるとともに、ゲート電極33が覆われるように、O3−TEOS膜38aをPE−SIN膜37b上に形成する。なお、O3−TEOS膜38aの膜厚は、例えば、9000〜10000Å程度とすることができる。
ここで、層間絶縁膜としてO3−TEOS膜38aを用いることにより、ノンプラズマでの成膜を可能としつつ、ギャップフィル特性を向上させることが可能となり、ゲート電極33のアスペクト比が高く、間隔が狭い場合においても、ゲート電極33間の隙間を精度よく埋め込むことが可能となるとともに、ゲート絶縁膜32に加わるチャージダメージを低減することができる。
ここで、層間絶縁膜としてO3−TEOS膜38aを用いることにより、ノンプラズマでの成膜を可能としつつ、ギャップフィル特性を向上させることが可能となり、ゲート電極33のアスペクト比が高く、間隔が狭い場合においても、ゲート電極33間の隙間を精度よく埋め込むことが可能となるとともに、ゲート絶縁膜32に加わるチャージダメージを低減することができる。
そして、例えば、TEOSを用いたプラズマCVDにより、O3−TEOS膜38a上にPE−TEOS膜38bを形成する。なお、PE−TEOS膜38bの膜厚は、例えば、3000Åとすることができる。
これにより、ゲート電極33上にライナ膜37aを形成してから、PE−SIN膜37bを形成することが可能となり、チャージダメージからゲート絶縁膜32を保護しつつ、PE−SIN膜37bを形成することが可能となるとともに、O3−TEOS膜38aを層間絶縁膜として用いることが可能となる。このため、ゲート絶縁膜32に加わるチャージダメージを低減しつつ、ゲート電極33間の埋め込み特性を向上させることが可能となるとともに、PE−SIN膜37bにてゲート絶縁膜32に加わるチャージダメージをブロックすることが可能となり、ゲート絶縁膜32が50Å程度以下に薄膜化された場合においても、ゲート絶縁膜32の破壊を防止することが可能となる。
これにより、ゲート電極33上にライナ膜37aを形成してから、PE−SIN膜37bを形成することが可能となり、チャージダメージからゲート絶縁膜32を保護しつつ、PE−SIN膜37bを形成することが可能となるとともに、O3−TEOS膜38aを層間絶縁膜として用いることが可能となる。このため、ゲート絶縁膜32に加わるチャージダメージを低減しつつ、ゲート電極33間の埋め込み特性を向上させることが可能となるとともに、PE−SIN膜37bにてゲート絶縁膜32に加わるチャージダメージをブロックすることが可能となり、ゲート絶縁膜32が50Å程度以下に薄膜化された場合においても、ゲート絶縁膜32の破壊を防止することが可能となる。
1、11、21、31 半導体基板、2、12、22、32 ゲート絶縁膜、3、13、23、33 ゲート電極、4a、4b、14a、14b、24a、24b、34a、34b LDD層、5a、5b、15a、15b、25a、25b、35a、35b サイドウォール、6a、16a、26a、36a ソース層、6b、16b、26b、36b ドレイン層、7、17a、37a ライナ膜、8a、18a HDP膜、8b、18b、28b、38b PE−TEOS膜、17b、27、37b PE−SIN膜、28a、38a O3−TEOS膜
Claims (14)
- ゲート絶縁膜を介して半導体層上に形成されたゲート電極と、
前記ゲート電極上に形成されたHDP膜と、
前記ゲート電極と前記HDP膜との間に形成され、前記HDP膜よりもチャージダメージの小さいライナ膜とを備えることを特徴とする半導体装置。 - 前記ライナ膜と前記HDP膜との間に形成されたPE−SIN膜をさらに備えることを特徴とする請求項1記載の半導体装置。
- ゲート絶縁膜を介して半導体層上に形成されたゲート電極と、
前記ゲート電極上に形成されたO3−TEOS膜と、
前記ゲート電極と前記O3−TEOS膜との間に形成され、前記ゲート絶縁膜に加わるチャージダメージをブロックするチャージブロック膜とを備えることを特徴とする半導体装置。 - 前記ゲート電極と前記チャージブロック膜との間に形成されたライナ膜をさらに備えることを特徴とする請求項4記載の半導体装置。
- 前記ライナ膜は、PE−SIN膜、PE−TEOS膜、LP−TEOS膜またはO3−TEOS膜であることを特徴とする請求項1〜4のいずれか1項記載の半導体装置。
- ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
プラズマCVDにより、前記ゲート電極上にPE−SIN膜を形成する工程と、
高密度プラズマCVDにより、前記PE−SIN膜上にHDP膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
ソースガスとしてTEOSを用いたプラズマCVDにより、前記ゲート電極上にPE−TEOS膜を形成する工程と、
高密度プラズマCVDにより、前記PE−TEOS膜上にHDP膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
ソースガスとしてTEOSを用いた低圧CVDにより、前記ゲート電極上にLP−TEOS膜を形成する工程と、
高密度プラズマCVDにより、前記LP−TEOS膜上にHDP膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
O3−TEOS系常圧CVDにより、前記ゲート電極上にO3−TEOS膜を形成する工程と、
高密度プラズマCVDにより、前記O3−TEOS膜上にHDP膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
ソースガスとしてTEOSを用いたプラズマCVDにより、前記ゲート電極上にPE−TEOS膜を形成する工程と、
プラズマCVDにより、前記PE−TEOS膜上にPE−SIN膜を形成する工程と、
高密度プラズマCVDにより、前記PE−SIN膜上にHDP膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
ソースガスとしてTEOSを用いた低圧CVDにより、前記ゲート電極上にLP−TEOS膜を形成する工程と、
プラズマCVDにより、前記LP−TEOS膜上にPE−SIN膜を形成する工程と、
高密度プラズマCVDにより、前記PE−SIN膜上にHDP膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
O3−TEOS系常圧CVDにより、前記ゲート電極上にO3−TEOS膜を形成する工程と、
プラズマCVDにより、前記O3−TEOS膜上にPE−SIN膜を形成する工程と、
高密度プラズマCVDにより、前記PE−SIN膜上にHDP膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
前記ゲート絶縁膜に加わるチャージダメージをブロックするチャージブロック膜を前記ゲート電極上に形成する工程と、
O3−TEOS系常圧CVDにより、前記チャージブロック膜上にO3−TEOS膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
ソースガスとしてTEOSを用いたプラズマCVDにより、前記ゲート電極上にPE−TEOS膜を形成する工程と、
プラズマCVDにより、前記PE−TEOS膜上にPE−SIN膜を形成する工程と、
O3−TEOS系常圧CVDにより、前記PE−SIN上にO3−TEOS膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003355255A JP2005123327A (ja) | 2003-10-15 | 2003-10-15 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003355255A JP2005123327A (ja) | 2003-10-15 | 2003-10-15 | 半導体装置および半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005123327A true JP2005123327A (ja) | 2005-05-12 |
Family
ID=34612915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003355255A Withdrawn JP2005123327A (ja) | 2003-10-15 | 2003-10-15 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005123327A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011158319A1 (ja) * | 2010-06-14 | 2011-12-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP2013026329A (ja) * | 2011-07-19 | 2013-02-04 | Sony Corp | 半導体装置の製造方法、半導体装置、電子機器 |
US9153490B2 (en) | 2011-07-19 | 2015-10-06 | Sony Corporation | Solid-state imaging device, manufacturing method of solid-state imaging device, manufacturing method of semiconductor device, semiconductor device, and electronic device |
-
2003
- 2003-10-15 JP JP2003355255A patent/JP2005123327A/ja not_active Withdrawn
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011158319A1 (ja) * | 2010-06-14 | 2011-12-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP5684254B2 (ja) * | 2010-06-14 | 2015-03-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9030014B2 (en) | 2010-06-14 | 2015-05-12 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
US9337016B2 (en) | 2010-06-14 | 2016-05-10 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
US10049984B2 (en) | 2010-06-14 | 2018-08-14 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
US10418328B2 (en) | 2010-06-14 | 2019-09-17 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
US11515257B2 (en) | 2010-06-14 | 2022-11-29 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
JP2013026329A (ja) * | 2011-07-19 | 2013-02-04 | Sony Corp | 半導体装置の製造方法、半導体装置、電子機器 |
US9153490B2 (en) | 2011-07-19 | 2015-10-06 | Sony Corporation | Solid-state imaging device, manufacturing method of solid-state imaging device, manufacturing method of semiconductor device, semiconductor device, and electronic device |
CN106449676A (zh) * | 2011-07-19 | 2017-02-22 | 索尼公司 | 半导体装置和电子设备 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7166514B2 (en) | Semiconductor device and method of manufacturing the same | |
KR100598098B1 (ko) | 매몰 절연 영역을 갖는 모오스 전계 효과 트랜지스터 및그 제조 방법 | |
KR100270464B1 (ko) | 함몰형 산화절연을 형성하는 방법 | |
KR100630763B1 (ko) | 다중 채널을 갖는 mos 트랜지스터의 제조방법 | |
US20070228488A1 (en) | Semiconductor device having device characteristics improved by straining surface of active region and its manufacture method | |
US6727150B2 (en) | Methods of forming trench isolation within a semiconductor substrate including, Tshaped trench with spacers | |
KR100597768B1 (ko) | 반도체 소자의 게이트 스페이서형성방법 | |
KR100615570B1 (ko) | 둥근 활성코너를 갖는 리세스 채널 모스 트랜지스터의제조방법 | |
JP2009302528A (ja) | 半導体素子のトリプルゲート形成方法 | |
JP2005123327A (ja) | 半導体装置および半導体装置の製造方法 | |
US6764921B2 (en) | Semiconductor device and method for fabricating the same | |
US6444539B1 (en) | Method for producing a shallow trench isolation filled with thermal oxide | |
KR101056244B1 (ko) | 반도체 소자의 제조방법 | |
JP5288814B2 (ja) | 半導体装置の製造方法 | |
JP2007134559A (ja) | 半導体装置およびその製造方法 | |
KR100344765B1 (ko) | 반도체장치의 소자격리방법 | |
KR100506453B1 (ko) | 반도체소자의 제조방법 | |
KR100596876B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
JP2008028398A (ja) | 半導体素子及びその製造方法 | |
KR100467024B1 (ko) | 소오스/드레인 영역에 확산 방지막을 구비하는 반도체소자 및 그 형성 방법 | |
KR20100074668A (ko) | 반도체 소자의 소자 분리 구조 형성방법 | |
KR100477827B1 (ko) | 게이트와 플러그간의 축전용량을 감소시킨 반도체 소자의제조방법 | |
KR100459693B1 (ko) | 반도체 장치의 트렌치 소자분리방법 | |
KR19990038190A (ko) | 반도체장치의 소자격리방법 | |
KR100822620B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070109 |