JP2005191487A

JP2005191487A - Semiconductor device and manufacturing method for the same

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Publication number: JP2005191487A
Application number: JP2003434384A
Authority: JP
Inventors: Tomomitsu Risaki; 智光理崎
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2003-12-26
Filing date: 2003-12-26
Publication date: 2005-07-14

Abstract

<P>PROBLEM TO BE SOLVED: To improve the gate-oxide-film breakdown voltage in a semiconductor device having a trench structure by preventing the gate electrode from contacting the corner part at the upper part of a trench in connecting the gate electrode to an electrical conductor outside the trench, wherein contacting the corner part is a cause of lowering the gate-oxide-film breakdown voltage. <P>SOLUTION: The semiconductor device has such a structure that the gate electrode does not contact the corner part at the upper part of the trench. In the semiconductor device having the trench structure, the factor for lowering the breakdown voltage at the corner part at the upper part of the trench in termination is perfectly eliminated. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、トレンチ構造を有する半導体装置およびその製造法に関する。 The present invention relates to a semiconductor device having a trench structure and a method for manufacturing the same.

図３に従来のトレンチ（溝）構造を有する半導体装置の断面図を示す。半導体基板１にトレンチ１０構造を有する半導体装置は、トレンチ１０を含む半導体基板１表面に絶縁膜３が形成されている。トレンチ１０内部の薄い絶縁膜３は、ゲート絶縁膜となる。更にトレンチ１０内部には、ゲート電極７、４が埋め込まれている。ゲート電極７は外部の配線２に接続され任意の電圧に印加される。トレンチ１０の上部にある角部５における電界集中等のために、角部５のゲート酸化膜絶縁耐圧が通常の平面型のゲート酸化膜絶縁耐圧より低く、これを改善するために、従来は、トレンチ底部の底角部６をテーパーエッチ等で丸めてトレンチ底部に電界が集中しないようにしていた（例えば、特許文献１参照。）。
特開２００１−０４４２１６号公報（図４ｂ） FIG. 3 shows a cross-sectional view of a conventional semiconductor device having a trench structure. In the semiconductor device having the trench 10 structure in the semiconductor substrate 1, the insulating film 3 is formed on the surface of the semiconductor substrate 1 including the trench 10. The thin insulating film 3 inside the trench 10 becomes a gate insulating film. Further, gate electrodes 7 and 4 are embedded in the trench 10. The gate electrode 7 is connected to the external wiring 2 and applied to an arbitrary voltage. Due to the electric field concentration at the corner 5 at the top of the trench 10, the gate oxide breakdown voltage of the corner 5 is lower than the normal planar gate oxide breakdown voltage, and in order to improve this, conventionally, The bottom corner portion 6 at the bottom of the trench is rounded by taper etching or the like so that the electric field does not concentrate on the bottom of the trench (see, for example, Patent Document 1).
JP 2001-044216 A (FIG. 4b)

トレンチ１０が半導体基板１表面に周期的に並ぶ領域においては、ゲート電極７のように、トレンチ１０内にゲート電極７を堆積した後、トレンチ１０の上部と底部との間にゲート電極表面が位置するようにゲート電極７をエッチバックする為、トレンチ１０底部の角部６の耐圧のみを向上させれば良い。しかしながら、ゲート絶縁膜３の絶縁耐圧低下はトレンチ１０上端の角部５でも起きる。つまり、ゲート電極７と配線２との接続部（近傍）となるトレンチ上部５の角部の電界集中が起きる。
本発明は、トレンチ構造におけるゲート絶縁膜の絶縁耐圧低下の原因の一つである電界集中をなくすものである。つまり、トレンチ上部の角部にゲート電極接続用の配線２と半導体基板１との間で電界集中を起こさない構造である。 In the region where the trenches 10 are periodically arranged on the surface of the semiconductor substrate 1, like the gate electrode 7, the gate electrode surface is positioned between the top and bottom of the trench 10 after the gate electrode 7 is deposited in the trench 10. In order to etch back the gate electrode 7, only the breakdown voltage of the corner 6 at the bottom of the trench 10 needs to be improved. However, the breakdown voltage drop of the gate insulating film 3 also occurs at the corner 5 at the upper end of the trench 10. That is, the electric field concentration occurs at the corner of the trench upper portion 5 that becomes the connection portion (near the gate) 7 and the wiring 2.
The present invention eliminates electric field concentration, which is one of the causes of lowering the withstand voltage of a gate insulating film in a trench structure. That is, the electric field is not concentrated between the gate electrode connection wiring 2 and the semiconductor substrate 1 at the corner of the upper part of the trench.

（１）トレンチ内のゲート電極をトレンチ外に導体を用いて引き出す時に、前記導体がトレンチ上部の角部に接触していない構造を有する半導体装置とした。
（２）前記トレンチ内部において、前記トレンチ上部とトレンチ底部との間に表面が位置するように堆積されたゲート電極と、前記ゲート電極上に設けた絶縁体を有し、前記絶縁体にコンタクトホールを設け、前記コンタクトホール部に電極膜を堆積することにより、前記電極膜と前記ゲート電極をコンタクトさせ前記ゲート電極をトレンチ外部に引き出す構造を有する半導体装置とした。
（３）ゲート酸化膜を付けた前記トレンチ内に前記ゲート電極を堆積させ、前記トレンチ上部と前記トレンチ底部との間に前記ゲート電極表面が位置するように前記ゲート電極を全体的にエッチバックする工程と、前記ゲート電極上部に堆積させた絶縁膜に前記コンタクトホールを設ける工程と、前記コンタクトホール部に電極膜を堆積する工程を有する半導体装置とした。 (1) When the gate electrode in the trench is pulled out of the trench using a conductor, the semiconductor device has a structure in which the conductor is not in contact with the corner of the upper portion of the trench.
(2) Inside the trench, a gate electrode deposited so that a surface is located between the trench upper part and the trench bottom, and an insulator provided on the gate electrode, and a contact hole in the insulator And depositing an electrode film in the contact hole portion to contact the electrode film and the gate electrode to obtain a semiconductor device having a structure in which the gate electrode is drawn out of the trench.
(3) The gate electrode is deposited in the trench provided with a gate oxide film, and the gate electrode is entirely etched back so that the surface of the gate electrode is located between the upper portion of the trench and the bottom portion of the trench. The semiconductor device includes a step, a step of providing the contact hole in an insulating film deposited on the gate electrode, and a step of depositing an electrode film in the contact hole portion.

トレンチ構造を有する半導体装置において、終端のトレンチ上部の角部における耐圧低下の要因が完全に排除される。 In a semiconductor device having a trench structure, the cause of a decrease in breakdown voltage at the corner portion above the terminal trench is completely eliminated.

図１は本発明の実施例である。図３に示した従来のトレンチ構造を有する半導体装置では、ゲート電極を取り出すために終端（配線との接続部）のトレンチ上部の角部５がゲート電極に接触している。それに対し、図１では終端のトレンチ１０内の配線３に接続されるゲート電極７は、他のゲート電極４と同様にトレンチ１０の上部と底部との間にゲート電極表面が位置するようにエッチバックされている。
更に、その表面に、第２の絶縁膜８が形成されている。そして、第２の絶縁膜８には、ゲート電極７と配線２との接続を行なう為のコンタクトホール１１が形成されている。コンタクトホール１１は、ゲート電極７の表面中央部のみが露出するように設けられている。つまり、トレンチ１０の上部の角部５が露出しないように設けられるものである。その上に、配線２が形成される。 FIG. 1 shows an embodiment of the present invention. In the semiconductor device having the conventional trench structure shown in FIG. 3, in order to take out the gate electrode, the corner 5 at the top of the trench at the terminal end (connection portion with the wiring) is in contact with the gate electrode. On the other hand, in FIG. 1, the gate electrode 7 connected to the wiring 3 in the terminal trench 10 is etched so that the surface of the gate electrode is located between the top and bottom of the trench 10 like the other gate electrodes 4. Has been back.
Further, a second insulating film 8 is formed on the surface. A contact hole 11 for connecting the gate electrode 7 and the wiring 2 is formed in the second insulating film 8. The contact hole 11 is provided so that only the central portion of the surface of the gate electrode 7 is exposed. That is, the upper corner portion 5 of the trench 10 is provided so as not to be exposed. A wiring 2 is formed thereon.

以上の構造により、配線２、及び配線２に接続されるゲート電極７が上部の角部５に接触することなく、電極２によってゲート電極７をトレンチ外部に取り出すことができている。そのため、図１に示したトレンチ構造を有する半導体装置において、上部の角部５の耐圧低下の要因が完全に排除される。 With the above structure, the gate electrode 7 can be taken out of the trench by the electrode 2 without the wiring 2 and the gate electrode 7 connected to the wiring 2 being in contact with the upper corner 5. For this reason, in the semiconductor device having the trench structure shown in FIG. 1, the cause of the lowering of the breakdown voltage of the upper corner portion 5 is completely eliminated.

以下に、製造法を記述する。図２aに示すように、半導体基板にトレンチ（溝）１０を形成し、その表面に酸化膜３を形成する。酸化膜３の一部には、厚い部分が形成されており、厚い部分は、素子分離の絶縁膜となる。特に、トレンチ１０の内部表面の絶縁膜３は、薄い酸化膜になっており、ゲート絶縁膜を形成する。そして、その絶縁膜３を介して、トレンチ内には、ゲート電極７、４が埋め込まれている。ゲート電極７、４はトレンチ内部にトレンチ１０上部端部５と底部６との間にゲート電極表面が位置するように全体的にエッチバックする。 The manufacturing method is described below. As shown in FIG. 2a, a trench 10 is formed in a semiconductor substrate, and an oxide film 3 is formed on the surface thereof. A thick part is formed in a part of the oxide film 3, and the thick part becomes an insulating film for element isolation. In particular, the insulating film 3 on the inner surface of the trench 10 is a thin oxide film and forms a gate insulating film. Then, gate electrodes 7 and 4 are buried in the trench through the insulating film 3. The gate electrodes 7 and 4 are etched back so that the surface of the gate electrode is located between the upper end portion 5 and the bottom portion 6 of the trench 10 inside the trench.

つぎに図２bに示すように第２の絶縁膜８を半導体基板表面全体に堆積させる。
そして、終端のトレンチ上部の第２の絶縁膜８にコンタクトホール１１を空け、図２cに示すような構造にする。このコンタクトホール１１は、トレンチ１０の壁に接触しないように設ける。
その後、図２dに示すように半導体基板表面全体に電極膜２を堆積させ、不必要な部分をエッチングし図１に示す構造を作成する。 Next, as shown in FIG. 2b, a second insulating film 8 is deposited on the entire surface of the semiconductor substrate.
Then, a contact hole 11 is opened in the second insulating film 8 above the terminal trench, and a structure as shown in FIG. The contact hole 11 is provided so as not to contact the wall of the trench 10.
Thereafter, as shown in FIG. 2d, the electrode film 2 is deposited on the entire surface of the semiconductor substrate, and unnecessary portions are etched to produce the structure shown in FIG.

図１は本発明の一実施例の断面図である。FIG. 1 is a cross-sectional view of an embodiment of the present invention. 図２aから図２dは本発明の製造工程を示す断面図である。2a to 2d are sectional views showing the manufacturing process of the present invention. 図３は従来のトレンチ構造を有する半導体装置の一実施例の断面図である。FIG. 3 is a cross-sectional view of an embodiment of a conventional semiconductor device having a trench structure.

符号の説明Explanation of symbols

１半導体基板
２ゲート電極
３絶縁体
４ゲート電極
５トレンチ上部の角部
６トレンチ底部の底角部
７終端トレンチ内のゲート電極
８第２の絶縁膜 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Gate electrode 3 Insulator 4 Gate electrode 5 Corner | angular part 6 of trench upper part Corner | angular part 7 of trench bottom part Gate electrode 8 in termination | terminus trench 2nd insulating film

Claims

トレンチ内の第１の絶縁膜を介して形成されたゲート電極をトレンチ外に配線を用いて引き出す時に、前記配線がトレンチ上部の角部に接触していないように、前記トレンチ上に形成された第２の絶縁膜と、前記載２のコンタクトホールを介して前記ゲート電極と前記配線とを接続した構造を有する半導体装置。 The gate electrode formed through the first insulating film in the trench is formed on the trench so that the wiring is not in contact with the corner of the upper portion of the trench when the gate electrode is pulled out of the trench using the wiring. A semiconductor device having a structure in which the second insulating film and the gate electrode and the wiring are connected through the contact hole described in 2 above.

前記ゲート電極は、前記トレンチ内部において、前記トレンチの上部と前記トレンチの底部との間に表面が位置するように堆積されており、
前記第２の絶縁膜は、前記ゲート電極上に設けられ、
前記第２の絶縁体にコンタクトホールを設けられ、
前記コンタクトホール部に前記配線を堆積され、
前記配線と前記ゲート電極をコンタクトさせ前記ゲート電極をトレンチ外部に引き出す構造を有する請求項１記載の半導体装置。 The gate electrode is deposited so that the surface is located between the top of the trench and the bottom of the trench inside the trench,
The second insulating film is provided on the gate electrode;
A contact hole is provided in the second insulator;
The wiring is deposited in the contact hole portion,
The semiconductor device according to claim 1, wherein the wiring device and the gate electrode are in contact with each other and the gate electrode is drawn out of the trench.

ゲート酸化膜を付けた前記トレンチ内に前記ゲート電極を堆積させ、前記トレンチ上部と前記トレンチ底部との間に前記ゲート電極表面が位置するように前記ゲート電極を全体的にエッチバックする工程と、前記ゲート電極上部に堆積させた絶縁膜に前記コンタクトホールを設ける工程と、前記コンタクトホール部に電極膜を堆積する工程を有する半導体装置の製造法。 Depositing the gate electrode in the trench with a gate oxide film, and etching back the gate electrode as a whole so that the surface of the gate electrode is located between the top of the trench and the bottom of the trench; A method of manufacturing a semiconductor device, comprising: providing a contact hole in an insulating film deposited on the gate electrode; and depositing an electrode film in the contact hole portion.