KR20010094185A - Semiconductor Device and Method the Same - Google Patents
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Abstract
Description
본 발명은 플로팅 벌크(Floating Bulk)의 문제점을 개선하기 위한 반도체 소자 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same for improving the problem of floating bulk.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자 및 그의 제조방법을 설명하면 다음과 같다.Hereinafter, a conventional semiconductor device and a method of manufacturing the same will be described with reference to the accompanying drawings.
도 1은 종래의 반도체 소자의 단면도이다.1 is a cross-sectional view of a conventional semiconductor device.
도 1에서와 같이 반도체 기판(201), 제 1 산화막(202), 실리콘막(203)이 차례로 적층되어 형성된 SOI 기판(204)과, 상기 실리콘막(203)의 소정 영역에 제 1 산화막(202)의 표면이 노출되도록 실리콘막(203)이 선택적으로 제거되어 형성되는 트랜치(203a)와, 상기 트랜치(203a)가 형성된 실리콘막(203)의 표면에 형성되는 절연막(209)과, 상기 절연막(209)에 의해 실리콘막(203)과 절연되면서 트랜치(203a)의 내부에 형성되는 오믹 콘택층(210a)과, 상기 트랜치(203a)가 형성되지 않을 상기 실리콘막(203)상에 형성되는 제 2 산화막(205)과, 상기 오믹 콘택층(210a)상에 형성되는 소자 격리막(211)과, 상기 소자 격리막(211)을 포함한 SOI 기판(204)의 전면에 형성되는 제 4 산화막(212)을 포함하여 구성된다.As shown in FIG. 1, the SOI substrate 204 formed by sequentially stacking the semiconductor substrate 201, the first oxide film 202, and the silicon film 203, and the first oxide film 202 in a predetermined region of the silicon film 203. Trench 203a formed by selectively removing the silicon film 203 so as to expose the surface of the film), an insulating film 209 formed on the surface of the silicon film 203 on which the trench 203a is formed, and the insulating film ( An ohmic contact layer 210a formed in the trench 203a while being insulated from the silicon film 203 by the 209 and a second film formed on the silicon film 203 where the trench 203a is not formed. An oxide film 205, an isolation film 211 formed on the ohmic contact layer 210a, and a fourth oxide film 212 formed on the entire surface of the SOI substrate 204 including the isolation film 211. It is configured by.
상기와 같이 구성되는 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.The manufacturing method of the conventional semiconductor device configured as described above is as follows.
도 2a 내지 도 2e는 종래의 반도체 소자의 제조공정 단면도이다.2A to 2E are cross-sectional views of a manufacturing process of a conventional semiconductor device.
도 2a에 도시된 바와 같이, 반도체 기판(201)상에 제 1 산화막(202)을 형성하고 상기 제 1 산화막(202)상에 실리콘막(203)을 증착하여 반도체 기판(201)과 제 1 산화막(202)과 실리콘막(203)으로 이루어진 SOI(Silicon On Insulator) 기판(204)을 형성한다.As shown in FIG. 2A, the first oxide film 202 is formed on the semiconductor substrate 201, and the silicon film 203 is deposited on the first oxide film 202 to deposit the semiconductor substrate 201 and the first oxide film. A silicon on insulator (SOI) substrate 204 formed of 202 and a silicon film 203 is formed.
여기에서, 상기 반도체 기판(201)은 벌크(Bulk) 혹은 바디(Body)로 이용되며 상기 실리콘막(203)은 차후에 반도체 소자가 형성될 영역이다.Here, the semiconductor substrate 201 is used as a bulk or a body, and the silicon film 203 is a region where semiconductor devices will be formed later.
그리고 상기 SOI 기판(204)의 상기 실리콘막(203)의 표면을 산화하여 제 2 산화막(205)을 형성하고 상기 제 2 산화막(205)상에 질화막(206)을 증착한다.The surface of the silicon film 203 of the SOI substrate 204 is oxidized to form a second oxide film 205 and a nitride film 206 is deposited on the second oxide film 205.
그리고, 화학 기상 증착법(CVD : Chemical Mechanical Deposition)을 이용하여 상기 질화막(206)상에 제 3 산화막(207)을 증착한다.In addition, a third oxide film 207 is deposited on the nitride film 206 using chemical vapor deposition (CVD).
그리고, 상기 제 3 산화막(207)상에 포토레지스트(208)를 도포한 후 노광 및 현상 공정으로 상기 제 3 산화막(207)의 복수개의 영역이 노출되도록 상기 포토레지스트(208)를 패터닝한다.After the photoresist 208 is applied onto the third oxide film 207, the photoresist 208 is patterned so that a plurality of regions of the third oxide film 207 are exposed through an exposure and development process.
이어 상기 패터닝된 포토레지스트(208)를 마스크로 이용하여 노출된 상기 제 3 산화막(207)과 질화막(206)과 제 2 산화막(205)을 차례로 식각하여 상기 실리콘막(203)의 표면을 노출시킨다.Subsequently, the exposed third oxide film 207, the nitride film 206, and the second oxide film 205 are sequentially etched using the patterned photoresist 208 as a mask to expose the surface of the silicon film 203. .
도 2b에 도시된 바와 같이, 상기 포토레지스트(208)를 제거한 후 상기 식각된 제 3 산화막(207)을 마스크로 이용하여 상기 제 1 산화막(202)의 표면이 노출되도록 상기 실리콘막(203)을 선택적으로 식각하여 복수개의 트랜치(203a)를 형성한다.As shown in FIG. 2B, after the photoresist 208 is removed, the silicon film 203 is exposed to expose the surface of the first oxide film 202 by using the etched third oxide film 207 as a mask. Selectively etching to form a plurality of trenches (203a).
그리고, 열산화 공정을 이용하여 상기 트랜치(203a)가 형성된 실리콘막(203)의 표면을 산화하여 절연막(209)을 형성한다.The insulating film 209 is formed by oxidizing the surface of the silicon film 203 on which the trench 203a is formed using a thermal oxidation process.
도 2c에 도시된 바와 같이, 상기 트랜치(203a)를 포함한 상기 반도체 기판(201) 전면에 폴리 실리콘(210)을 증착한다.As illustrated in FIG. 2C, polysilicon 210 is deposited on the entire surface of the semiconductor substrate 201 including the trench 203a.
도 2d에 도시된 바와 같이, 상기 실리콘막(203)과 동일한 높이가 되도록 상기 폴리 실리콘(210)을 에치백(Each-back)하여 상기 트랜치(203a)내에만 폴리 실리콘(210)을 잔류시켜 오믹 콘택층(210a)을 형성한 후 상기 제 3 산화막(207)을 제거한다.As shown in FIG. 2D, the polysilicon 210 is etched back to the same height as the silicon layer 203 so that the polysilicon 210 remains only in the trench 203a. After the contact layer 210a is formed, the third oxide film 207 is removed.
도 2e에 도시된 바와 같이, 상기 질화막(206)을 마스크로 이용하여 국부 산화 공정(LOCOS)을 실시하여 상기 오믹 콘택층(210a)의 표면에 소자 격리막(211)을 형성한다.As shown in FIG. 2E, a local oxidation process (LOCOS) is performed using the nitride film 206 as a mask to form a device isolation layer 211 on the surface of the ohmic contact layer 210a.
이후, 상기 질화막(206)을 제거한 후 화학적 기상 증착법을 이용하여 상기 소자 격리막(211)을 포함한 상기 제 2 산화막(205)상에 제 4 산화막(212)을 형성한다.Thereafter, after removing the nitride layer 206, a fourth oxide layer 212 is formed on the second oxide layer 205 including the device isolation layer 211 using chemical vapor deposition.
그리고 이후 공정은 도시하지 않았지만, 상기 실리콘막(203)내에 소정 깊이로 p웰 및 n웰을 형성하고 상기 p웰 및 n웰에 복수개의 고농도 불순물 영역들을 소정 깊이로 형성하며 상기 고농도 불순물 영역들이 외부에 전기적으로 연결되도록 상기 제 4 산화막(211)을 관통하여 금속배선을 형성한다.Although a subsequent process is not illustrated, p wells and n wells are formed in the silicon film 203 to a predetermined depth, and a plurality of high concentration impurity regions are formed in the p wells and n wells to a predetermined depth, and the high concentration impurity regions are external. The metal wiring is formed through the fourth oxide film 211 so as to be electrically connected to the second oxide film 211.
그러나 상기와 같은 종래의 반도체 소자 및 그의 제조방법은 잡음이 발생하거나 벌크의 전압이 상승할 경우 열누적 증가 현상으로 소자의 신뢰성이 열화되는 문제점이 있다.However, the conventional semiconductor device and its manufacturing method as described above have a problem in that the reliability of the device is deteriorated due to a heat accumulation increase phenomenon when noise occurs or the voltage of the bulk is increased.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 벌크 전압의 상승을 방지하여 소자 신뢰성을 개선 할 수 있는 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above problems, and an object thereof is to provide a semiconductor device and a method for manufacturing the same, which can improve device reliability by preventing a rise in bulk voltage.
도 1은 종래의 반도체 소자의 단면도1 is a cross-sectional view of a conventional semiconductor device
도 2a 내지 도 2e는 종래의 반도체 소자의 제조공정 단면도2A to 2E are cross-sectional views of a manufacturing process of a conventional semiconductor device.
도 3은 본 발명의 실시예에 따른 반도체 소자의 단면도3 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도4A to 4H are cross-sectional views illustrating a manufacturing process of a semiconductor device in accordance with an embodiment of the present invention.
도면의 주요부분에 대한 부호 설명Explanation of symbols for the main parts of the drawings
401 : 반도체 기판 402 : 제 1 산화막401 semiconductor substrate 402 first oxide film
403 : 실리콘막 403a : 트랜치403 silicon film 403a trench
404 : SOI 웨이퍼 405 : 제 2 산화막404: SOI wafer 405: second oxide film
406 : 질화막 407 : 제 3 산화막406: nitride film 407: third oxide film
408 : 제 1 포토레지스트 409 : 제 2 포토레지스트408: First Photoresist 409: Second Photoresist
410 : Ti막 411 : 고농도 불순물 영역410 Ti film 411 high concentration impurity region
412 : 폴리 실리콘 412a : 오믹 콘택층412: polysilicon 412a: ohmic contact layer
413 : 절연막 414 : 소자 격리막413 insulating film 414 element isolation film
415 : 제 4 산화막 416 : 제 3 포토레지스트415: fourth oxide film 416: third photoresist
417 : 콘택홀 418 : 금속 배선417 contact hole 418 metal wiring
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는 제 1 기판, 제 1 절연막, 제 2 기판으로 이루어진 SOI 기판과, 상기 제 1 기판 표면내의 소정영역에 형성되는 제 1 도전형 불순물 영역과, 상기 불순물 영역의 표면에 형성되는 금속막과, 상기 금속막 및 제 1 절연막의 표면이 노출되도록 상기 제 1 기판 및 제 1 절연막이 선택적으로 제거되어 형성되는 복수개의 트랜치, 상기 트랜치가 형성된 제 2 기판의 표면에 형성되는 제 2 절연막과, 상기 제 2 절연막에 의해 제 2 기판과 절연되면서 상기 트랜치의 내부에 형성되는 반도체막과, 상기 트랜치를 제외한 상기 제 2 기판상에 형성되는 제 3 절연막과, 상기 반도체막의 표면상에 형성되는 소자 격리막과, 상기 소자 격리막을 포함한 SOI 기판의 전면에 형성되는 제 4 절연막과, 상기 제 4 절연막 및 소자 격리막을 관통하여 상기 반도체막과 전기적으로 연결되는 금속배선을 포함하여 구성된다.The semiconductor device of the present invention for achieving the above object is an SOI substrate consisting of a first substrate, a first insulating film, a second substrate, a first conductivity type impurity region formed in a predetermined region within the surface of the first substrate, A metal film formed on the surface of the impurity region, a plurality of trenches formed by selectively removing the first substrate and the first insulating film so that the surfaces of the metal film and the first insulating film are exposed, and the second substrate on which the trench is formed A second insulating film formed on the surface of the semiconductor film, a semiconductor film formed inside the trench while being insulated from the second substrate by the second insulating film, a third insulating film formed on the second substrate except the trench; A device isolation film formed on the surface of the semiconductor film, a fourth insulating film formed over the entire surface of the SOI substrate including the device isolation film, the fourth insulating film and the device Li through membrane is configured to include a metal interconnection to be electrically connected to the semiconductor film.
상기와 같이 구성되는 반도체 소자의 제조방법은 제 1 기판, 제 1 절연막, 제 2 기판으로 이루어진 SOI 기판상에 제 2 절연막을 형성하는 단계와, 상기 제 2 기판의 표면이 소정부분 노출되도록 상기 제 2 절연막을 선택적으로 제거하는 단계와, 상기 제 2 절연막을 마스크로 이용하여 상기 제 1 절연막의 표면이 노출되도록 제 2 기판을 선택적으로 제거하여 복수개의 트랜치를 형성하는 단계와, 상기 제 1 절연막의 일부가 노출되도록 상기 SOI 기판상에 마스크층을 형성하는 단계와, 상기 마스크층을 마스크로 이용하여 상기 노출된 제 1 절연막을 선택적으로 제거하여 제 1 기판을 소정 부분 노출시키는 단계와, 상기 노출된 제 1 기판의 표면내에 불순물 영역을 형성하는 단계와, 상기 불순물 영역의 표면에 금속막을 형성하는 단계와, 상기 트랜치가 형성된 제 2 기판의 표면에 제 3 절연막을 형성하는 단계와, 상기 마스크층을 제거하고 상기 금속막을 포함한 트랜치의 내부에 반도체막을 형성하는 단계와, 상기 반도체막의 표면상에 소자 격리막을 형성하는 단계와, 상기 소자 격리막을 포함한 SOI 기판의 전면에 제 4 절연막을 형성하는 단계와, 상기 제 4 절연막 및 소자 격리막을 관통하여 상기 반도체막과 전기적으로 연결되는 금속배선을 형성하는 단계를 포함하여 형성한다.The method of manufacturing a semiconductor device configured as described above includes forming a second insulating film on an SOI substrate including a first substrate, a first insulating film, and a second substrate, and exposing the surface of the second substrate to a predetermined portion. Selectively removing the insulating film; forming a plurality of trenches by selectively removing the second substrate so that the surface of the first insulating film is exposed using the second insulating film as a mask; Forming a mask layer on the SOI substrate to expose a portion thereof, selectively removing the exposed first insulating layer using the mask layer as a mask to expose a predetermined portion of the first substrate, and Forming an impurity region in the surface of the first substrate, forming a metal film on the surface of the impurity region, and forming the trench; Forming a third insulating film on the surface of the second substrate, removing the mask layer and forming a semiconductor film inside the trench including the metal film, forming a device isolation film on the surface of the semiconductor film, and And forming a fourth insulating film on the entire surface of the SOI substrate including the device isolation film, and forming a metal wiring electrically connected to the semiconductor film through the fourth insulating film and the device isolation film.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자 및 그의 제조방법을 설명하면 다음과 같다.Hereinafter, a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명의 실시예에 따른 반도체 소자의 단면도이다.3 is a cross-sectional view of a semiconductor device in accordance with an embodiment of the present invention.
도 3에서와 같이 반도체 기판(401), 제 1 산화막(402), 실리콘막(403)이 차례로 적층되어 형성된 SOI 기판(404)과, 상기 반도체 기판(401) 표면내의 일정 영역에 형성되는 고농도 불순물 영역(411)과, 상기 고농도 불순물 영역(411)의 표면에 형성되는 Ti막(410)과, 상기 Ti막(410) 및 제 1 산화막(402)의 표면이 소정 부분 노출되도록 실리콘막(403) 및 제 1 산화막(402)이 선택적으로 제거되어 형성되는 복수개의 트랜치(403a)와, 상기 트랜치(403a)가 형성된 실리콘막(403)의 표면에 형성되는 절연막(413)과, 상기 절연막(413)에 의해 실리콘막(403)과 절연되면서 트랜치(403a)의 내부에 형성되는 오믹 콘택층(412a)과, 상기 트랜치(403a)가 형성되지 않는 실리콘막(403)상에 형성되는 제 2 산화막(405)과, 상기 오믹 콘택층(412a)상에 형성되는 소자 격리막(414)과, 상기 소자 격리막(414)을 포함한 SOI 기판(404)의 전면에 형성되는 제 4 산화막(415)과, 상기 제 4 산화막(415) 및 소자 격리막(414)을 관통하여 상기 오믹 콘택층(412a)과 연결되는 금속배선(418)을 포함하여 구성된다.As shown in FIG. 3, the SOI substrate 404 formed by sequentially stacking the semiconductor substrate 401, the first oxide film 402, and the silicon film 403, and the highly-concentrated impurities formed in a predetermined region within the surface of the semiconductor substrate 401. The silicon film 403 such that the region 411, the Ti film 410 formed on the surface of the high concentration impurity region 411, and the surfaces of the Ti film 410 and the first oxide film 402 are partially exposed. And a plurality of trenches 403a formed by selectively removing the first oxide film 402, an insulating film 413 formed on the surface of the silicon film 403 on which the trench 403a is formed, and the insulating film 413. The ohmic contact layer 412a formed in the trench 403a while being insulated from the silicon film 403 by a second oxide film 405 formed on the silicon film 403 where the trench 403a is not formed. ), An SO isolation layer 414 formed on the ohmic contact layer 412a, and an SO including the device isolation layer 414. The fourth oxide film 415 formed on the entire surface of the I substrate 404 and the metal wiring 418 penetrating the fourth oxide film 415 and the device isolation layer 414 to be connected to the ohmic contact layer 412a are formed. It is configured to include.
상기와 같이 구성되는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.Referring to the accompanying drawings, a method of manufacturing a semiconductor device according to an embodiment of the present invention configured as described above is as follows.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체 소자의 제조 공정 단면도이다.4A to 4H are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 4a에 도시된 바와 같이, 반도체 기판(401)의 표면을 산화하여 제 1 산화막(402)을 형성하고 상기 제 1 산화막(402)상에 실리콘막(403)을 증착하여 반도체 기판(401)과 제 1 산화막(402)과 실리콘막(403)으로 이루어진 SOI(Silicon On Insulator) 기판(404)을 형성한다.As shown in FIG. 4A, the surface of the semiconductor substrate 401 is oxidized to form a first oxide film 402, and a silicon film 403 is deposited on the first oxide film 402 to form a semiconductor substrate 401. A silicon on insulator (SOI) substrate 404 including the first oxide film 402 and the silicon film 403 is formed.
그리고, 열산화 공정을 이용하여 상기 실리콘막(403)상에 제 2 산화막(405)을 형성하고 상기 제 2 산화막(405)상에 질화막(406)을 증착한다.A second oxide film 405 is formed on the silicon film 403 using a thermal oxidation process, and a nitride film 406 is deposited on the second oxide film 405.
이후, 화학적 기상 증착법을 이용하여 상기 질화막(406)상에 제 3 산화막(407)을 증착하고 상기 제 3 산화막(407)상에 제 1 포토레지스트(408)를 도포한다.Thereafter, a third oxide film 407 is deposited on the nitride film 406 by chemical vapor deposition and a first photoresist 408 is coated on the third oxide film 407.
그리고 상기 제 3 산화막(407)의 복수개의 영역이 노출되도록 상기 제 1 포토레지스트(408)를 노광 및 현상 공정으로 패터닝한 후 이를 마스크로 상기 노출된 제 3 산화막(407)과 질화막(406)과 제 2 산화막(405)을 차례로 식각하여 상기 실리콘막(403)의 표면을 노출시킨다.The first photoresist 408 is patterned by an exposure and development process so that a plurality of regions of the third oxide film 407 are exposed, and then the exposed third oxide film 407 and the nitride film 406 are formed using a mask. The second oxide film 405 is sequentially etched to expose the surface of the silicon film 403.
도 4b에 도시된 바와 같이, 상기 제 1 포토레지스트(408)를 제거한 후 상기 제 3 산화막(407)을 마스크로 이용하여 상기 노출된 실리콘막(403)을 식각하여 복수개의 트랜치(403a)를 형성한다.As shown in FIG. 4B, after removing the first photoresist 408, the exposed silicon film 403 is etched using the third oxide film 407 as a mask to form a plurality of trenches 403a. do.
도 4c에 도시된 바와 같이, 전면에 제 2 포토레지스트(409)를 도포한 후 노광 및 현상 공정으로 상기 제 1 산화막(402)의 표면이 소정 부분 노출되도록 형성된 복수개의 트랜치(403a)들 중 하나가 노출되도록 상기 제 2 포토레지스트(409)을 패터닝한다.As illustrated in FIG. 4C, one of the plurality of trenches 403a is formed such that the surface of the first oxide film 402 is partially exposed by an exposure and development process after applying the second photoresist 409 on the entire surface. The second photoresist 409 is patterned so as to be exposed.
이후, 상기 패터닝된 제 2 포토레지스트(409)를 마스크로 상기 노출된 제 1 산화막(402)을 습식각(Wet-each)하여 상기 노출된 트랜치 하부 및 이에 인접한 상기 반도체 기판(401)의 표면을 노출시킨다.Subsequently, the exposed first oxide layer 402 is wet-etched using the patterned second photoresist 409 as a mask to form a lower surface of the exposed trench and the surface of the semiconductor substrate 401 adjacent thereto. Expose
그리고, 상기 패턴닝된 제 2 포토레지스트(409)를 마스크로 이용하여 전면에 붕소(B) 이온을 주입하여 상기 노출된 반도체 기판(401)의 표면내에 소정깊이로 고농도 불순물 영역(411)을 형성한다.Then, using the patterned second photoresist 409 as a mask, boron (B) ions are implanted into the entire surface to form a high concentration impurity region 411 at a predetermined depth in the exposed surface of the semiconductor substrate 401. do.
여기에서 상기 고농도 불순물 영역은 상기 반도체 기판(401) 및 상기 실리콘막(403)과 동일 도전형이다.The high concentration impurity region is of the same conductivity type as the semiconductor substrate 401 and the silicon film 403.
그리고, 상기 패터닝된 제 2 포토레지스트(409)를 마스크로 이용하여 티타늄(Ti) 이온을 주입하여 상기 고농도 불순물 영역(411)의 표면에 Ti막(410)을 형성한다.The Ti film 410 is formed on the surface of the high concentration impurity region 411 by implanting titanium (Ti) ions using the patterned second photoresist 409 as a mask.
도 4d에 도시된 바와 같이, 상기 제 2 포토레지스트(409)를 제거한 후 열산화 공정으로 상기 트랜치(403a)가 형성된 부분의 상기 실리콘막(403)의 측면에 절연막(413)을 형성한다.As shown in FIG. 4D, an insulating film 413 is formed on the side surface of the silicon film 403 in the portion where the trench 403a is formed by removing the second photoresist 409 and performing thermal oxidation.
여기에서 상기 제 1 산화막(402)과 절연막(413)과 제 2 산화막(405)으로 둘러싸인 상기 실리콘막(403)은 차후에 소자가 형성될 영역이다.The silicon film 403 surrounded by the first oxide film 402, the insulating film 413, and the second oxide film 405 is a region where a device is to be formed later.
그리고, 상기 Ti막(410) 및 트랜치(403a)를 포함하여 상기 반도체 기판(401)의 전면에 폴리 실리콘(412)을 증착한다.The silicon 412 is deposited on the entire surface of the semiconductor substrate 401 including the Ti film 410 and the trench 403a.
도 4e에 도시된 바와 같이, 상기 폴리 실리콘(412)을 상기 실리콘막(403)과 동일한 높이가 되도록 에치백(Each-back)하여 오믹 콘택층(412a)을 형성하고 상기 제 3 산화막(407)을 제거한다.As shown in FIG. 4E, the polysilicon 412 is etched back to the same height as the silicon layer 403 to form an ohmic contact layer 412a and the third oxide layer 407. Remove it.
도 4f에 도시된 바와 같이, 상기 질화막(406)을 마스크로 이용하여 국부 산화 공정(LOCOS)을 실시하여 상기 오믹 콘택층(412a)상에 격리 산화막(414)을 형성하고 화학적 기상 증착법으로 상기 격리 산화막(414)을 포함한 반도체 기판(401)의 전면에 제 4 산화막(415)을 형성한다.As shown in FIG. 4F, a local oxidation process (LOCOS) is performed using the nitride film 406 as a mask to form an isolation oxide film 414 on the ohmic contact layer 412a and the isolation by chemical vapor deposition. The fourth oxide film 415 is formed on the entire surface of the semiconductor substrate 401 including the oxide film 414.
도 4g에 도시된 바와 같이, 제 3 포토레지스트(416)를 도포하고 상기 고농도 불순물 영역(411)의 상부의 제 4 산화막(415)이 소정 부분이 노출되도록 상기 제 3 포토레지스트(416)를 패터닝한다.As shown in FIG. 4G, the third photoresist 416 is coated and the third photoresist 416 is patterned such that a predetermined portion of the fourth oxide film 415 on the high concentration impurity region 411 is exposed. do.
이후, 상기 패터닝된 제 3 포토레지스트(416)를 마스크로 이용한 식각 공정으로 상기 오믹 콘택층(412a)의 표면이 드러나도록 상기 제 4 산화막(415)과 상기 소자 격리막(414)을 제거하여 콘택홀(417)을 형성한다.Thereafter, the fourth oxide layer 415 and the device isolation layer 414 are removed to expose the surface of the ohmic contact layer 412a by an etching process using the patterned third photoresist 416 as a mask to form a contact hole. 417 is formed.
도 4h에 도시된 바와 같이, 상기 제 3 포토레지스트(416)를 제거한 후 상기 콘택홀(417)을 포함한 반도체 기판(401)의 전면에 금속을 증착한 후 포토 및 식각 공정으로 상기 콘택홀(417) 및 이에 인접한 상기 제 4 산화막(415)상에 남도록 상기 금속을 선택적으로 제거하여 금속배선(418)을 형성한다.As shown in FIG. 4H, after removing the third photoresist 416, a metal is deposited on the entire surface of the semiconductor substrate 401 including the contact hole 417, and then the contact hole 417 is formed by a photo and etching process. And the metal is selectively removed to remain on the fourth oxide film 415 adjacent thereto to form a metal wiring 418.
이상의 공정으로 상기 반도체 기판(401)과 고농도 불순물 영역(411)과 Ti막(410)과 오믹 콘택층(412a)과 금속배선(418)으로 연결되는 전기적인 패스가 형성된다.In the above process, an electrical path is formed between the semiconductor substrate 401, the high concentration impurity region 411, the Ti film 410, the ohmic contact layer 412a, and the metal wiring 418.
그리고 이후 공정은 도면에는 도시하지 않았지만, 상기 실리콘막(403)내에 소정 깊이로 p웰 및 n웰을 형성하고 상기 p웰 및 n웰에 복수개의 고농도 불순물 영역들을 소정 깊이로 형성하며 상기 고농도 불순물 영역들이 외부에 전기적으로 연결되도록 상기 제 4 산화막(415)을 관통하여 금속배선(418)들을 형성한다.Subsequently, although not shown in the drawing, p wells and n wells are formed in the silicon film 403 to a predetermined depth, and a plurality of high concentration impurity regions are formed in the p wells and n wells to a predetermined depth. The metal wires 418 are formed through the fourth oxide film 415 so that they are electrically connected to the outside.
그리고 상기 금속 플러그(418)는 접지단에 연결되도록 구성한다.And the metal plug 418 is configured to be connected to the ground end.
상기와 같은 본 발명의 반도체 소자 및 그의 제조방법은 벌크와 접지 단자를 전기적으로 연결하는 패스를 구성하므로써 벌크의 전압의 상승으로 인한 플로팅 벌크의 문제를 해결 수 있다.The semiconductor device of the present invention and a method of manufacturing the same as described above can solve the problem of floating bulk due to the rise of the voltage of the bulk by configuring a path for electrically connecting the bulk and the ground terminal.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000017677A KR100335130B1 (en) | 2000-04-04 | 2000-04-04 | Semiconductor Device and Method the Same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020000017677A KR100335130B1 (en) | 2000-04-04 | 2000-04-04 | Semiconductor Device and Method the Same |
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| Publication Number | Publication Date |
|---|---|
| KR20010094185A true KR20010094185A (en) | 2001-10-31 |
| KR100335130B1 KR100335130B1 (en) | 2002-05-04 |
Family
ID=19661812
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000017677A KR100335130B1 (en) | 2000-04-04 | 2000-04-04 | Semiconductor Device and Method the Same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100335130B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422412B1 (en) * | 2001-12-20 | 2004-03-11 | 동부전자 주식회사 | Cylindrical type transistor having vertical silicon-on-insulator structure and fabrication method thereof |
-
2000
- 2000-04-04 KR KR1020000017677A patent/KR100335130B1/en active IP Right Grant
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|---|---|
| KR100335130B1 (en) | 2002-05-04 |
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