JPWO2008139898A1 - Semiconductor device manufacturing method and semiconductor device - Google Patents

Semiconductor device manufacturing method and semiconductor device Download PDF

Info

Publication number
JPWO2008139898A1
JPWO2008139898A1 JP2009514085A JP2009514085A JPWO2008139898A1 JP WO2008139898 A1 JPWO2008139898 A1 JP WO2008139898A1 JP 2009514085 A JP2009514085 A JP 2009514085A JP 2009514085 A JP2009514085 A JP 2009514085A JP WO2008139898 A1 JPWO2008139898 A1 JP WO2008139898A1
Authority
JP
Japan
Prior art keywords
electrode material
electrode
recess
layer
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009514085A
Other languages
Japanese (ja)
Other versions
JP5502468B2 (en
Inventor
昌 高石
昌 高石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2009514085A priority Critical patent/JP5502468B2/en
Publication of JPWO2008139898A1 publication Critical patent/JPWO2008139898A1/en
Application granted granted Critical
Publication of JP5502468B2 publication Critical patent/JP5502468B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719—With a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

製造プロセスが煩雑になるのを抑制することが可能な半導体装置の製造方法を提供する。この半導体装置（１）の製造方法は、トレンチ（２ａ）の幅が、トレンチ（２ｂ）の幅より大きくなるように、トレンチ（２ａおよび２ｂ）を形成する工程と、電極（３および４）を配置する工程と、酸化膜（１４（１４ｂ））を配置する工程と、電極（３）の上面が露出するとともに、電極（４）の上面が露出しないように、酸化膜（１４）を除去する工程と、酸化膜（１５）を配置する工程と、電極（３）の上面が露出するとともに、シリコン基板（２）と電極（４）との上面が露出しないように、酸化膜（１５）を除去する工程と、電極（３）上に配線層（６）を配置する工程とを備える。Provided is a method for manufacturing a semiconductor device, which can suppress a complicated manufacturing process. The method for manufacturing the semiconductor device (1) includes a step of forming trenches (2a and 2b) such that the width of the trench (2a) is larger than the width of the trench (2b), and the electrodes (3 and 4). The step of arranging, the step of arranging the oxide film (14 (14b)), and the oxide film (14) are removed so that the upper surface of the electrode (3) is exposed and the upper surface of the electrode (4) is not exposed. The oxide film (15) is formed so that the upper surface of the silicon substrate (2) and the electrode (4) is not exposed while the process, the step of disposing the oxide film (15), and the upper surface of the electrode (3) are exposed. A step of removing, and a step of disposing the wiring layer (6) on the electrode (3).

Description

この発明は、半導体装置の製造方法および半導体装置に関し、特に、凹部を有する基板または半導体層を備えた半導体装置の製造方法および半導体装置に関する。   The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a substrate or a semiconductor layer having a recess and a semiconductor device.

従来、凹部を有する基板または半導体層を備えた半導体装置が知られている（たとえば、特許文献１参照）。この特許文献１には、ｎ型半導体基板と、ｎ型半導体基板上に形成された半導体層と、半導体層に形成されたトレンチ（凹部）の内部に配置されたゲート電極（第２電極材）と、半導体層上に配置された電極（配線層）と、ゲート電極と半導体層上の電極との間に配置された層間絶縁膜（埋め込み層）とを備えた半導体装置が開示されている。上記特許文献１では、トレンチの内部に配置されたゲート電極は、半導体層上に配置された電極と接続されていない。
特開２００４−１４００４０号公報 Conventionally, a semiconductor device provided with a substrate having a recess or a semiconductor layer is known (see, for example, Patent Document 1). This Patent Document 1 discloses an n-type semiconductor substrate, a semiconductor layer formed on the n-type semiconductor substrate, and a gate electrode (second electrode material) disposed inside a trench (concave portion) formed in the semiconductor layer. And an electrode (wiring layer) disposed on the semiconductor layer and an interlayer insulating film (embedded layer) disposed between the gate electrode and the electrode on the semiconductor layer are disclosed. In Patent Document 1, the gate electrode disposed inside the trench is not connected to the electrode disposed on the semiconductor layer.
JP 2004-140040 A

ところで、上記特許文献１に開示されたような構造の半導体装置では、たとえば、トレンチ（凹部）が複数ある場合において、複数のトレンチの内部に配置された電極のうちの一部の電極を半導体層上の電極に接続せずに、複数のトレンチの内部に配置された電極の残りの電極を半導体層上の電極に接続する場合、接続しない電極と半導体層上の電極との間に層間絶縁膜（埋め込み層）を配置する一方、接続する電極と半導体層上の電極との間には層間絶縁膜を配置しない。したがって、接続しない電極上に層間絶縁膜を配置する際に、接続する電極上に層間絶縁膜が配置されないように、通常、マスクを用いて、接続しない電極上のみに層間絶縁膜を配置する。このため、マスクの位置合わせなどを行う必要があるので、その分、製造プロセスが煩雑になるという問題点がある。   By the way, in the semiconductor device having a structure as disclosed in Patent Document 1, for example, when there are a plurality of trenches (recesses), a part of the electrodes arranged in the plurality of trenches are formed in the semiconductor layer. When connecting the remaining electrodes of the electrodes arranged inside the plurality of trenches to the electrode on the semiconductor layer without connecting to the upper electrode, an interlayer insulating film is formed between the electrode not connected and the electrode on the semiconductor layer. While (buried layer) is disposed, no interlayer insulating film is disposed between the electrode to be connected and the electrode on the semiconductor layer. Therefore, when the interlayer insulating film is disposed on the electrode that is not connected, the interlayer insulating film is usually disposed only on the electrode that is not connected using a mask so that the interlayer insulating film is not disposed on the electrode to be connected. For this reason, since it is necessary to align the mask, there is a problem that the manufacturing process becomes complicated accordingly.

この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、製造プロセスが煩雑になるのを抑制することが可能な半導体装置の製造方法および半導体装置を提供することである。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device and a semiconductor device capable of suppressing a complicated manufacturing process. It is to be.

上記目的を達成するために、この発明の第１の局面による半導体装置の製造方法は、基板または半導体層に第１凹部および第２凹部を形成する工程と、第１凹部および第２凹部の内部にそれぞれ第１電極材および第２電極材を配置する工程と、基板または半導体層と第１電極材および第２電極材とを覆うように埋め込み層を配置する工程と、第１電極材の上面の少なくとも一部、および、基板または半導体層の上面が露出するとともに、第２電極材の上面が露出しないように、埋め込み層を除去する工程と、基板または半導体層と第１電極材および第２電極材とを覆うように絶縁材を配置する工程と、第１電極材の上面の少なくとも一部が露出するとともに、基板または半導体層の上面の少なくとも一部と第２電極材上の埋め込み層の上面の少なくとも一部とが露出しないように、絶縁材を除去する工程と、少なくとも第１電極材上に配線層を配置する工程とを備え、基板または半導体層に第１凹部および第２凹部を形成する工程は、第１凹部の幅が、第２凹部の幅より大きくなるように、第１凹部および第２凹部を形成する工程を含む。   In order to achieve the above object, a method of manufacturing a semiconductor device according to a first aspect of the present invention includes a step of forming a first recess and a second recess in a substrate or a semiconductor layer, and an interior of the first recess and the second recess. A step of disposing a first electrode material and a second electrode material respectively, a step of disposing a buried layer so as to cover the substrate or semiconductor layer and the first electrode material and the second electrode material, and an upper surface of the first electrode material And a step of removing the buried layer so that the upper surface of the substrate or semiconductor layer is exposed and the upper surface of the second electrode material is not exposed, and the substrate or semiconductor layer, the first electrode material, and the second electrode A step of disposing an insulating material so as to cover the electrode material; at least a part of the upper surface of the first electrode material is exposed; and at least a part of the upper surface of the substrate or the semiconductor layer and a buried layer on the second electrode material Top view Forming a first recess and a second recess in the substrate or the semiconductor layer, the method including a step of removing the insulating material so that at least a portion is not exposed, and a step of disposing a wiring layer on at least the first electrode material The step of performing includes forming the first recess and the second recess so that the width of the first recess is larger than the width of the second recess.

この第１の局面による半導体装置の製造方法では、上記のように、基板または半導体層に第１凹部および第２凹部を形成する工程を、第１凹部の幅が、第２凹部の幅より大きくなるように、第１凹部および第２凹部を形成する工程を含むように構成することによって、マスクを用いることなく基板または半導体層と第１電極材および第２電極材とを覆うように埋め込み層を配置することにより、第１電極材上の埋め込み層の少なくとも一部の厚みを、第２電極材上の埋め込み層の厚みよりも、容易に小さくすることができる。これにより、埋め込み層を除去することにより、第１電極材の上面の少なくとも一部を露出するとともに、第２電極材の上面を露出しないようにすることができる。すなわち、第２凹部内の第２電極材の上側の部分に埋め込み層を埋め込んだ状態で、第１電極材の上面の少なくとも一部を露出することができる。そして、マスクを用いることなく基板または半導体層と第１電極材および第２電極材とを覆うように、たとえば埋め込み性の低い絶縁材を配置することにより、第１電極材上の絶縁材の少なくとも一部の厚みを、基板または半導体層上と第２電極材上との絶縁材の厚みよりも、容易に小さくすることができる。これにより、絶縁材を除去することにより、第１電極材の上面の少なくとも一部を露出するとともに、基板または半導体層の上面の少なくとも一部と第２電極材上の埋め込み層の上面の少なくとも一部とを露出しないようにすることができる。このとき、基板または半導体層の上面と第２電極材上の埋め込み層の上面とが露出しないようにしてもよい。このため、少なくとも第１電極材上に配線層を配置することにより、マスクを用いることなく、第１凹部の内部に配置された第１電極材を配線層に接続し、かつ、基板または半導体層の少なくとも一部と第２凹部の内部に配置された第２電極材とを配線層に接続しないようにすることができる。その結果、第１凹部の第１電極材を配線層に接続するとともに、基板または半導体層の少なくとも一部と第２凹部の第２電極材とを配線層に接続しない場合にも、マスクを用いて基板または半導体層上と第２電極材上とのみに埋め込み層を配置する必要がないので、その分、製造プロセスが煩雑になるのを抑制することができる。   In the method for manufacturing a semiconductor device according to the first aspect, as described above, the step of forming the first recess and the second recess in the substrate or the semiconductor layer is performed such that the width of the first recess is larger than the width of the second recess. The embedded layer is configured to include the step of forming the first recess and the second recess so as to cover the substrate or the semiconductor layer and the first electrode material and the second electrode material without using a mask. The thickness of at least a part of the buried layer on the first electrode material can be easily made smaller than the thickness of the buried layer on the second electrode material. Thus, by removing the buried layer, at least a part of the upper surface of the first electrode material can be exposed and the upper surface of the second electrode material can be prevented from being exposed. That is, at least a part of the upper surface of the first electrode material can be exposed in a state where the embedded layer is embedded in the upper portion of the second electrode material in the second recess. Then, for example, by disposing an insulating material having low embedding property so as to cover the substrate or the semiconductor layer and the first electrode material and the second electrode material without using a mask, at least the insulating material on the first electrode material is arranged. A part of the thickness can be easily made smaller than the thickness of the insulating material on the substrate or the semiconductor layer and the second electrode material. Thereby, by removing the insulating material, at least a part of the upper surface of the first electrode material is exposed, and at least one of the upper surface of the substrate or the semiconductor layer and the upper surface of the buried layer on the second electrode material. The part can be prevented from being exposed. At this time, the upper surface of the substrate or semiconductor layer and the upper surface of the buried layer on the second electrode material may not be exposed. Therefore, by arranging the wiring layer on at least the first electrode material, the first electrode material arranged inside the first recess is connected to the wiring layer without using a mask, and the substrate or semiconductor layer At least a part of the second electrode material and the second electrode material disposed inside the second recess can be prevented from being connected to the wiring layer. As a result, the first electrode material of the first recess is connected to the wiring layer, and the mask is used even when at least a part of the substrate or the semiconductor layer and the second electrode material of the second recess are not connected to the wiring layer. Therefore, it is not necessary to dispose the buried layer only on the substrate or the semiconductor layer and on the second electrode material, so that the manufacturing process can be prevented from becoming complicated accordingly.

上記第１の局面による半導体装置の製造方法において、好ましくは、第１電極材および第２電極材を配置する工程は、第１電極材の幅が、第２電極材の幅より大きくなるように、第１電極材および第２電極材を配置する工程を含む。このように構成すれば、マスクを用いることなく基板または半導体層と第１電極材および第２電極材とを覆うように埋め込み層を配置することにより、第１電極材上の埋め込み層の少なくとも一部の厚みを、第２電極材上の埋め込み層の厚みよりも、より容易に小さくすることができる。これにより、埋め込み層を除去することにより、より容易に、マスクを用いることなく、第１電極材の上面の少なくとも一部を露出するとともに、第２電極材の上面を露出しないようにすることができる。   In the method of manufacturing a semiconductor device according to the first aspect, preferably, in the step of arranging the first electrode material and the second electrode material, the width of the first electrode material is larger than the width of the second electrode material. And a step of disposing the first electrode material and the second electrode material. According to this structure, at least one of the buried layers on the first electrode material is arranged by arranging the buried layer so as to cover the substrate or the semiconductor layer and the first electrode material and the second electrode material without using a mask. The thickness of the part can be made easier than the thickness of the buried layer on the second electrode material. Accordingly, by removing the buried layer, it is possible to more easily expose at least part of the upper surface of the first electrode material and not expose the upper surface of the second electrode material without using a mask. it can.

上記第１の局面による半導体装置の製造方法において、好ましくは、絶縁材を配置する工程は、基板または半導体層上の厚み、および、第２電極材上に配置された埋め込み層上の厚みよりも第１電極材上の少なくとも一部の厚みが小さくなるように、絶縁材を配置する工程を含む。このように構成すれば、絶縁材を除去することにより、容易に、第１電極材の上面の少なくとも一部を露出するとともに、基板または半導体層の上面の少なくとも一部、および、第２電極材上の埋め込み層の上面の少なくとも一部を露出しないようにすることができる。   In the method of manufacturing a semiconductor device according to the first aspect, preferably, the step of disposing the insulating material is more than the thickness on the substrate or the semiconductor layer and the thickness on the buried layer disposed on the second electrode material. A step of disposing an insulating material so as to reduce a thickness of at least a part of the first electrode material; If comprised in this way, by removing an insulating material, while easily exposing at least one part of the upper surface of a 1st electrode material, at least one part of the upper surface of a board | substrate or a semiconductor layer, and a 2nd electrode material It is possible to prevent at least a part of the upper surface of the upper buried layer from being exposed.

この場合、好ましくは、絶縁材は、埋め込み層よりも埋め込み性の低い材料からなる。このように構成すれば、基板または半導体層上の厚み、および、第２電極材上に配置された埋め込み層上の厚みよりも第１電極材上の少なくとも一部の厚みが小さくなるように、容易に、絶縁材を配置することができる。これにより、絶縁材を除去することにより、より容易に、第１電極材の上面の少なくとも一部を露出するとともに、基板または半導体層の上面の少なくとも一部、および、第２電極材上の埋め込み層の上面の少なくとも一部を露出しないようにすることができる。   In this case, the insulating material is preferably made of a material having a lower embeddability than the embedded layer. If comprised in this way, so that the thickness on a board | substrate or a semiconductor layer and the thickness on the 1st electrode material may become smaller than the thickness on the embedding layer arrange | positioned on a 2nd electrode material, An insulating material can be easily arranged. Accordingly, by removing the insulating material, at least a part of the upper surface of the first electrode material is more easily exposed, and at least a part of the upper surface of the substrate or the semiconductor layer and the embedding on the second electrode material are more easily performed. At least a portion of the top surface of the layer can be prevented from being exposed.

上記第１の局面による半導体装置の製造方法において、好ましくは、埋め込み層を配置する工程は、第１凹部の幅の１／２より小さく、かつ、第２凹部の幅の１／２以上の厚みに埋め込み層を配置する工程を含む。このように構成すれば、第１電極材上の埋め込み層の少なくとも一部の厚みを、第２電極材上の埋め込み層の厚みよりも、さらに容易に小さくすることができる。これにより、埋め込み層を除去することにより、さらに容易に、第１電極材の上面の少なくとも一部を露出するとともに、第２電極材の上面を露出しないようにすることができる。   In the method of manufacturing a semiconductor device according to the first aspect, preferably, the step of disposing the buried layer is smaller than ½ of the width of the first recess and more than ½ of the width of the second recess. And a step of disposing a buried layer. If comprised in this way, the thickness of the at least one part of the embedding layer on a 1st electrode material can be made still smaller than the thickness of the embedding layer on a 2nd electrode material. Thus, by removing the buried layer, it is possible to more easily expose at least part of the upper surface of the first electrode material and not expose the upper surface of the second electrode material.

上記第１の局面による半導体装置の製造方法において、好ましくは、第１電極材および第２電極材を配置する工程は、基板または半導体層の第１凹部および第２凹部側を覆うとともに、第１凹部および第２凹部を埋め込むように、第１凹部の幅の１／２以上の厚みに電極材を配置する工程と、基板または半導体層の上面が露出するとともに、第１凹部および第２凹部の内部の電極材が残るように、電極材を除去することにより、第１凹部および第２凹部の内部にそれぞれ第１電極材および第２電極材を配置する工程とを含む。このように構成すれば、第１凹部の幅の１／２以上の厚みに電極材を配置することにより、マスクを用いることなく、基板または半導体層の第１凹部および第２凹部側を覆うとともに、第１凹部および第２凹部を完全に埋め込むことができる。そして、電極材を除去することにより、基板または半導体層の上面が露出するとともに、第１凹部および第２凹部の内部の電極材が残るようにすることができるので、第１電極材および第２電極材を配置する場合にも、マスクを用いる必要がない。その結果、製造プロセスが煩雑になるのを、より抑制することができる。   In the method of manufacturing a semiconductor device according to the first aspect, preferably, the step of disposing the first electrode material and the second electrode material covers the first concave portion and the second concave portion side of the substrate or the semiconductor layer, and first The step of disposing the electrode material in a thickness of ½ or more of the width of the first recess so as to embed the recess and the second recess, the upper surface of the substrate or the semiconductor layer is exposed, and the first recess and the second recess Removing the electrode material so that the internal electrode material remains, and disposing the first electrode material and the second electrode material inside the first recess and the second recess, respectively. If comprised in this way, while arrange | positioning an electrode material to the thickness more than 1/2 of the width | variety of a 1st recessed part, while covering the 1st recessed part and 2nd recessed part side of a board | substrate or a semiconductor layer, without using a mask, The first recess and the second recess can be completely embedded. Then, by removing the electrode material, the upper surface of the substrate or the semiconductor layer is exposed, and the electrode material inside the first recess and the second recess can remain, so the first electrode material and the second electrode material can be left. Even when the electrode material is arranged, it is not necessary to use a mask. As a result, the manufacturing process can be further prevented from becoming complicated.

この発明の第２の局面による半導体装置は、第１凹部および第２凹部を有する基板または半導体層と、基板または半導体層の第１凹部および第２凹部の内部にそれぞれ配置された第１電極材および第２電極材と、第２電極材上を覆うように配置された埋め込み層と、基板または半導体層上と埋め込み層上とを覆うように配置された絶縁材と、少なくとも第１電極材上に配置された配線層とを備え、第１凹部の幅は、第２凹部の幅より大きく、配線層は、第２電極材に接続されることなく、第１電極材に接続されている。   A semiconductor device according to a second aspect of the present invention includes a substrate or a semiconductor layer having a first recess and a second recess, and a first electrode material disposed inside the first recess and the second recess of the substrate or the semiconductor layer, respectively. And a second electrode material, a buried layer arranged to cover the second electrode material, an insulating material arranged to cover the substrate or semiconductor layer and the buried layer, and at least on the first electrode material The width of the first recess is larger than the width of the second recess, and the wiring layer is connected to the first electrode material without being connected to the second electrode material.

この第２の局面による半導体装置では、上記のように、第１凹部の幅を、第２凹部の幅より大きくすることによって、マスクを用いることなく基板または半導体層と第１電極材および第２電極材とを覆うように埋め込み層を配置することにより、第１電極材上の埋め込み層の少なくとも一部の厚みを、第２電極材上の埋め込み層の厚みよりも、容易に小さくすることができる。これにより、埋め込み層を除去することにより、第１電極材の上面の少なくとも一部を露出するとともに、第２電極材の上面を露出しないようにすることができる。すなわち、第２凹部内の第２電極材の上側の部分に埋め込み層を埋め込んだ状態で、第１電極材の上面の少なくとも一部を露出することができる。そして、マスクを用いることなく基板または半導体層と第１電極材および第２電極材とを覆うように、たとえば埋め込み性の低い絶縁材を配置することにより、第１電極材上の絶縁材の少なくとも一部の厚みを、基板または半導体層上と第２電極材上との絶縁材の厚みよりも、容易に小さくすることができる。これにより、絶縁材を除去することにより、第１電極材の上面の少なくとも一部を露出するとともに、基板または半導体層の上面の少なくとも一部と第２電極材上の埋め込み層の上面の少なくとも一部とを露出しないようにすることができる。このとき、基板または半導体層の上面と第２電極材上の埋め込み層の上面とが露出しないようにしてもよい。このため、少なくとも第１電極材上に配線層を配置することにより、マスクを用いることなく、第１凹部の内部に配置された第１電極材を配線層に接続し、かつ、基板または半導体層の少なくとも一部と第２凹部の内部に配置された第２電極材とを配線層に接続しないようにすることができる。その結果、第１凹部の第１電極材を配線層に接続するとともに、基板または半導体層の少なくとも一部と第２凹部の第２電極材とを配線層に接続しない場合にも、マスクを用いて基板または半導体層上と第２電極材上とのみに埋め込み層を配置する必要がないので、その分、製造プロセスが煩雑になるのを抑制することができる。   In the semiconductor device according to the second aspect, as described above, by making the width of the first recess larger than the width of the second recess, the substrate or the semiconductor layer, the first electrode material, and the second without using a mask. By disposing the buried layer so as to cover the electrode material, the thickness of at least a part of the buried layer on the first electrode material can be easily made smaller than the thickness of the buried layer on the second electrode material. it can. Thus, by removing the buried layer, at least a part of the upper surface of the first electrode material can be exposed and the upper surface of the second electrode material can be prevented from being exposed. That is, at least a part of the upper surface of the first electrode material can be exposed in a state where the embedded layer is embedded in the upper portion of the second electrode material in the second recess. Then, for example, by disposing an insulating material having low embedding property so as to cover the substrate or the semiconductor layer and the first electrode material and the second electrode material without using a mask, at least the insulating material on the first electrode material is arranged. A part of the thickness can be easily made smaller than the thickness of the insulating material on the substrate or the semiconductor layer and the second electrode material. Thereby, by removing the insulating material, at least a part of the upper surface of the first electrode material is exposed, and at least one of the upper surface of the substrate or the semiconductor layer and the upper surface of the buried layer on the second electrode material. The part can be prevented from being exposed. At this time, the upper surface of the substrate or semiconductor layer and the upper surface of the buried layer on the second electrode material may not be exposed. Therefore, by arranging the wiring layer on at least the first electrode material, the first electrode material arranged inside the first recess is connected to the wiring layer without using a mask, and the substrate or semiconductor layer At least a part of the second electrode material and the second electrode material disposed inside the second recess can be prevented from being connected to the wiring layer. As a result, the first electrode material of the first recess is connected to the wiring layer, and the mask is used even when at least a part of the substrate or the semiconductor layer and the second electrode material of the second recess are not connected to the wiring layer. Therefore, it is not necessary to dispose the buried layer only on the substrate or the semiconductor layer and on the second electrode material, so that the manufacturing process can be prevented from becoming complicated accordingly.

上記第２の局面による半導体装置において、好ましくは、第１電極材の幅は、第２電極材の幅より大きい。このように構成すれば、マスクを用いることなく基板または半導体層と第１電極材および第２電極材とを覆うように埋め込み層を配置することにより、第１電極材上の埋め込み層の少なくとも一部の厚みを、第２電極材上の埋め込み層の厚みよりも、より容易に小さくすることができる。これにより、埋め込み層を除去することにより、より容易に、マスクを用いることなく、第１電極材の上面の少なくとも一部を露出するとともに、第２電極材の上面を露出しないようにすることができる。   In the semiconductor device according to the second aspect, preferably, the width of the first electrode material is larger than the width of the second electrode material. According to this structure, at least one of the buried layers on the first electrode material is arranged by arranging the buried layer so as to cover the substrate or the semiconductor layer and the first electrode material and the second electrode material without using a mask. The thickness of the part can be made easier than the thickness of the buried layer on the second electrode material. Accordingly, by removing the buried layer, it is possible to more easily expose at least part of the upper surface of the first electrode material and not expose the upper surface of the second electrode material without using a mask. it can.

以上のように、本発明によれば、製造プロセスが煩雑になるのを抑制することが可能な半導体装置の製造方法および半導体装置を容易に得ることができる。   As described above, according to the present invention, it is possible to easily obtain a method for manufacturing a semiconductor device and a semiconductor device capable of suppressing a complicated manufacturing process.

本発明の第１実施形態による半導体装置の構造を示した断面図である。1 is a cross-sectional view showing a structure of a semiconductor device according to a first embodiment of the present invention. 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。FIG. 8 is a cross-sectional view for explaining a manufacturing process of the semiconductor device according to the first embodiment shown in FIG. 1; 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。FIG. 8 is a cross-sectional view for explaining a manufacturing process of the semiconductor device according to the first embodiment shown in FIG. 1; 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。FIG. 8 is a cross-sectional view for explaining a manufacturing process of the semiconductor device according to the first embodiment shown in FIG. 1; 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。FIG. 8 is a cross-sectional view for explaining a manufacturing process of the semiconductor device according to the first embodiment shown in FIG. 1; 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。FIG. 8 is a cross-sectional view for explaining a manufacturing process of the semiconductor device according to the first embodiment shown in FIG. 1; 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。FIG. 8 is a cross-sectional view for explaining a manufacturing process of the semiconductor device according to the first embodiment shown in FIG. 1; 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。FIG. 8 is a cross-sectional view for explaining a manufacturing process of the semiconductor device according to the first embodiment shown in FIG. 1; 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。FIG. 8 is a cross-sectional view for explaining a manufacturing process of the semiconductor device according to the first embodiment shown in FIG. 1; 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。FIG. 8 is a cross-sectional view for explaining a manufacturing process of the semiconductor device according to the first embodiment shown in FIG. 1; 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。FIG. 8 is a cross-sectional view for explaining a manufacturing process of the semiconductor device according to the first embodiment shown in FIG. 1; 本発明の第２実施形態による半導体装置の構造を示した平面図である。It is the top view which showed the structure of the semiconductor device by 2nd Embodiment of this invention. 図１２の１００−１００線に沿った断面図である。It is sectional drawing along the 100-100 line of FIG. 図１２の２００−２００線に沿った断面図である。It is sectional drawing along the 200-200 line | wire of FIG. 図１２に示した第２実施形態による半導体装置の製造プロセスを説明するための断面図である。FIG. 13 is a cross-sectional view for explaining a manufacturing process of the semiconductor device according to the second embodiment shown in FIG. 12; 図１２に示した第２実施形態による半導体装置の製造プロセスを説明するための断面図である。FIG. 13 is a cross-sectional view for explaining a manufacturing process of the semiconductor device according to the second embodiment shown in FIG. 12;

符号の説明Explanation of symbols

１、２１ 半導体装置
２、２２ シリコン基板（基板）
２ａ、２２ａ トレンチ（第１凹部）
２ｂ、２２ｂ トレンチ（第２凹部）
３、２３ 電極（第１電極材）
４、２４ 電極（第２電極材）
６、２６ 配線層
１３ ポリシリコン膜（電極材）
１４ 酸化膜（埋め込み層）
１４ｂ ＴＥＯＳ膜（埋め込み層）
１５、３５ 酸化膜（絶縁材）1,21 Semiconductor device 2,22 Silicon substrate (substrate)
2a, 22a Trench (first recess)
2b, 22b Trench (second recess)
3, 23 electrodes (first electrode material)
4, 24 electrodes (second electrode material)
6, 26 Wiring layer 13 Polysilicon film (electrode material)
14 Oxide film (buried layer)
14b TEOS film (embedded layer)
15, 35 Oxide film (insulating material)

（第１実施形態）
まず、図１を参照して、本発明の第１実施形態による半導体装置１の構造について説明する。(First embodiment)
First, the structure of the semiconductor device 1 according to the first embodiment of the present invention will be described with reference to FIG.

本発明の第１実施形態による半導体装置１は、図１に示すように、トレンチ２ａおよび２ｂを有するシリコン基板２と、シリコン基板２のトレンチ２ａの内部に配置された電極３と、シリコン基板２のトレンチ２ｂの内部に配置された電極４と、トレンチ２ａ、２ｂの内部およびシリコン基板２の上面（主表面）上に配置された絶縁層５と、シリコン基板２のトレンチ２ａおよび２ｂ側（上面側）に配置された配線層６とを備えている。なお、シリコン基板２は、本発明の「基板」の一例であり、トレンチ２ａおよび２ｂは、それぞれ、本発明の「第１凹部」および「第２凹部」の一例である。また、電極３および４は、それぞれ、本発明の「第１電極材」および「第２電極材」の一例である。   As shown in FIG. 1, the semiconductor device 1 according to the first embodiment of the present invention includes a silicon substrate 2 having trenches 2a and 2b, an electrode 3 disposed inside the trench 2a of the silicon substrate 2, and a silicon substrate 2. Electrode 4 arranged inside trench 2b, insulating layer 5 arranged inside trenches 2a and 2b and on the upper surface (main surface) of silicon substrate 2, and trench 2a and 2b side (upper surface) of silicon substrate 2 Wiring layer 6 arranged on the side). The silicon substrate 2 is an example of the “substrate” in the present invention, and the trenches 2a and 2b are examples of the “first recess” and the “second recess” in the present invention, respectively. The electrodes 3 and 4 are examples of the “first electrode material” and the “second electrode material” of the present invention, respectively.

シリコン基板２のトレンチ２ａおよび２ｂは、Ａ方向に所定の間隔を隔てて形成されている。   The trenches 2a and 2b of the silicon substrate 2 are formed at a predetermined interval in the A direction.

ここで、第１実施形態では、シリコン基板２に形成されたトレンチ２ａのＡ方向の幅（Ｗ１）は、トレンチ２ｂのＡ方向の幅（Ｗ２）より大きく形成されている。すなわち、トレンチ２ｂのＡ方向の幅（Ｗ２）が、たとえば約０．５μｍの大きさに形成されている場合には、トレンチ２ａのＡ方向の幅（Ｗ１）は、たとえば約１．５μｍの大きさに形成されている。また、トレンチ２ａおよび２ｂは、約０．５μｍ〜約１００μｍの深さに形成されている。   Here, in the first embodiment, the width (W1) in the A direction of the trench 2a formed in the silicon substrate 2 is larger than the width (W2) in the A direction of the trench 2b. That is, when the width (W2) in the A direction of the trench 2b is formed to have a size of about 0.5 μm, for example, the width (W1) in the A direction of the trench 2a is, for example, about 1.5 μm. Is formed. The trenches 2a and 2b are formed to a depth of about 0.5 μm to about 100 μm.

電極３および４は、ポリシリコンにより構成されている。また、電極３および４は、トレンチ２ａおよび２ｂの内部に、絶縁層５を介して配置されている。また、電極３および４は、約０．１μｍ〜約５μｍの幅（Ｗ３およびＷ４）に形成されている。   The electrodes 3 and 4 are made of polysilicon. The electrodes 3 and 4 are disposed inside the trenches 2a and 2b with an insulating layer 5 interposed therebetween. The electrodes 3 and 4 are formed to have a width (W3 and W4) of about 0.1 μm to about 5 μm.

また、第１実施形態では、電極３および４は、電極３のＡ方向の幅（Ｗ３）が電極４のＡ方向の幅（Ｗ４）より大きくなるように形成されている。   In the first embodiment, the electrodes 3 and 4 are formed such that the width (W3) of the electrode 3 in the A direction is larger than the width (W4) of the electrode 4 in the A direction.

また、電極３および４は、シリコン基板２の上面（トレンチ２ａおよび２ｂの上端部）から約０．１μｍ〜約２μｍの間隔を隔てた下側に配置されている。 The electrodes 3 and 4 are disposed on the lower side of the upper surface of the silicon substrate 2 (upper end portions of the trenches 2a and 2b) with an interval of about 0.1 μm to about 2 μm.

絶縁層５は、シリコン基板２および電極４と配線層６との間に配置されている。具体的には、絶縁層５は、トレンチ２ａおよび２ｂの内面に沿って配置されたＳｉＯ２などからなる酸化膜１２と、電極３および４の上方に配置されたＳｉＯ２などからなる酸化膜１４と、シリコン基板２および酸化膜１４を覆うよう配置されたＳｉＯ２などからなる酸化膜１５とによって構成されている。なお、酸化膜１４は、本発明の「埋め込み層」の一例であり、酸化膜１５は、本発明の「絶縁材」の一例である。The insulating layer 5 is disposed between the silicon substrate 2 and the electrode 4 and the wiring layer 6. Specifically, the insulating layer 5 includes an oxide film 12 made of SiO 2 or the like disposed along the inner surfaces of the trenches 2a and 2b, and an oxide film 14 made of SiO 2 or the like disposed above the electrodes 3 and 4. And an oxide film 15 made of SiO 2 or the like disposed so as to cover the silicon substrate 2 and the oxide film 14. The oxide film 14 is an example of the “buried layer” in the present invention, and the oxide film 15 is an example of the “insulating material” in the present invention.

また、絶縁層５の酸化膜１２は、トレンチ２ａ内の酸化膜１２の内面のＡ方向の幅（Ｗ５（＝Ｗ３））がトレンチ２ｂ内の酸化膜１２の内面のＡ方向の幅（Ｗ６（＝Ｗ４））より大きくなるように形成されている。 In addition, the oxide film 12 of the insulating layer 5 has an A-direction width (W5 (= W3)) of the inner surface of the oxide film 12 in the trench 2a, and the A-direction width (W6 ( = W4)) and larger.

また、第１実施形態では、絶縁層５の酸化膜１４は、トレンチ２ａにおいて、電極３の上面の周縁部を覆うように配置されているとともに、電極３の上面の中央部には配置されていない。このトレンチ２ａの酸化膜１４には、Ａ方向の中央部に、約０．１μｍ〜約５μｍの幅Ｄと、約０．４以上（好ましくは、約１以上）のアスペクト比（高さＨ／幅Ｄ）とを有する開口部１４ａが形成されている。その一方、絶縁層５の酸化膜１４は、トレンチ２ｂにおいて、電極４の上面全面を覆うように、トレンチ２ｂの上端部近傍まで埋め込まれている。また、電極３および４上に配置される酸化膜１４を、ＳｉＯ２などの絶縁材料により構成することによって、電極４が電極３などと電気的に接続されるのを、容易に、かつ、確実に防止することができる。In the first embodiment, the oxide film 14 of the insulating layer 5 is disposed so as to cover the peripheral edge portion of the upper surface of the electrode 3 in the trench 2 a and is disposed in the central portion of the upper surface of the electrode 3. Absent. The oxide film 14 of the trench 2a has a width D of about 0.1 μm to about 5 μm and an aspect ratio of about 0.4 or more (preferably about 1 or more) at the center in the A direction (height H / An opening 14a having a width D) is formed. On the other hand, the oxide film 14 of the insulating layer 5 is buried up to the vicinity of the upper end portion of the trench 2b so as to cover the entire upper surface of the electrode 4 in the trench 2b. Further, by forming the oxide film 14 disposed on the electrodes 3 and 4 with an insulating material such as SiO 2 , it is easy and reliable that the electrode 4 is electrically connected to the electrode 3 and the like. Can be prevented.

また、絶縁層５の酸化膜１５は、シリコン基板２と酸化膜１２および１４とを覆うように配置されている。この酸化膜１５には、トレンチ２ａにおいて、Ａ方向の中央部に、開口部１５ａが形成されている。また、酸化膜１５は、トレンチ２ａ内における厚みが、シリコン基板２、酸化膜１２および１４上の厚みに比べて小さくなるように形成されている。   The oxide film 15 of the insulating layer 5 is disposed so as to cover the silicon substrate 2 and the oxide films 12 and 14. In the oxide film 15, an opening 15a is formed at the center in the A direction in the trench 2a. The oxide film 15 is formed so that the thickness in the trench 2 a is smaller than the thickness on the silicon substrate 2 and the oxide films 12 and 14.

配線層６は、Ａｌなどにより構成されており、図１に示した断面において、酸化膜１５（絶縁層５）上を覆うように形成されている。   The wiring layer 6 is made of Al or the like, and is formed so as to cover the oxide film 15 (insulating layer 5) in the cross section shown in FIG.

また、第１実施形態では、配線層６は、シリコン基板２およびトレンチ２ｂ内の電極４に接続されることなく、酸化膜１５の開口部１５ａを介して、トレンチ２ａ内の電極３の上面に接続されている。   In the first embodiment, the wiring layer 6 is not connected to the silicon substrate 2 and the electrode 4 in the trench 2b, and is formed on the upper surface of the electrode 3 in the trench 2a through the opening 15a of the oxide film 15. It is connected.

次に、図１〜図１１を参照して、本発明の第１実施形態による半導体装置１の製造プロセスについて説明する。   A manufacturing process for the semiconductor device 1 according to the first embodiment of the present invention will now be described with reference to FIGS.

まず、シリコン基板２の上面上に、Ａ方向に所定の間隔を隔ててＳｉＯ２層１０（図２参照）を形成する。そして、図２に示すように、ＳｉＯ２層１０をマスクとしてシリコン基板２をエッチングすることにより、シリコン基板２にトレンチ２ａおよび２ｂを形成する。First, the SiO 2 layer 10 (see FIG. 2) is formed on the upper surface of the silicon substrate 2 at a predetermined interval in the A direction. Then, as shown in FIG. 2, trenches 2 a and 2 b are formed in silicon substrate 2 by etching silicon substrate 2 using SiO 2 layer 10 as a mask.

そして、犠牲酸化を行うことにより、図３に示すように、シリコン基板２のトレンチ２ａおよび２ｂの内面に、約０．０５μｍ〜約０．２μｍの厚みを有するとともに、ＳｉＯ２からなる酸化膜１１が形成される。このとき、酸化膜１１が形成された分だけ、トレンチ２ａおよび２ｂのＡ方向の幅が大きくなる。Then, by performing sacrificial oxidation, as shown in FIG. 3, the inner surface of the trenches 2a and 2b of the silicon substrate 2 has a thickness of about 0.05 μm to about 0.2 μm and an oxide film 11 made of SiO 2. Is formed. At this time, the width of the trenches 2a and 2b in the A direction is increased by the amount of the oxide film 11 formed.

その後、ＳｉＯ２層１０および酸化膜１１をエッチングにより除去することによって、図４に示した形状が得られる。このように、トレンチ２ａおよび２ｂを犠牲酸化するとともに、酸化膜１１（図３参照）を除去することにより、トレンチ２ａおよび２ｂの内面の表面状態が良好になる。Then, the shape shown in FIG. 4 is obtained by removing the SiO 2 layer 10 and the oxide film 11 by etching. Thus, by sacrificing the trenches 2a and 2b and removing the oxide film 11 (see FIG. 3), the surface state of the inner surfaces of the trenches 2a and 2b becomes good.

そして、シリコン基板２を熱酸化することにより、図５に示すように、トレンチ２ａおよび２ｂの内面と、シリコン基板２の上面とに、約０．０１μｍ〜約０．１５μｍの厚みを有するとともに、ＳｉＯ２からなる酸化膜１２を形成する。このとき、酸化膜１２が形成された分だけ、トレンチ２ａおよび２ｂのＡ方向の幅が大きくなる。Then, by thermally oxidizing the silicon substrate 2, as shown in FIG. 5, the inner surfaces of the trenches 2a and 2b and the upper surface of the silicon substrate 2 have a thickness of about 0.01 μm to about 0.15 μm, An oxide film 12 made of SiO 2 is formed. At this time, the width of the trenches 2a and 2b in the A direction is increased by the amount of the oxide film 12 formed.

このとき、第１実施形態では、トレンチ２ａのＡ方向の幅（Ｗ１）が、トレンチ２ｂのＡ方向の幅（Ｗ２）より大きくなるように、トレンチ２ａおよび２ｂを形成する。また、トレンチ２ａ内の酸化膜１２の内面のＡ方向の幅（Ｗ５）がトレンチ２ｂ内の酸化膜１２の内面のＡ方向の幅（Ｗ６）より大きくなるように、酸化膜１２を形成する。   At this time, in the first embodiment, the trenches 2a and 2b are formed so that the width (W1) in the A direction of the trench 2a is larger than the width (W2) in the A direction of the trench 2b. The oxide film 12 is formed so that the width (W5) in the A direction of the inner surface of the oxide film 12 in the trench 2a is larger than the width (W6) in the A direction of the inner surface of the oxide film 12 in the trench 2b.

その後、図６に示すように、シリコン基板２のトレンチ２ａおよび２ｂ側（上面側）を覆うとともに、トレンチ２ａおよび２ｂを埋め込むように、マスクを用いることなく、電極３および４（図１参照）となるポリシリコン膜１３を堆積する。なお、ポリシリコン膜１３は、本発明の「電極材」の一例である。このとき、ポリシリコン膜１３を、トレンチ２ａのＡ方向の幅（Ｗ１）（図５参照）の１／２以上の厚みになるように堆積する。なお、ポリシリコン膜１３の厚みは、少なくともトレンチ２ａに形成された酸化膜１２の内面のＡ方向の幅（Ｗ５）（図５参照）の１／２以上の厚みであればよい。また、ポリシリコン膜１３を、厚みが小さくなるように堆積することにより、製造時間を短縮することが可能である。   After that, as shown in FIG. 6, the electrodes 3 and 4 (see FIG. 1) are used without covering the trenches 2a and 2b side (upper surface side) of the silicon substrate 2 and filling the trenches 2a and 2b. A polysilicon film 13 is deposited. The polysilicon film 13 is an example of the “electrode material” in the present invention. At this time, the polysilicon film 13 is deposited so as to have a thickness of ½ or more of the width (W1) in the A direction of the trench 2a (see FIG. 5). The thickness of the polysilicon film 13 may be at least half of the width (W5) in the A direction (see FIG. 5) of the inner surface of the oxide film 12 formed in the trench 2a. In addition, it is possible to shorten the manufacturing time by depositing the polysilicon film 13 so as to reduce the thickness.

そして、ポリシリコン膜１３を全面エッチバックすることにより、図７に示すように、トレンチ２ａおよび２ｂの内部に、それぞれ、電極３および４が形成される。このとき、電極３および４は、シリコン基板２の上面（トレンチ２ａおよび２ｂの上端部）から約０．１μｍ〜約２μｍだけ下側に形成される。   Then, by etching back the entire polysilicon film 13, electrodes 3 and 4 are formed in the trenches 2a and 2b, respectively, as shown in FIG. At this time, the electrodes 3 and 4 are formed about 0.1 μm to about 2 μm below the upper surface of the silicon substrate 2 (upper ends of the trenches 2a and 2b).

その後、図８に示すように、シリコン基板２のトレンチ２ａおよび２ｂ側（上面側）を覆うとともに、トレンチ２ａおよび２ｂを埋め込むように、マスクを用いることなく、酸化膜１４（図１参照）となるＴＥＯＳ（テトラエトキシシラン）膜１４ｂを堆積する。なお、ＴＥＯＳ膜１４ｂは、本発明の「埋め込み層」の一例である。このとき、ＴＥＯＳ膜１４ｂを、トレンチ２ａのＡ方向の幅（Ｗ１）の１／２より小さく、かつ、トレンチ２ｂのＡ方向の幅（Ｗ２）の１／２以上の厚みになるように堆積する。具体的には、トレンチ２ａのＡ方向の幅（Ｗ１）が約１．５μｍであるとともに、トレンチ２ｂのＡ方向の幅（Ｗ２）が約０．５μｍである場合には、ＴＥＯＳ膜１４ｂを、たとえば約０．５μｍの厚みになるように堆積する。これにより、電極３の上面の中央部上のＴＥＯＳ膜１４ｂの厚みが、シリコン基板２上のＴＥＯＳ膜１４ｂの厚みと略同じ大きさになるとともに、電極４の上面上のＴＥＯＳ膜１４ｂの厚みが、シリコン基板２上のＴＥＯＳ膜１４ｂの厚みよりも大きくなる。すなわち、電極３の上面の中央部上のＴＥＯＳ膜１４ｂの厚みが、電極４の上面上のＴＥＯＳ膜１４ｂの厚みよりも小さくなる。   After that, as shown in FIG. 8, the oxide film 14 (see FIG. 1) is formed without using a mask so as to cover the trenches 2a and 2b side (upper surface side) of the silicon substrate 2 and fill the trenches 2a and 2b. A TEOS (tetraethoxysilane) film 14b is deposited. The TEOS film 14b is an example of the “buried layer” in the present invention. At this time, the TEOS film 14b is deposited so as to be smaller than 1/2 of the width (W1) in the A direction of the trench 2a and more than 1/2 of the width (W2) in the A direction of the trench 2b. . Specifically, when the width (W1) in the A direction of the trench 2a is about 1.5 μm and the width (W2) in the A direction of the trench 2b is about 0.5 μm, the TEOS film 14b is For example, it deposits so that it may become a thickness of about 0.5 micrometer. As a result, the thickness of the TEOS film 14b on the center portion of the upper surface of the electrode 3 becomes substantially the same as the thickness of the TEOS film 14b on the silicon substrate 2, and the thickness of the TEOS film 14b on the upper surface of the electrode 4 is reduced. The thickness becomes larger than the thickness of the TEOS film 14b on the silicon substrate 2. That is, the thickness of the TEOS film 14 b on the central portion of the upper surface of the electrode 3 is smaller than the thickness of the TEOS film 14 b on the upper surface of the electrode 4.

そして、ＴＥＯＳ膜１４ｂを硬化するとともに、全面エッチバックすることにより、図９に示すように、シリコン基板２の上面を露出するとともに、トレンチ２ａおよび２ｂの内部に酸化膜１４を形成する。このとき、酸化膜１４は、トレンチ２ａにおいて、電極３の上面の周縁部を覆うように形成されるとともに、電極３の上面の中央部上には形成されない。また、トレンチ２ａの酸化膜１４には、Ａ方向の中央部に、約０．１μｍ〜約５μｍの幅Ｄと、約０．４以上（好ましくは、約１以上）のアスペクト比（高さＨ／幅Ｄ）とを有する開口部１４ａが形成される。その一方、酸化膜１４は、トレンチ２ｂにおいて、電極４の上面全面を覆うように、トレンチ２ｂの上端部近傍まで埋め込まれる。すなわち、電極３の上面は露出される一方、電極４の上面は露出されない。   Then, the TEOS film 14b is cured and the entire surface is etched back to expose the upper surface of the silicon substrate 2 and form an oxide film 14 in the trenches 2a and 2b as shown in FIG. At this time, the oxide film 14 is formed so as to cover the peripheral edge portion of the upper surface of the electrode 3 in the trench 2 a and is not formed on the central portion of the upper surface of the electrode 3. The oxide film 14 of the trench 2a has a width D of about 0.1 μm to about 5 μm and an aspect ratio (height H of about 0.4 or more (preferably about 1 or more)) at the center in the A direction. / Width D) is formed. On the other hand, the oxide film 14 is buried up to the vicinity of the upper end of the trench 2b so as to cover the entire upper surface of the electrode 4 in the trench 2b. That is, the upper surface of the electrode 3 is exposed, while the upper surface of the electrode 4 is not exposed.

その後、図１０に示すように、シリコン基板２、酸化膜１２、１４および電極３上を覆うように、マスクを用いることなく、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）からなる酸化膜１５をＣＶＤ法などにより堆積する。このとき、液状であるＴＥＯＳなどに比べて埋め込み性（被覆性）の低い材料（ＢＰＳＧ）を用いてＣＶＤ法により堆積することによって、酸化膜１５は、シリコン基板２、酸化膜１２および１４上の厚みが電極３の中央部上の厚みよりも小さくなるように形成される。具体的には、酸化膜１５は、シリコン基板２、酸化膜１２および１４上の厚みと電極３の中央部上の厚みとの比が、１０：１〜２：１程度になるように形成される。また、酸化膜１５は、シリコン基板２、酸化膜１２および１４上の厚みが、たとえば約０．５μｍ〜約１μｍに形成される。   Thereafter, as shown in FIG. 10, an oxide film 15 made of BPSG (Boro-Phospho Silicate Glass) is used to cover the silicon substrate 2, the oxide films 12 and 14, and the electrode 3 without using a mask. It accumulates by. At this time, the oxide film 15 is deposited on the silicon substrate 2 and the oxide films 12 and 14 by depositing by a CVD method using a material (BPSG) having a low embedding property (covering property) compared to liquid TEOS or the like. It is formed so that the thickness is smaller than the thickness on the central portion of the electrode 3. Specifically, the oxide film 15 is formed so that the ratio between the thickness on the silicon substrate 2 and the oxide films 12 and 14 and the thickness on the central portion of the electrode 3 is about 10: 1 to 2: 1. The Oxide film 15 is formed to have a thickness on silicon substrate 2 and oxide films 12 and 14 of, for example, about 0.5 μm to about 1 μm.

そして、酸化膜１５を、たとえば約０．２５μｍ〜約０．５μｍの厚みだけ全面ハーフエッチバックすることにより、図１１に示すように、シリコン基板２と酸化膜１２および１４とを覆うとともに、トレンチ２ａにおいて、Ａ方向の中央部に開口部１５ａを有するように、酸化膜１５を形成する。これら酸化膜１２、１４および１５によって、絶縁膜５が形成される。   Then, the oxide film 15 is half-etched back to a thickness of, for example, about 0.25 μm to about 0.5 μm to cover the silicon substrate 2 and the oxide films 12 and 14 as shown in FIG. In 2a, the oxide film 15 is formed so as to have an opening 15a at the center in the A direction. The insulating film 5 is formed by these oxide films 12, 14 and 15.

その後、酸化膜１５（絶縁層５）および電極３上を覆うように、配線層６を形成する。   Thereafter, wiring layer 6 is formed so as to cover oxide film 15 (insulating layer 5) and electrode 3.

このようにして、図１に示した第１実施形態による半導体装置１が作製される。   Thus, the semiconductor device 1 according to the first embodiment shown in FIG. 1 is manufactured.

第１実施形態では、上記のように、トレンチ２ａのＡ方向の幅（Ｗ１）が、トレンチ２ｂのＡ方向の幅（Ｗ２）より大きくなるように、トレンチ２ａおよび２ｂを形成する工程を設けることによって、マスクを用いることなくシリコン基板２と電極３および電極４とを覆うように酸化膜１４（ＴＥＯＳ膜１４ｂ）を配置することにより、電極３の中央部上の酸化膜１４（ＴＥＯＳ膜１４ｂ）の厚みを、電極４上の酸化膜１４（ＴＥＯＳ膜１４ｂ）の厚みよりも、容易に小さくすることができる。これにより、酸化膜１４（ＴＥＯＳ膜１４ｂ）を除去することにより、シリコン基板２と電極３との上面を露出するとともに、電極４の上面を露出しないようにすることができる。すなわち、トレンチ２ｂ内の電極４の上側の部分に酸化膜１４（ＴＥＯＳ膜１４ｂ）を埋め込んだ状態で、電極３の上面の中央部上を露出することができる。そして、マスクを用いることなくシリコン基板２と電極３および電極４（酸化膜１４）とを覆うように、埋め込み性の低い材料（ＢＰＳＧ）からなる酸化膜１５をＣＶＤ法により堆積することにより、電極３の中央部上の酸化膜１５の厚みを、シリコン基板２上と電極４（酸化膜１４）上との酸化膜１５の厚みよりも、容易に小さくすることができる。これにより、酸化膜１５を全面ハーフエッチバックすることにより、電極３の上面の中央部を露出するとともに、シリコン基板２と電極４（酸化膜１４）との上面を露出しないようにすることができる。このため、酸化膜１５（絶縁層５）および電極３上を覆うように、配線層６を配置することにより、マスクを用いることなく、トレンチ２ａの内部に配置された電極３を配線層６に接続し、かつ、シリコン基板２とトレンチ２ｂの内部に配置された電極４とを配線層６に接続しないようにすることができる。その結果、トレンチ２ａの電極３を配線層６に接続するとともに、シリコン基板２とトレンチ２ｂの電極４とを配線層６に接続しない場合にも、マスクを用いてシリコン基板２および電極４上のみに酸化膜１４（ＴＥＯＳ膜１４ｂ）を配置する必要がないので、その分、製造プロセスが煩雑になるのを抑制することができる。   In the first embodiment, as described above, the step of forming the trenches 2a and 2b is provided so that the width (W1) in the A direction of the trench 2a is larger than the width (W2) in the A direction of the trench 2b. By disposing the oxide film 14 (TEOS film 14b) so as to cover the silicon substrate 2, the electrode 3 and the electrode 4 without using a mask, the oxide film 14 (TEOS film 14b) on the center of the electrode 3 is disposed. Can be easily made smaller than the thickness of the oxide film 14 (TEOS film 14b) on the electrode 4. Thus, by removing the oxide film 14 (TEOS film 14b), the upper surfaces of the silicon substrate 2 and the electrode 3 can be exposed and the upper surface of the electrode 4 can be prevented from being exposed. That is, the upper central portion of the upper surface of the electrode 3 can be exposed in a state where the oxide film 14 (TEOS film 14b) is buried in the upper portion of the electrode 4 in the trench 2b. Then, an oxide film 15 made of a material (BPSG) having a low embedding property is deposited by a CVD method so as to cover the silicon substrate 2, the electrode 3, and the electrode 4 (oxide film 14) without using a mask. Thus, the thickness of the oxide film 15 on the center portion 3 can be easily made smaller than the thickness of the oxide film 15 on the silicon substrate 2 and the electrode 4 (oxide film 14). Thus, the oxide film 15 is half-etched back to expose the central portion of the upper surface of the electrode 3 and not to expose the upper surfaces of the silicon substrate 2 and the electrode 4 (oxide film 14). . Therefore, by disposing the wiring layer 6 so as to cover the oxide film 15 (insulating layer 5) and the electrode 3, the electrode 3 disposed inside the trench 2a is formed on the wiring layer 6 without using a mask. It is possible to connect the silicon substrate 2 and the electrode 4 disposed inside the trench 2 b so as not to be connected to the wiring layer 6. As a result, even when the electrode 3 of the trench 2a is connected to the wiring layer 6 and the silicon substrate 2 and the electrode 4 of the trench 2b are not connected to the wiring layer 6, only on the silicon substrate 2 and the electrode 4 using a mask. Since the oxide film 14 (TEOS film 14b) does not need to be disposed on the substrate, the manufacturing process can be prevented from becoming complicated.

また、第１実施形態では、電極３のＡ方向の幅（Ｗ３）が、電極４のＡ方向の幅（Ｗ４）より大きくなるように、電極３および電極４を配置する工程を設けることによって、マスクを用いることなくシリコン基板２と電極３および電極４とを覆うように酸化膜１４（ＴＥＯＳ膜１４ｂ）を配置することにより、電極３の中央部上の酸化膜１４（ＴＥＯＳ膜１４ｂ）の厚みを、電極４上の酸化膜１４（ＴＥＯＳ膜１４ｂ）の厚みよりも、より容易に小さくすることができる。これにより、酸化膜１４（ＴＥＯＳ膜１４ｂ）を除去することにより、より容易に、マスクを用いることなく、電極３の上面を露出するとともに、電極４の上面を露出しないようにすることができる。   In the first embodiment, by providing the step of arranging the electrode 3 and the electrode 4 such that the width (W3) of the electrode 3 in the A direction is larger than the width (W4) of the electrode 4 in the A direction, By disposing the oxide film 14 (TEOS film 14b) so as to cover the silicon substrate 2, the electrode 3 and the electrode 4 without using a mask, the thickness of the oxide film 14 (TEOS film 14b) on the center of the electrode 3 is increased. Can be made smaller than the thickness of the oxide film 14 (TEOS film 14b) on the electrode 4 more easily. Thus, by removing the oxide film 14 (TEOS film 14b), it is possible to more easily expose the upper surface of the electrode 3 and not expose the upper surface of the electrode 4 without using a mask.

また、第１実施形態では、シリコン基板２および電極４（酸化膜１４）上の厚みよりも電極３の中央部上の厚みが小さくなるように、酸化膜１５を配置することによって、酸化膜１５を全面ハーフエッチバックすることにより、容易に、電極３の上面の中央部を露出するとともに、シリコン基板２および電極４（酸化膜１４）の上面を露出しないようにすることができる。   In the first embodiment, the oxide film 15 is disposed by arranging the oxide film 15 so that the thickness on the central portion of the electrode 3 is smaller than the thickness on the silicon substrate 2 and the electrode 4 (oxide film 14). By half-etching back the entire surface, the central portion of the upper surface of the electrode 3 can be easily exposed, and the upper surfaces of the silicon substrate 2 and the electrode 4 (oxide film 14) can be prevented from being exposed.

また、第１実施形態では、酸化膜１５を、酸化膜１４（ＴＥＯＳ膜１４ｂ）よりも埋め込み性（被覆性）の低い材料（ＢＰＳＧ）を用いてＣＶＤ法により堆積することによって、シリコン基板２および電極４（酸化膜１４）上の厚みよりも電極３の中央部上の厚みが小さくなるように、容易に、酸化膜１５を配置することができる。これにより、酸化膜１５を全面ハーフエッチバックすることにより、より容易に、電極３の上面の中央部を露出するとともに、シリコン基板２および電極４（酸化膜１４）の上面を露出しないようにすることができる。   In the first embodiment, the oxide film 15 is deposited by a CVD method using a material (BPSG) having a lower embedding property (coverability) than the oxide film 14 (TEOS film 14b). The oxide film 15 can be easily arranged so that the thickness on the center portion of the electrode 3 is smaller than the thickness on the electrode 4 (oxide film 14). As a result, the entire surface of the oxide film 15 is half-etched back, so that the central portion of the upper surface of the electrode 3 is more easily exposed and the upper surfaces of the silicon substrate 2 and the electrode 4 (oxide film 14) are not exposed. be able to.

また、第１実施形態では、トレンチ２ａのＡ方向の幅（Ｗ１）の１／２より小さく、かつ、トレンチ２ｂのＡ方向の幅（Ｗ２）の１／２以上の厚みに酸化膜１４（ＴＥＯＳ膜１４ｂ）を配置することによって、電極３の中央部上の酸化膜１４（ＴＥＯＳ膜１４ｂ）の厚みを、電極４上の酸化膜１４（ＴＥＯＳ膜１４ｂ）厚みよりも、さらに容易に小さくすることができる。これにより、酸化膜１４（ＴＥＯＳ膜１４ｂ）を除去することにより、さらに容易に、電極３の上面を露出するとともに、電極４の上面を露出しないようにすることができる。   In the first embodiment, the oxide film 14 (TEOS) has a thickness smaller than ½ of the width (W1) of the trench 2a in the A direction and ½ or more of the width (W2) of the trench 2b in the A direction. By disposing the film 14b), the thickness of the oxide film 14 (TEOS film 14b) on the center portion of the electrode 3 can be made smaller than the thickness of the oxide film 14 (TEOS film 14b) on the electrode 4 more easily. Can do. Thus, by removing the oxide film 14 (TEOS film 14b), the upper surface of the electrode 3 can be more easily exposed and the upper surface of the electrode 4 can be prevented from being exposed.

また、第１実施形態では、シリコン基板２のトレンチ２ａおよび２ｂ側を覆うとともに、トレンチ２ａおよび２ｂを埋め込むように、トレンチ２ａのＡ方向の幅（Ｗ１）の１／２以上の厚みにポリシリコン膜１３を配置する工程と、シリコン基板２の上面が露出するとともに、トレンチ２ａおよび２ｂの内部のポリシリコン膜１３が残るように、ポリシリコン膜１３を除去することにより、トレンチ２ａおよび２ｂの内部にそれぞれ電極３および電極４を配置する工程とを設けることによって、トレンチ２ａのＡ方向の幅（Ｗ１）の１／２以上の厚みにポリシリコン膜１３を配置することにより、マスクを用いることなく、シリコン基板２のトレンチ２ａおよび２ｂ側を覆うとともに、トレンチ２ａおよび２ｂを完全に埋め込むことができる。そして、ポリシリコン膜１３を除去することにより、シリコン基板２の上面が露出するとともに、トレンチ２ａおよび２ｂの内部のポリシリコン膜１３が残るようにすることができるので、電極３および電極４を配置する場合にも、マスクを用いる必要がない。その結果、製造プロセスが煩雑になるのを、より抑制することができる。   Further, in the first embodiment, polysilicon is formed to a thickness of ½ or more of the width (W1) in the A direction of the trench 2a so as to cover the trenches 2a and 2b side of the silicon substrate 2 and fill the trenches 2a and 2b. The step of disposing the film 13 and the removal of the polysilicon film 13 so that the upper surface of the silicon substrate 2 is exposed and the polysilicon film 13 inside the trenches 2a and 2b remains, so that the inside of the trenches 2a and 2b Without providing a mask by disposing the polysilicon film 13 at a thickness of ½ or more of the width (W1) in the A direction of the trench 2a. The trenches 2a and 2b side of the silicon substrate 2 can be covered and the trenches 2a and 2b can be completely buriedThen, by removing the polysilicon film 13, the upper surface of the silicon substrate 2 is exposed and the polysilicon film 13 inside the trenches 2a and 2b can be left. Therefore, the electrodes 3 and 4 are disposed. In this case, it is not necessary to use a mask. As a result, the manufacturing process can be further prevented from becoming complicated.

（第２実施形態）
この第２実施形態では、図１２〜図１４を参照して、上記第１実施形態と異なり、半導体装置２１にＦＥＴ（電界効果トランジスタ）を設けた例について説明する。(Second Embodiment)
In the second embodiment, an example in which an FET (field effect transistor) is provided in the semiconductor device 21 will be described with reference to FIGS. 12 to 14, unlike the first embodiment.

本発明の第２実施形態による半導体装置２１は、図１３に示すように、トレンチ２２ａおよび２２ｂを有するｎ型のシリコン基板２２と、シリコン基板２２のトレンチ２２ａの内部に配置された電極２３と、シリコン基板２２のトレンチ２２ｂの内部に配置された電極２４と、トレンチ２２ａ、２２ｂの内部およびシリコン基板２２の上面（主表面）上に配置された絶縁層２５と、シリコン基板２２のトレンチ２２ａおよび２２ｂ側（上面側）に配置された配線層２６およびソース電極層２７（図１２および図１４参照）と、シリコン基板２２の下面上に配置され、金属層からなるドレイン電極層２８とを備えている。なお、シリコン基板２２は、本発明の「基板」の一例であり、トレンチ２２ａおよび２２ｂは、それぞれ、本発明の「第１凹部」および「第２凹部」の一例である。また、電極２３および２４は、それぞれ、本発明の「第１電極材」および「第２電極材」の一例である。   As shown in FIG. 13, the semiconductor device 21 according to the second embodiment of the present invention includes an n-type silicon substrate 22 having trenches 22a and 22b, an electrode 23 disposed inside the trench 22a of the silicon substrate 22, An electrode 24 disposed in the trench 22b of the silicon substrate 22, an insulating layer 25 disposed in the trenches 22a and 22b and on the upper surface (main surface) of the silicon substrate 22, and the trenches 22a and 22b in the silicon substrate 22 A wiring layer 26 and a source electrode layer 27 (see FIGS. 12 and 14) disposed on the side (upper surface side), and a drain electrode layer 28 made of a metal layer disposed on the lower surface of the silicon substrate 22. . The silicon substrate 22 is an example of the “substrate” in the present invention, and the trenches 22a and 22b are examples of the “first recess” and the “second recess” in the present invention, respectively. The electrodes 23 and 24 are examples of the “first electrode material” and the “second electrode material” of the present invention, respectively.

シリコン基板２２のトレンチ２２ａおよび２２ｂは、Ａ方向に所定の間隔を隔てて形成されている。   The trenches 22a and 22b of the silicon substrate 22 are formed at a predetermined interval in the A direction.

ここで、第２実施形態では、上記第１実施形態と同様、シリコン基板２２に形成されたトレンチ２２ａのＡ方向の幅（Ｗ１）は、トレンチ２２ｂのＡ方向の幅（Ｗ２）より大きく形成されている。   Here, in the second embodiment, as in the first embodiment, the width (W1) in the A direction of the trench 22a formed in the silicon substrate 22 is formed larger than the width (W2) in the A direction of the trench 22b. ing.

また、第２実施形態では、シリコン基板２２の上部のトレンチ２２ｂの周辺部分には、大きい不純物濃度を有するｎ＋型層２２ｃが形成されている。このｎ＋型層２２ｃは、酸化膜１４よりも深い位置（下側の位置）にまで形成されている。また、ｎ＋型層２２ｃの周囲を覆うように、ｐ型層２２ｄが形成されている。In the second embodiment, an n + -type layer 22 c having a high impurity concentration is formed in the peripheral portion of the trench 22 b above the silicon substrate 22. The n + -type layer 22 c is formed up to a deeper position (lower position) than the oxide film 14. A p-type layer 22d is formed so as to cover the periphery of the n + -type layer 22c.

電極２３および２４は、上記第１実施形態と同様、ポリシリコンにより構成されているとともに、電極２３のＡ方向の幅（Ｗ３）が電極２４のＡ方向の幅（Ｗ４）より大きくなるように形成されている。また、電極２３および２４は、互いに電気的に接続されており、ゲート電極として機能する。   The electrodes 23 and 24 are made of polysilicon, as in the first embodiment, and are formed such that the width (W3) in the A direction of the electrode 23 is larger than the width (W4) in the A direction of the electrode 24. Has been. The electrodes 23 and 24 are electrically connected to each other and function as a gate electrode.

絶縁層２５は、シリコン基板２２および電極２４と配線層２６との間に配置されている。具体的には、絶縁層２５は、トレンチ２２ａおよび２２ｂの内面に沿って配置されたＳｉＯ２などからなる酸化膜１２と、電極２３および２４の上方に配置されたＳｉＯ２などからなる酸化膜１４と、ＳｉＯ２などからなる酸化膜３５とによって構成されている。なお、酸化膜３５は、本発明の「絶縁材」の一例である。The insulating layer 25 is disposed between the silicon substrate 22 and the electrode 24 and the wiring layer 26. Specifically, the insulating layer 25 includes the oxide film 12 made of SiO 2 or the like disposed along the inner surfaces of the trenches 22a and 22b, and the oxide film 14 made of SiO 2 or the like disposed above the electrodes 23 and 24. And an oxide film 35 made of SiO 2 or the like. The oxide film 35 is an example of the “insulating material” in the present invention.

また、絶縁層２５の酸化膜１２は、上記第１実施形態と同様、トレンチ２２ａ内の酸化膜１２の内面のＡ方向の幅（Ｗ５（＝Ｗ３））がトレンチ２２ｂ内の酸化膜１２の内面のＡ方向の幅（Ｗ６（＝Ｗ４））より大きくなるように形成されている。 In addition, the oxide film 12 of the insulating layer 25 is similar to the first embodiment in that the width in the A direction (W5 (= W3)) of the inner surface of the oxide film 12 in the trench 22a is the inner surface of the oxide film 12 in the trench 22b. Is larger than the width in the A direction (W6 (= W4)).

また、第２実施形態では、酸化膜３５は、図１３に示した断面において、シリコン基板２２と酸化膜１２および１４とを覆うように配置されている。その一方、酸化膜３５は、図１４に示した断面において、シリコン基板２２のトレンチ２２ａ周辺を覆い、かつ、シリコン基板２２のトレンチ２２ｂ周辺を覆わないように配置されている。また、酸化膜３５には、トレンチ２２ａにおいて、Ａ方向の中央部に、開口部３５ａが形成されている。   In the second embodiment, the oxide film 35 is arranged so as to cover the silicon substrate 22 and the oxide films 12 and 14 in the cross section shown in FIG. On the other hand, the oxide film 35 is arranged so as to cover the periphery of the trench 22a of the silicon substrate 22 and not to cover the periphery of the trench 22b of the silicon substrate 22 in the cross section shown in FIG. In the oxide film 35, an opening 35a is formed at the center in the A direction in the trench 22a.

ソース電極層２７は、図１２および図１４に示すように、配線層２６から所定の距離を隔てた位置に配置されている。また、ソース電極層２７は、図１４に示した断面において、シリコン基板２２（ｎ＋型層２２ｃ）の上面に接触している。As shown in FIGS. 12 and 14, the source electrode layer 27 is disposed at a position separated from the wiring layer 26 by a predetermined distance. The source electrode layer 27 is in contact with the upper surface of the silicon substrate 22 (n + type layer 22c) in the cross section shown in FIG.

第２実施形態による半導体装置２１では、ゲート電極（配線層２６、電極２３および２４）に所定の電圧を印加した場合、ｐ型層２２ｄのトレンチ２２ｂ近傍の部分に反転層（図示せず）が形成される。これにより、ソース電極層２７およびドレイン電極層２８間に電流が流れる。   In the semiconductor device 21 according to the second embodiment, when a predetermined voltage is applied to the gate electrode (wiring layer 26, electrodes 23 and 24), an inversion layer (not shown) is provided in the vicinity of the trench 22b of the p-type layer 22d. It is formed. As a result, a current flows between the source electrode layer 27 and the drain electrode layer 28.

なお、第２実施形態のその他の構造は、上記第１実施形態と同様である。   The remaining structure of the second embodiment is the same as that of the first embodiment.

次に、図１３〜図１６を参照して、本発明の第２実施形態による半導体装置２１の製造プロセスについて説明する。   A manufacturing process for the semiconductor device 21 according to the second embodiment of the present invention will now be described with reference to FIGS.

まず、図１５に示すように、シリコン基板２２の所定領域に、Ｂ（ボロン）などをイオン注入した後、Ｐ（リン）などをイオン注入することにより、ｐ型層２２ｄおよびｎ＋型層２２ｃを形成する。そして、上記第１実施形態と同様の製造プロセスを用いて、酸化膜３５までを形成することにより、図１６に示した構造になる。First, as shown in FIG. 15, B (boron) or the like is ion-implanted into a predetermined region of the silicon substrate 22, and then P (phosphorus) or the like is ion-implanted, whereby a p-type layer 22d and an n + -type layer 22c. Form. Then, the structure shown in FIG. 16 is obtained by forming up to the oxide film 35 using the same manufacturing process as in the first embodiment.

なお、上記第１実施形態と同様のプロセスを用いて酸化膜１４までを形成し（図９の状態）、図１５に示すようにイオン注入を行い（図１５ではトレンチ２２ａおよび２２ｂは不図示）、その後、酸化膜３５までを形成して図１６に示した構造としてもよい。   The oxide film 14 is formed using the same process as in the first embodiment (state shown in FIG. 9), and ion implantation is performed as shown in FIG. 15 (the trenches 22a and 22b are not shown in FIG. 15). Thereafter, the structure shown in FIG. 16 may be formed by forming up to the oxide film 35.

次に、酸化膜３５の所定領域を除去する。その後、酸化膜３５およびシリコン基板２２を覆うようにＡｌ層を形成し、Ａｌ層の所定領域を除去することにより、配線層２６およびソース電極層２７を形成する。   Next, a predetermined region of the oxide film 35 is removed. Thereafter, an Al layer is formed so as to cover the oxide film 35 and the silicon substrate 22, and a predetermined region of the Al layer is removed to form the wiring layer 26 and the source electrode layer 27.

そして、シリコン基板２２の下面上に、金属層からなるドレイン電極層２８（図１３および図１４参照）を形成する。   Then, a drain electrode layer 28 (see FIGS. 13 and 14) made of a metal layer is formed on the lower surface of the silicon substrate 22.

このようにして、図１２〜図１４に示した第２実施形態による半導体装置２１が作製される。   In this way, the semiconductor device 21 according to the second embodiment shown in FIGS. 12 to 14 is manufactured.

なお、上記第２実施形態のその他の製造プロセスは、上記第１実施形態と同様である。   The other manufacturing processes of the second embodiment are the same as those of the first embodiment.

また、上記第２実施形態の効果は、上記第１実施形態と同様である。   The effects of the second embodiment are the same as those of the first embodiment.

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく請求の範囲によって示され、さらに請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiments but by the scope of claims, and further includes meanings equivalent to the scope of claims and all modifications within the scope.

たとえば、上記実施形態では、トレンチをシリコン基板に形成した例について示したが、本発明のこれに限らず、トレンチを半導体層に形成してもよい。   For example, in the above embodiment, the example in which the trench is formed in the silicon substrate has been described. However, the present invention is not limited to this, and the trench may be formed in the semiconductor layer.

また、上記実施形態では、シリコン基板を用いた例について示したが、本発明のこれに限らず、ＳｉＣなどの他の材料からなる基板を用いてもよい。   Moreover, although the example using a silicon substrate was shown in the said embodiment, you may use the board | substrate which consists of other materials, such as not only this of this invention but SiC.

また、上記実施形態では、埋め込み層にＴＥＯＳを用いた例について示したが、本発明はこれに限らず、埋め込み層にＢＰＳＧやＰＳＧなどの他の材料を用いてもよい。たとえば、埋め込み層にＢＰＳＧを用いた場合、シリコン基板および電極を覆うように堆積した後、高温で保持することにより、埋め込み層をトレンチ内に埋め込むことが可能である。   In the above embodiment, an example in which TEOS is used for the buried layer has been described. However, the present invention is not limited thereto, and other materials such as BPSG and PSG may be used for the buried layer. For example, when BPSG is used for the buried layer, the buried layer can be buried in the trench by being deposited so as to cover the silicon substrate and the electrode and then holding at a high temperature.

また、上記実施形態では、絶縁材を、ＢＰＳＧを用いてＣＶＤ法により堆積することにより形成した例について示したが、本発明はこれに限らず、絶縁材を、ＰＳＧやその他の材料を用いて形成してもよい。また、絶縁材を、ＣＶＤ法以外の方法を用いて形成してもよい。   In the above-described embodiment, an example in which the insulating material is formed by depositing by CVD using BPSG is shown. However, the present invention is not limited to this, and the insulating material is made of PSG or other materials. It may be formed. Further, the insulating material may be formed using a method other than the CVD method.

また、上記実施形態では、第１電極材および第２電極材として、ポリシリコンを用いた例について示したが、本発明はこれに限らず、第１電極材および第２電極材として、金属などの他の材料を用いてもよい。   Moreover, in the said embodiment, although the example which used the polysilicon as a 1st electrode material and a 2nd electrode material was shown, this invention is not restricted to this, A metal etc. are used as a 1st electrode material and a 2nd electrode material. Other materials may be used.

また、上記実施形態では、シリコン基板を熱酸化することにより、トレンチの内面に酸化膜を形成した例について示したが、本発明はこれに限らず、トレンチの内部にＴＥＯＳなどを埋め込むことにより、トレンチの内面に酸化膜を形成してもよい。   In the above embodiment, an example in which an oxide film is formed on the inner surface of the trench by thermally oxidizing the silicon substrate has been described. However, the present invention is not limited to this, and by embedding TEOS or the like in the trench, An oxide film may be formed on the inner surface of the trench.

また、上記実施形態では、埋め込み層を、絶縁材料であるＳｉＯ２により構成した例について示したが、本発明はこれに限らず、埋め込み層を、導電性を有する材料により構成してもよい。In the above-described embodiment, the example in which the buried layer is made of SiO 2 that is an insulating material has been described. However, the present invention is not limited to this, and the buried layer may be made of a conductive material.

Claims (8)

基板または半導体層に第１凹部および第２凹部を形成する工程と、
前記第１凹部および第２凹部の内部にそれぞれ第１電極材および第２電極材を配置する工程と、
前記基板または半導体層と前記第１電極材および第２電極材とを覆うように埋め込み層を配置する工程と、
前記第１電極材の上面の少なくとも一部、および、前記基板または半導体層の上面が露出するとともに、前記第２電極材の上面が露出しないように、前記埋め込み層を除去する工程と、
前記基板または半導体層と前記第１電極材および第２電極材とを覆うように絶縁材を配置する工程と、
前記第１電極材の上面の少なくとも一部が露出するとともに、前記基板または半導体層の上面の少なくとも一部と前記第２電極材上の埋め込み層の上面の少なくとも一部とが露出しないように、前記絶縁材を除去する工程と、
少なくとも前記第１電極材上に配線層を配置する工程とを備え、
前記基板または半導体層に第１凹部および第２凹部を形成する工程は、前記第１凹部の幅が、前記第２凹部の幅より大きくなるように、前記第１凹部および第２凹部を形成する工程を含むことを特徴とする半導体装置の製造方法。Forming a first recess and a second recess in a substrate or semiconductor layer;
Disposing a first electrode material and a second electrode material inside the first recess and the second recess, respectively;
Disposing a buried layer so as to cover the substrate or semiconductor layer and the first electrode material and the second electrode material;
Removing the buried layer so that at least part of the upper surface of the first electrode material and the upper surface of the substrate or semiconductor layer are exposed and the upper surface of the second electrode material is not exposed;
Disposing an insulating material so as to cover the substrate or the semiconductor layer and the first electrode material and the second electrode material;
At least part of the upper surface of the first electrode material is exposed, and at least part of the upper surface of the substrate or semiconductor layer and at least part of the upper surface of the buried layer on the second electrode material are not exposed. Removing the insulating material;
Providing a wiring layer on at least the first electrode material,
In the step of forming the first recess and the second recess in the substrate or the semiconductor layer, the first recess and the second recess are formed such that the width of the first recess is larger than the width of the second recess. A method for manufacturing a semiconductor device, comprising a step. 前記第１電極材および第２電極材を配置する工程は、前記第１電極材の幅が、前記第２電極材の幅より大きくなるように、前記第１電極材および第２電極材を配置する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。   In the step of arranging the first electrode material and the second electrode material, the first electrode material and the second electrode material are arranged so that a width of the first electrode material is larger than a width of the second electrode material. The method for manufacturing a semiconductor device according to claim 1, further comprising a step of: 前記絶縁材を配置する工程は、
前記基板または半導体層上の厚み、および、前記第２電極材上に配置された前記埋め込み層上の厚みよりも前記第１電極材上の少なくとも一部の厚みが小さくなるように、前記絶縁材を配置する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。The step of disposing the insulating material includes
The insulating material so that a thickness on the first electrode material is smaller than a thickness on the substrate or the semiconductor layer and a thickness on the buried layer disposed on the second electrode material. The method for manufacturing a semiconductor device according to claim 1, further comprising a step of arranging 前記絶縁材は、前記埋め込み層よりも埋め込み性の低い材料からなることを特徴とする請求項３に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 3, wherein the insulating material is made of a material having a lower embeddability than the embedded layer. 前記埋め込み層を配置する工程は、
前記第１凹部の幅の１／２より小さく、かつ、前記第２凹部の幅の１／２以上の厚みに前記埋め込み層を配置する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。The step of disposing the buried layer includes
2. The semiconductor according to claim 1, comprising a step of disposing the buried layer in a thickness smaller than ½ of the width of the first recess and not less than ½ of the width of the second recess. Device manufacturing method. 前記第１電極材および第２電極材を配置する工程は、
前記基板または半導体層の前記第１凹部および第２凹部側を覆うとともに、前記第１凹部および第２凹部を埋め込むように、前記第１凹部の幅の１／２以上の厚みに電極材を配置する工程と、
前記基板または半導体層の上面が露出するとともに、前記第１凹部および第２凹部の内部の前記電極材が残るように、前記電極材を除去することにより、前記第１凹部および第２凹部の内部にそれぞれ前記第１電極材および第２電極材を配置する工程とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。The step of arranging the first electrode material and the second electrode material includes:
An electrode material is disposed at a thickness of ½ or more of the width of the first recess so as to cover the first recess and the second recess side of the substrate or the semiconductor layer and to embed the first recess and the second recess. And a process of
By removing the electrode material such that the upper surface of the substrate or the semiconductor layer is exposed and the electrode material inside the first recess and the second recess remains, the inside of the first recess and the second recess The method for manufacturing a semiconductor device according to claim 1, further comprising: disposing each of the first electrode material and the second electrode material. 第１凹部および第２凹部を有する基板または半導体層と、
前記基板または半導体層の前記第１凹部および第２凹部の内部にそれぞれ配置された第１電極材および第２電極材と、
前記第２電極材上を覆うように配置された埋め込み層と、
前記基板または半導体層上と前記埋め込み層上とを覆うように配置された絶縁材と、
少なくとも前記第１電極材上に配置された配線層とを備え、
前記第１凹部の幅は、前記第２凹部の幅より大きく、
前記配線層は、前記第２電極材に接続されることなく、前記第１電極材に接続されていることを特徴とする半導体装置。A substrate or semiconductor layer having a first recess and a second recess;
A first electrode material and a second electrode material respectively disposed inside the first recess and the second recess of the substrate or semiconductor layer;
A buried layer disposed to cover the second electrode material;
An insulating material arranged to cover the substrate or semiconductor layer and the buried layer;
A wiring layer disposed on at least the first electrode material,
The width of the first recess is larger than the width of the second recess,
The wiring layer is connected to the first electrode material without being connected to the second electrode material. 前記第１電極材の幅は、前記第２電極材の幅より大きいことを特徴とする請求項７に記載の半導体装置。   The semiconductor device according to claim 7, wherein a width of the first electrode material is larger than a width of the second electrode material.
JP2009514085A 2007-04-27 2008-04-25 Semiconductor device manufacturing method and semiconductor device Active JP5502468B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009514085A JP5502468B2 (en) 2007-04-27 2008-04-25 Semiconductor device manufacturing method and semiconductor device

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2007118932 2007-04-27
JP2007118932 2007-04-27
PCT/JP2008/058099 WO2008139898A1 (en) 2007-04-27 2008-04-25 Semiconductor device manufacturing method and semiconductor device
JP2009514085A JP5502468B2 (en) 2007-04-27 2008-04-25 Semiconductor device manufacturing method and semiconductor device

Publications (2)

Publication Number Publication Date
JPWO2008139898A1 true JPWO2008139898A1 (en) 2011-01-27
JP5502468B2 JP5502468B2 (en) 2014-05-28

Family

ID=40002114

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009514085A Active JP5502468B2 (en) 2007-04-27 2008-04-25 Semiconductor device manufacturing method and semiconductor device

Country Status (3)

Country Link
JP (1) JP5502468B2 (en)
TW (1) TW200849472A (en)
WO (1) WO2008139898A1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123559B2 (en) * 2013-05-31 2015-09-01 Infineon Technologies Ag Method for producing a semiconductor component
CN107452787B (en) * 2016-05-31 2020-05-12 无锡华润上华科技有限公司 Trench gate lead-out structure and manufacturing method thereof
JP6872951B2 (en) * 2017-03-30 2021-05-19 エイブリック株式会社 Semiconductor devices and their manufacturing methods

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6449242A (en) * 1987-08-20 1989-02-23 Matsushita Electronics Corp Manufacture of semiconductor device
JPH0349228A (en) * 1989-07-18 1991-03-04 Fuji Electric Co Ltd Manufacture of semiconductor integrated circuit
JP2001085520A (en) * 1999-09-09 2001-03-30 Seiko Epson Corp Contact plug structuer and manufactuer thereof
JP2002270841A (en) * 2001-03-13 2002-09-20 Denso Corp Semiconductor device and manufacturing method of the same
JP2002373988A (en) * 2001-06-14 2002-12-26 Rohm Co Ltd Semiconductor device and manufacturing method therefor
JP2004179277A (en) * 2002-11-26 2004-06-24 New Japan Radio Co Ltd Method of manufacturing semiconductor device
JP2004207476A (en) * 2002-12-25 2004-07-22 Mitsubishi Electric Corp Power semiconductor device, and method for manufacturing the same
JP2004311547A (en) * 2003-04-03 2004-11-04 Seiko Instruments Inc Method of manufacturing vertical mos transistor
JP2005191487A (en) * 2003-12-26 2005-07-14 Seiko Instruments Inc Semiconductor device and manufacturing method for the same
JP2006100317A (en) * 2004-09-28 2006-04-13 Nec Electronics Corp Semiconductor device
JP2006100404A (en) * 2004-09-28 2006-04-13 Nec Electronics Corp Semiconductor device and its manufacturing method

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6449242A (en) * 1987-08-20 1989-02-23 Matsushita Electronics Corp Manufacture of semiconductor device
JPH0349228A (en) * 1989-07-18 1991-03-04 Fuji Electric Co Ltd Manufacture of semiconductor integrated circuit
JP2001085520A (en) * 1999-09-09 2001-03-30 Seiko Epson Corp Contact plug structuer and manufactuer thereof
JP2002270841A (en) * 2001-03-13 2002-09-20 Denso Corp Semiconductor device and manufacturing method of the same
JP2002373988A (en) * 2001-06-14 2002-12-26 Rohm Co Ltd Semiconductor device and manufacturing method therefor
JP2004179277A (en) * 2002-11-26 2004-06-24 New Japan Radio Co Ltd Method of manufacturing semiconductor device
JP2004207476A (en) * 2002-12-25 2004-07-22 Mitsubishi Electric Corp Power semiconductor device, and method for manufacturing the same
JP2004311547A (en) * 2003-04-03 2004-11-04 Seiko Instruments Inc Method of manufacturing vertical mos transistor
JP2005191487A (en) * 2003-12-26 2005-07-14 Seiko Instruments Inc Semiconductor device and manufacturing method for the same
JP2006100317A (en) * 2004-09-28 2006-04-13 Nec Electronics Corp Semiconductor device
JP2006100404A (en) * 2004-09-28 2006-04-13 Nec Electronics Corp Semiconductor device and its manufacturing method

Also Published As

Publication number Publication date
TW200849472A (en) 2008-12-16
JP5502468B2 (en) 2014-05-28
WO2008139898A1 (en) 2008-11-20

Similar Documents

Publication Publication Date Title
US8237221B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP4947931B2 (en) Semiconductor device
JP6666671B2 (en) Semiconductor device
JP5511308B2 (en) Semiconductor device and manufacturing method thereof
US8129779B2 (en) Trench gate type VDMOSFET device with thicker gate insulation layer portion for reducing gate to source capacitance
US9450087B2 (en) Semiconductor device, and manufacturing method for same
JP2007088010A (en) Semiconductor device and its manufacturing method
KR20180111534A (en) Semiconductor device and method of manufacturing the same
JP2012028805A (en) Manufacturing method of semiconductor device
US8269312B2 (en) Semiconductor device with resistive element
JP4623656B2 (en) Vertical gate semiconductor device and manufacturing method thereof
JP5502468B2 (en) Semiconductor device manufacturing method and semiconductor device
JP5385567B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP5443978B2 (en) Semiconductor device manufacturing method and semiconductor device
JP2012199468A (en) Method of manufacturing semiconductor device
JP2016086002A (en) Semiconductor device and manufacturing method of the same
JP2012004510A (en) Semiconductor device and method of manufacturing the same
JP5220988B2 (en) Semiconductor device
JP2007200981A (en) Lateral power mosfet, and method for manufacturing same
CN113594042A (en) Manufacturing method of MOSFET
JP4887662B2 (en) Semiconductor device and manufacturing method thereof
JP2006196583A (en) Method for manufacturing semiconductor device
JP2009158587A (en) Semiconductor device
JP2009147248A (en) Manufacturing method of semiconductor device
JP2009238865A (en) Semiconductor device and its manufacturing method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110407

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120416

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130625

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130823

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130823

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131008

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140225

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140313

R150 Certificate of patent or registration of utility model

Ref document number: 5502468

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D03

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250