JP2006269862A - 半導体装置形成用ウエハ、その製造方法、および電界効果型トランジスタ - Google Patents

半導体装置形成用ウエハ、その製造方法、および電界効果型トランジスタ Download PDF

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Abstract

【課題】オフ耐圧を従来よりも高めることで、大きな出力電力を得ること。
【解決手段】基板１２と、基板の主面１２ａ側に形成されたＧａＮからなる電子走行層１６と、電子走行層上に形成されたＡｌＧａＮからなる電子供給層１８とを備え、電子走行層の厚みが、０．２〜０．９μｍであることを特徴とする。
【選択図】図１

Description

この発明は、窒化ガリウム系化合物半導体を用いた半導体装置形成用ウエハ、その製造方法、および電界効果型トランジスタに関する。
窒化ガリウム系半導体（以下、ＧａＮ系半導体と称する）は、高い絶縁破壊電圧、および高い飽和電子速度を有している。この特性を利用したＡｌＧａＮ／ＧａＮへテロ構造からなるＨＥＭＴ（Ｈｉｇｈ ｓｐｅｅｄ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）は、ＧａＡｓ系半導体素子に代わる高速デバイスとして注目されている。
ＧａＮ単結晶基板は現時点で非常に高価である。そこで、ＧａＮ系半導体は、比較的安価でありかつ格子定数がＧａＮと近いＳｉＣ基板やサファイア基板上に形成されている。また、より入手が容易なＳｉ基板上にＧａＮ系半導体を形成した例が報告されている（たとえば、非特許文献１参照）。
図１０に、半絶縁性ＳｉＣ基板上に作成された、従来型のＧａＮ系ＨＥＭＴを示す。図１０は、ＨＥＭＴの断面図である。
図１０によれば、半絶縁性ＳｉＣ基板１０１には、ＡｌＮからなる緩衝層１０２が、１０〜２００ｎｍの厚みで形成されている。この緩衝層１０２上には、不純物がドープされていない（以下、アンドープトと称する）ＧａＮからなる電子走行層１０４が、２〜３μｍの厚みで形成されている。電子走行層１０４上には、アンドープトＡｌＧａＮからなる電子供給層１０６が、１０〜４０ｎｍの厚みで形成されている。電子走行層１０４の、電子供給層１０６とのヘテロ界面近傍（約１０ｎｍ付近）には２次元電子層１０５が形成されている。この電子供給層１０６上には、ＧａＮからなるキャップ層１０８が、１〜４０ｎｍの厚みで形成されている。そして、キャップ層１０８とオーミック接合してソース電極１１０およびドレイン電極１１２が形成されている。ソース電極１１０およびドレイン電極１１２の間には、キャップ層１０８とショットキー接合して、ゲート電極１１４が形成されている。このＨＥＭＴ１００を隣接する他の素子と電気的に分離するために、電子供給層１０６と電子走行層１０４との界面よりも深い深さを有する素子分離層１１６，１１６が形成されている。
このＨＥＭＴ１００においては、ゲート電極１１４に信号電圧を印加することで、ドレイン電極１１２から増幅された出力電力を得る。
従来、電子走行層１０４は、２〜３μｍの厚みが必要とされてきた。これは、ＳｉＣ基板１０１と、電子走行層１０４（ＧａＮ）との格子不整合に由来して、電子走行層１０４中に導入される多数の結晶欠陥を解消するためである。つまり、結晶欠陥を解消して、結晶性が良好な電子走行層１０４を得るためには、電子走行層１０４は、この程度の厚み（２〜３μｍ）が必要であると考えられていた。
石川 博康他，「ＭＯＣＶＤ法による４インチＳｉ基板上ＧａＮ及びＡｌＧａＮ／ＧａＮへテロ構造の結晶成長」，信学技報，Ｖｏｌ．１０３，Ｎｏ．３４２，ｐｐ．９−１３
このＨＥＭＴ１００において、ゲート電極１１４に大きな負の電圧を印加した場合、ゲート電極１１４の下部の電子走行層１０４には大きな空乏層が形成される。そのため、ソース電極１１０とドレイン電極１１２との間には電流が流れなくなる。ゲート電極１１４に大きな負の電圧を印加した状態で、ドレイン電極１１２に印加する正の電圧を大きくしていくと、ある電圧（オフ耐圧）を境にして、電子なだれ現象（アバランシェ現象）が発生し、ソース電極１１０とドレイン電極１１２間に大電流が流れ、ＨＥＭＴ１００を破壊してしまう。
従来のＨＥＭＴ１００は、このオフ耐圧が、５０Ｖ程度と低いため、ドレイン電極１１２に大きな電圧を印加することができず、結果として、大きな出力電力を得ることができないという問題点があった。
この発明は、このような問題点に鑑みなされたものであり、したがって、この発明の目的は、オフ耐圧を従来よりも高めることで、大きな出力電力を得ることができる半導体装置形成用ウエハ、その製造方法、および電界効果型トランジスタを提供するにある。
上述の課題を解決するために、請求項１に記載の半導体装置形成用ウエハは、基板と電子走行層と電子供給層とを備えている。電子走行層は、ＧａＮからなり、基板の主面側に形成されている。電子供給層は、ＡｌＧａＮからなり、電子走行層上に形成されている。そして、電子走行層の厚みが０．２〜０．９μｍとされている。
請求項１に記載の発明によれば、電子走行層の厚みを従来技術（２〜３μｍ）に比べて薄い０．２〜０．９μｍとすることにより、この発明の半導体装置形成用ウエハを用いて電界効果型トランジスタを形成した場合、空乏層を迂回してソースとドレインとの間を流れる電流を小さくすることができる。これにより、オフ耐圧を高めることができる。
また、請求項２に記載の半導体装置形成用ウエハは、基板として、ＳｉＣ、サファイアまたはＳｉを用いることを特徴とする。
請求項２に記載の発明によれば、ＳｉＣ基板、サファイア基板またはＳｉ基板上に、オフ耐圧の高い電界効果型トランジスタを形成することができる。
また、請求項３に記載の半導体装置形成用ウエハは、基板と電子走行層との間に、緩衝層として、ＡｌＮ層、または電子走行層よりも低い温度で成長されたＧａＮからなる層が形成されていることを特徴とする。
請求項３に記載の発明によれば、ＡｌＮ層または電子走行層よりも低い温度で成長されたＧａＮ層からなる緩衝層が、基板に電子走行層（ＧａＮ）を成長させる際の種結晶となるので、基板上に容易に電子走行層を成長させることができる。
また、請求項４に記載の半導体装置形成用ウエハの製造方法は、上述の半導体装置形成用ウエハの製造方法であって、基板の主面に緩衝層を成長させる工程と、緩衝層上に０．２〜０．９μｍの厚みで電子走行層を成長させる工程と、電子走行層上に電子供給層を成長させる工程とを含むことを特徴とする。
請求項４に記載の発明によれば、従来技術（２〜３μｍ）に比べて薄い０．２〜０．９μｍの厚みの電子走行層を有する半導体装置形成用ウエハを製造することができる。この結果、この半導体装置形成用ウエハに形成された電界効果型トランジスタのオフ耐圧を高くすることができる。
また、請求項５に記載の電界効果型トランジスタは、上述の半導体装置形成用ウエハに形成された、窒化ガリウム系化合物半導体からなることを特徴とする。
請求項５に記載の発明によれば、従来技術に比べてオフ耐圧が高い電界効果型トランジスタを得ることができる。
この発明の半導体装置形成用ウエハ、その製造方法、および電界効果型トランジスタによれば、ＧａＮ系電界効果型トランジスタのオフ耐圧を従来よりも高めることができる。この結果、従来よりも大きな出力電力を得ることができる。
つぎに、図を参照して、この発明の実施の形態につき説明する。尚、各図は、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例について説明するが、各構成要素の材質及び数値的条件などは、単なる好適例に過ぎない。従って、この発明は、以下の実施の形態に何ら限定されない。
（実施の形態１）
図１〜図８を参照して、実施の形態１のＨＥＭＴの構造および動作につき説明する。図１は、ＨＥＭＴの断面構造を概略的に示す断面図である。図２は、ドレイン電圧とドレイン電流との関係（以下、Ｉ−Ｖ特性と称する）を示す図である。図３は、ＨＥＭＴの基本的動作の説明に供する断面切り口を示す図である。図４は、ＨＥＭＴの具体的動作の説明に供するＩ−Ｖ特性を示す図である。図５は、ＨＥＭＴのオフ耐圧の説明に供する図である。図６は、ＨＥＭＴの膜厚とオフ耐圧との関係を示す図である。図７は、ＨＥＭＴの製造工程を説明するための主要工程段階での断面切り口を示す図である。図８は、ＨＥＭＴの製造工程を説明するための主要工程段階での断面切り口を示す図である。
図１に示す構成例につき説明する。ＨＥＭＴ１０は、基板１２、緩衝層１４、電子走行層１６、電子供給層１８、キャップ層２０、および素子分離層２２，２２等を備えている。
基板１２は、半絶縁性ＳｉＣ結晶からなる。そして、基板１２の主面１２ａには、緩衝層１４が形成されている。
緩衝層１４は、ＡｌＮからなり、基板１２の主面１２ａに、ＭＯＣＶＤ（ｍｅｔａｌｌｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を用いて、約１１００℃の温度において成長されている。緩衝層１４は、好ましくは、たとえば、約１００ｎｍの厚みとするが、１０〜２００ｎｍの範囲で、設計に応じた任意好適な厚みとすることができる。
電子走行層１６は、アンドープトＧａＮからなり、ＭＯＣＶＤ法を用いて、約１０７０℃の温度において、緩衝層１４上に成長されている。電子走行層１６は、好ましくは、たとえば０．５μｍの厚みとするが、０．２〜０．９μｍの範囲で、オフ耐圧Ｖoff等を考慮して、設計に応じた任意好適な厚みとすることができる。なお、製造上の理由により、電子走行層１６の厚みは、ある成長目標膜厚に対して、最大で±２０％程度の誤差を不可避的に含むことが知られている。「電子走行層１６の厚みを０．２〜０．９μｍとする」とは、上述の誤差（±２０％）を含んだ電子走行層１６の厚みが、０．２〜０．９μｍにあることを意味する。
電子供給層１８は、アンドープトＡｌ0.25Ｇａ0.75Ｎからなり、ＭＯＣＶＤ法を用いて、約１０７０℃の温度において電子走行層１６上に成長されている。電子供給層１８は、好ましくは、たとえば２０ｎｍの厚みとするが、１０〜４０ｎｍの範囲で、設計に応じた任意好適な厚みとすることができる。
電子走行層１６（ＧａＮ）と、電子供給層１８（Ａｌ0.25Ｇａ0.75Ｎ）とのヘテロ界面においては、格子不整合により生じるピエゾ効果により、ヘテロ界面近傍（約１０ｎｍ付近）の電子走行層１６に電子が誘起蓄積され、この電子により、２次元電子層３０が形成される。
キャップ層２０は、アンドープトＧａＮからなり、ＭＯＣＶＤ法を用いて、約１０７０℃の温度において電子供給層１８上に成長されている。キャップ層２０は、電子供給層１８の保護層としての機能を有する。キャップ層２０は、好ましくは、たとえば５ｎｍの厚みとするが、設計に応じた任意好適な厚みとすることができる。
そして、キャップ層２０上には、キャップ層２０とオーミック接合したソース電極２４およびドレイン電極２６が互いに離間して設けられている。また、ソース電極２４とドレイン電極２６との間には、ソース電極２４およびドレイン電極２６と離間して、キャップ層２０とショットキー接合したゲート電極２８が設けられている。ここで、ＨＥＭＴ１０のゲート長、すなわち、ゲート電極２８の図１中左右方向の長さは、好ましくは、たとえば１μｍとする。また、ゲート幅、すなわち、ゲート電極２８の図１に垂直な方向の長さは、好ましくは、たとえば１０μｍとする。
また、ＨＥＭＴ１０を隣接する他の素子と電気的に分離するための素子分離層２２，２２が、ソースおよびドレイン電極２４，２６とそれぞれ離間して、ソースおよびドレイン電極２４，２６を挟むように設けられている。この素子分離層２２，２２は、ＡｒイオンやＣｒイオンを、キャップ層２０の表面から、２次元電子層３０よりも深い深さに渡って注入することにより、形成されている。これにより、キャップ層２０、電子供給層１８および電子走行層１６の結晶構造が破壊され、イオン注入領域が絶縁化する。
以上、ＨＥＭＴ１０の構造を説明したが、図１に示したＨＥＭＴ１０は、電子走行層１６の厚みが０．５μｍである点を除けば、図１０に示した従来のＨＥＭＴ１００と同様の構造を有している。
つぎに、図２および図３を参照して、ＨＥＭＴ１０の基本的動作につき、説明する。
図２は、ゲート電極２８に印加する電圧Ｖｇ（以下、ゲート電圧とも称する）をＶｇ1、Ｖｇ2およびＶｇ3と３段階に変更し、ソース電極２４を接地して、ドレイン電極２６に印加する正の電圧Ｖｄｓ（以下、ドレイン電圧とも称する）を変化させた場合のドレイン電圧Ｖｄｓ（横軸）とドレイン電流Ｉｄｓ（縦軸）との関係（以下、Ｉ−Ｖ特性と称する）を模式的に示している。ここで、Ｖｇ1＞Ｖｇ2＞Ｖｇ3とし、特に、Ｖｇ3は、大きな負の電圧（たとえば、−６Ｖ）とする。
このとき、ゲート電圧Ｖｇの増加とともに、ドレイン電流Ｉｄｓは大きくなっていく。ゲート電圧Ｖｇ1おけるドレイン電流Ｉｄｓの最大値、つまり、ドレイン電流Ｉｄｓが一定となったときのドレイン電流Ｉｄｓの値をＩｄｓmaxとする。また、Ｉｄｓmaxを与えるドレイン電圧Ｖｄｓの最小値、つまり、Ｖｇ1のグラフの変曲点におけるドレイン電圧Ｖｄｓを、ニー電圧Ｖｄｓkneeとする。
ゲート電圧Ｖｇを変化させた場合、ＨＥＭＴ１０では、以下のような現象が生じる。すなわち、ゲート電圧Ｖｇを変化させると、この電圧Ｖｇに応じて、ゲート電極２８の下部に、電子が存在することができない空乏層３１（図３参照）が形成される。ゲート電極２８に印加する電圧Ｖｇを負から正へと大きくするにともなって、この空乏層３１は、縮小していく。空乏層３１の縮小にともなって、電子は、電子走行層１６を移動し易くなる。つまり、ドレイン電流Ｉｄｓが増加していく。
ここで、ゲート電極２８に大きな負の電圧Ｖｇ3を印加した場合に注目する。この場合、図３に示すように、空乏層３１は、２次元電子層３０よりも深い領域にまで拡大する。この空乏層３１により、ソース電極２４からドレイン電極２６への電子の流れが塞き止められる。よって、図２のＶｇ3のグラフに示されるように、ドレイン電圧Ｖｄｓを増加させてもドレイン電流Ｉｄｓはほとんど流れない。
しかし、ある所定のドレイン電圧Ｖｄｓであるオフ耐圧Ｖoffを越えると、電子なだれ現象（アバランシェ現象）が発生する。これにより、電子はその数を増しながら、空乏層３１を迂回して、ソース電極２４からドレイン電極２６へと一気に流れる。つまり、図２のＶｇ3のグラフに示されるように、Ｖoff以上のドレイン電圧Ｖｄｓ領域において、ドレイン電流Ｉｄｓが急激に増加し始める。
一般的には、オフ耐圧Ｖoffとは、ゲート電極２８に大きな負の電圧を印加した状態において、ゲート幅１μｍあたりに換算して、１μＡのドレイン電流Ｉｄｓが検出されるドレイン電圧Ｖｄｓで定義される。
また、オフ耐圧Ｖoffよりも僅かに低いドレイン電圧Ｖｄｓ、つまり、電子なだれ現象が生じる直前のドレイン電圧をＶｄｓmaxとする（Ｖoff＞Ｖｄｓmax）。このとき、ドレイン電極２６から取り出せる出力電力は、近似的に、（Ｖｄｓmax−Ｖｄｓknee）×Ｉｄｓmax／８と表すことができる。ここで、ニー電圧Ｖｄｓkneeと、ドレイン電流の最大値Ｉｄｓmaxを一定とした場合、出力電力を大きくするためには、Ｖｄｓmax、すなわちオフ耐圧Ｖoffを大きくすることが効果的であることがわかる。
つぎに、図４〜図６を参照して、ＨＥＭＴ１０の具体的動作につき、説明する。
ここでは、この実施の形態のＨＥＭＴ１０の特徴を明確にするために、電子走行層１６の厚みが異なる以外は、ＨＥＭＴ１０と同様の構造を有するＨＥＭＴ７０及びＨＥＭＴ８０を製作した。なお、ＨＥＭＴ７０における電子走行層１６の厚みは、１．０μｍである。また、ＨＥＭＴ８０における電子走行層１６の厚みは２．０μｍである。なお、電子走行層１６の厚みが０．９μｍよりも厚いＨＥＭＴ７０，８０は、従来の技術に相当する。
図４（Ａ）〜（Ｃ）は、それぞれ、ＨＥＭＴ１０，７０および８０のＩ−Ｖ特性を示している。図４において、縦軸は、ドレイン電流Ｉｄｓ（ｍＡ）であり、および横軸は、ドレイン電圧Ｖｄｓ（Ｖ）である。また、個々のグラフに添えた数値は、ゲート電極２８に印加する電圧、すなわちゲート電圧Ｖｇである。ここでは、ゲート電圧Ｖｇを、＋１Ｖから、１Ｖ間隔で、−６Ｖまで変化させている。
図４（Ｃ）によれば、電子走行層１６の厚みが２．０μｍであるＨＥＭＴ８０は、ゲート電極２８に大きな負の電圧（たとえば、−６Ｖ）を印加しても、Ｖｄｓが５０Ｖ付近からドレイン電流Ｉｄｓが流れ始める。つまり、ＨＥＭＴ８０のオフ耐圧Ｖoffは５０Ｖ付近であることがわかる。
それに対して、図４（Ａ）および図４（Ｂ）のそれぞれに示したＩ−Ｖ特性を有するＨＥＭＴ１０および７０においては、ゲート電極２８に大きな負の電圧（たとえば、−６Ｖ）を印加した場合、Ｖｄｓの測定範囲（０〜１００Ｖ）では、ドレイン電流Ｉｄｓはほとんど０Ａである。
図５（Ａ）〜（Ｃ）は、それぞれ、ＨＥＭＴ１０，７０および８０のオフ耐圧Ｖoffの測定結果を示している。図５において縦軸は、ドレイン電流Ｉｄｓ（Ａ）、およびゲート電流Ｉｇ（Ａ）であり、ならびに横軸は、ドレイン電圧Ｖｄｓ（Ｖ）である。図中に描かれた２本のグラフのうち、点線が、ゲート電流Ｉｇであり、および実線が、ドレイン電流Ｉｄｓである。
図５において、ドレイン電流Ｉｄｓのほかにゲート電流Ｉｇをプロットしたのは、ソース電極２４からドレイン電極２６へと流れる電流の、ドレイン電流Ｉｄｓに対する寄与を明確にするためである。すなわち、ドレイン電流Ｉｄｓは、（ｉ）ソース電極２４からドレイン電極２６に流れる電流、および、（ｉｉ）ゲート電極２８からドレイン電極２６に流れる電流（ゲート電流Ｉｇ）の和である。つまり、（ｉ）のソース電極２４からドレイン電極２６に流れる電流の大きさを正確に知るためには、ドレイン電流Ｉｄｓからゲート電流Ｉｇを差し引かなければならない。すなわち、図５において、ドレイン電流Ｉｄｓとゲート電流Ｉｇとの差分が、（ｉ）のソース電極２４からドレイン電極２６に流れる電流の大きさを表している。
なお、図５（Ａ）〜（Ｃ）の測定においては、ゲート電圧Ｖｇは、いずれも、−６Ｖとしている。
図５（Ｃ）によれば、ＨＥＭＴ８０においては、ゲート電流Ｉｇは、ドレイン電圧Ｖｄｓによらず、ほぼ０Ａである。それに対し、ドレイン電流Ｉｄｓは、ドレイン電圧Ｖｄｓが約４０Ｖ付近から、急激に増加し始める。つまり、約４０Ｖ付近から、電子なだれ現象により、ソース電極２４からドレイン電極２６に流れる電流が増加することがわかる。
上述のようにオフ耐圧Ｖoffは、ゲート幅１μｍあたりで、１μＡのドレイン電流Ｉｄｓが検出されるドレイン電圧Ｖｄｓで定義される。この定義に従えば、ゲート幅が１０μｍであるＨＥＭＴ８０においては、１０μＡのドレイン電流Ｉｄｓが流れるドレイン電圧Ｖｄｓがオフ耐圧Ｖoffとなる。よって、図５（Ｃ）から、ＨＥＭＴ８０のオフ耐圧Ｖoffは、約４６Ｖと求まる。
上述のように、大きな負のゲート電圧Ｖｇを印加すると、ゲート電極２８下の電子走行層１６には、２次元電子層３０よりも深い空乏層３１が形成される。電子なだれ現象により発生するドレイン電流Ｉｄｓは、空乏層３１を迂回するように、空乏層３１の下側の電子走行層１６を移動する電子によるものである。つまり、ＨＥＭＴ８０では、ゲート電極２８の下側の電子走行層１６に大きな空乏層３１を形成したとしても、電子走行層１６が厚いために、電子は、空乏層３１を迂回するように、空乏層３１の下側の電子走行層１６を移動してしまう。これが、ＨＥＭＴ８０のオフ耐圧Ｖoffが小さい原因である。
図５（Ｂ）によれば、ＨＥＭＴ７０においては、ドレイン電圧Ｖｄｓが約１８０Ｖ付近までは、ドレイン電流Ｉｄｓはほぼ０Ａである。そして、ドレイン電圧Ｖｄｓが約１８０Ｖ付近からドレイン電流Ｉｄｓの増加が見られる。図５（Ｃ）の場合と同様にして、図５（ｂ）から求めたＨＥＭＴ７０のオフ耐圧Ｖoffは、約１７８Ｖである。
図５（Ａ）によれば、ＨＥＭＴ１０では、ドレイン電圧Ｖｄｓが１３０Ｖ付近から、ドレイン電流Ｉｄｓが僅かに増加する。しかし、ドレイン電流Ｉｄｓとともに、ゲート電流Ｉｇも増加しているので、このドレイン電流Ｉｄｓの増加は、電子なだれ現象によるものではなく、ゲート電流Ｉｇの増加によるものと判断できる。上述の定義にしたがって、図５（Ａ）から求めた、ＨＥＭＴ１０におけるオフ耐圧Ｖoffは、約１９３Ｖである。
このようにＨＥＭＴ１０において、従来よりも大きなオフ耐圧Ｖoffが得られる理由は、電子走行層１６の厚みを従来よりも薄くしているためである。つまり、電子走行層１６の厚みが薄い（０．５μｍ）、ＨＥＭＴ１０は、空乏層３１が、電子走行層１６の厚み（０．５μｍ）程度の深さにまで達しており、いわば、電子の移動できる領域が狭くなっている。これにより、高いドレイン電圧Ｖｄｓが印加されたとしても、電子が空乏層３１を迂回して移動しにくくなる。その結果、オフ電圧Ｖoffが大きくなる。
表１に、ＨＥＭＴ１０，７０，８０において、２次元電子層３０に存在する２次元電子の特性を示す。なお、表１に示した２次元電子の特性は、ファンデアポー型のホール効果測定器を用いて測定したものである。
Figure 2006269862
表１から、電子走行層１６の厚さを薄くしていくと、つまり、ＨＥＭＴ８０からＨＥＭＴ１０にかけて、若干２次元電子移動度および２次元電子濃度が減少する傾向が見られる。しかし、電子走行層１６の厚さが０．５μｍであるＨＥＭＴ１０においても、高電子移動度トランジスタ（ＨＥＭＴ）の動作に充分なだけの２次元電子濃度および２次元電子移動度が保たれている。
図６に、電子走行層１６の厚みを種々に変更した以外は、ＨＥＭＴ１０と同様の構造を有する９種類のＨＥＭＴにおける電子走行層１６の厚み（横軸）とオフ耐圧Ｖoff（縦軸）との関係を示す。なお、図６には、ＨＥＭＴ１０，７０および８０に対応する点もプロットされている。
図６によれば、電子走行層１６の厚みを薄くするにともなって、オフ耐圧Ｖoffが高くなっていくことがわかる。すなわち、電子走行層１６の厚みが２．０μｍのＨＥＭＴでは、オフ耐圧Ｖoffは約５０Ｖである。電子走行層１６の厚みが１．０μｍのＨＥＭＴでは、オフ耐圧Ｖoffは約１８０Ｖである。電子走行層１６の厚みが０．５μｍの、この発明のＨＥＭＴでは、オフ耐圧Ｖoffは、平均して約２２０Ｖである。
つぎに、図７および図８を参照して、ＨＥＭＴ１０の製造方法につき説明する。
まず、厚さが約３００μｍの半絶縁性ＳｉＣ結晶からなる基板１２を準備する。
つぎに、約１１００℃の温度において、ＡｌＮからなる緩衝層１４を、主面１２ａ上に、ＭＯＣＶＤ法で約１００ｎｍの厚みで成長する。
つぎに、約１０７０℃の温度において、アンドープトＧａＮからなる電子走行層１６を、緩衝層１４上に、ＭＯＣＶＤ法で約０．５μｍの厚みで成長する。
つぎに、約１０７０℃の温度において、アンドープトＡｌ0.25Ｇａ0.75Ｎからなる電子供給層１８を、電子走行層１６上に、ＭＯＣＶＤ法で約２０ｎｍの厚みで成長する。
つぎに、約１０７０℃の温度において、アンドープトＧａＮからなるキャップ層２０を、電子供給層１８上に、ＭＯＣＶＤ法で約５ｎｍの厚みで成長する。
このようにして、電子走行層１６と電子供給層１８とのへテロ界面近傍の電子走行層１６中に２次元電子層３０が形成された、半導体装置形成用ウエハ３２が得られる（図７（Ａ）参照）。
つぎに、ＨＥＭＴ１０を他の素子と電気的に分離するための素子分離層２２，２２を形成する。具体的には、素子分離層２２，２２の形成予定領域を除いた領域を、フォトレジスト等のイオン注入保護膜で被覆した上で、２次元電子層３０を超える深さでＡｒイオンをイオン注入する。この後、イオン注入保護膜を公知の方法で除去する。これにより、イオンが注入された領域で、キャップ層２０、電子供給層１８および電子走行層１６の結晶構造が破壊され、この領域が絶縁化し、素子分離層２２，２２が形成される（図７（Ｂ）参照）。
つぎに、ソース電極２４およびドレイン電極２６を作成する。具体的には、フォトリソグラフィー技術を用いて、ソース電極２４およびドレイン電極２６の形成予定領域を除いた領域をフォトレジストにより被覆する。その上で、約１５ｎｍのＴｉ、および約２００ｎｍのＡｌをこの順序で蒸着する。ついで、リフトオフ法を用いて、フォトレジストとともに、不用のＴｉおよびＡｌを除去して、ソース電極２４およびドレイン電極２６に対応する領域にのみ、Ａｌ／Ｔｉ積層構造を残す。その後、約７００℃の温度で、２〜３分程度の熱処理を行うことにより、基板１２とオーミック接合されたソース電極２４およびドレイン電極２６を得る（図８（Ａ）参照）。
つぎに、ゲート電極２８を作成する。具体的には、フォトリソグラフィー技術を用いて、ゲート電極２８の形成予定領域を除いた領域をフォトレジストにより被覆する。その上で、約５０ｎｍのＮｉ、および約５００ｎｍのＡｕをこの順序で蒸着する。ついで、リフトオフ法を用いて、フォトレジストとともに、不用のＮｉおよびＡｕを除去して、ゲート電極２８に対応する領域にのみ、Ａｕ／Ｎｉ積層構造を残す。その後、約７００℃の温度で、２〜３分程度の熱処理を行うことにより、基板１２とショットキー接合されたゲート電極２８を得る（図８（Ｂ）参照）。
これにより、ＨＥＭＴ１０を得る。
このように、この実施の形態のＨＥＭＴ１０は、電子走行層１６の厚みを従来技術（２〜３μｍ）に比べて薄い０．２〜０．９μｍとしている。これにより、空乏層３１を迂回してソース−ドレイン間を移動する電子の量を少なくすることができる。この結果、ＧａＮ系であるＨＥＭＴ１０のオフ耐圧Ｖoffが高まる。具体的には、電子供給層１６の厚みを０．５μｍとしたＨＥＭＴ１０のオフ耐圧Ｖoffは、１９３Ｖである。これは、電子供給層１６の厚みが２．０μｍである従来型のＨＥＭＴ８０の約４倍の値である。また、電子供給層１６の厚みが１．０μｍであるＨＥＭＴ７０に比べても、約１５Ｖほど高い値を示している。このようにＨＥＭＴ１０は、従来に比べてオフ耐圧Ｖoffが高いので、従来よりも大きな出力電力を得ることができる。
また、この実施の形態のＨＥＭＴ１０では、ＳｉＣ結晶からなる基板１２上に、オフ耐圧Ｖoffの高いＧａＮ系高電子移動度トランジスタを形成することができる。
また、この実施の形態のＨＥＭＴ１０は、基板１２の主面１２ａと電子走行層１６との間に、ＡｌＮからなる緩衝層１４を設けているので、この緩衝層１４が、基板１２に電子走行層１６（ＧａＮ）を成長させる際の種結晶となり、基板１２の主面１２ａ上に容易に電子走行層１６を成長させることができる。
また、この実施の形態のＨＥＭＴ１０の製造方法は、電子供給層１６を薄くする以外は、従来の製造方法と同様である。よって、ＨＥＭＴ１０の製造に、既存の製造ラインを、変更を加えることなく利用できる。また、電子供給層１６を従来よりも薄くしているので、電子供給層１６の成長に要する時間を短縮でき、結果として、ＨＥＭＴ１０の製造時のスループットを向上することができる。
また、この実施の形態の半導体装置形成用ウエハ３２を用いることで、従来よりもオフ耐圧Ｖoffの高いＧａＮ系ＨＥＭＴ１０を得ることができる。
なお、この実施の形態においては、電子供給層１６の厚みを０．２〜０．９μｍとしているが、電子供給層１６の厚みは、０．３〜０．９μｍであれば、より好適である。
電子供給層１６の厚みが０．３μｍ以上では、２次元電子層３０において、ＨＥＭＴとして動作するために充分なだけの２次元電子濃度および２次元電子移動度が得られる。電子供給層１６の厚みが０．２μｍ以上かつ０．３μｍ未満の範囲では、電子供給層１６の厚みが０．３μｍ以上の場合に比べて劣るものの、２次元電子層３０において、実用上許容できる程度の２次元電子濃度および２次元電子移動度が得られる。電子供給層１６の厚みが０．２μｍ未満の場合、本発明者らのＴＥＭ（透過型電子顕微鏡）観察によれば、緩衝層１４（ＡｌＮ）と電子供給層１６（ＧａＮ）との界面から発生するする貫通転位等の結晶欠陥が、電子供給層１６中に多数存在するために好ましくない。
また、電子供給層１６は、０．９μｍ以下であることが好ましい。電子供給層を０．９μｍ以下とすることにより、図６に示すように、約２００Ｖ以上のオフ耐圧Ｖoffを得ることができる。
なお、この実施の形態においては、基板１２としてはＳｉＣを用いているが、サファイア基板や、Ｓｉ基板を用いてもよい。
また、緩衝層１４は、ＡｌＮに限定されず、比較的低温（約４７５℃）で、ＭＯＣＶＤ法により成長されたアンドープトＧａＮ層からなる低温バッファ層を用いてもよい。
また、電子供給層１８であるＡｌ0.25Ｇａ0.75Ｎには、不純物としてＳｉを、公知の方法で１×１０17〜５×１０18ａｔｏｍｓ／ｃｍ3程度ドープしてもよい。
（実施の形態２）
図９を参照して、実施の形態２の半導体装置形成用ウエハの構造および動作につき説明する。図９は、実施の形態２の半導体装置形成用ウエハの断面構造を概略的に示す断面図である。
実施の形態２の半導体装置形成用ウエハ４０は、緩衝層１４上に、第２緩衝層４２としてＡｌＧａＮ層を備えている点、および第２緩衝層４２上に、ＡｌＮ層とＧａＮ層とが交互に積層された超格子４４を備えている点の、２点を除けば、実施の形態１で説明した半導体装置形成用ウエハ３２と同様の構造を有している。そこで、半導体装置形成用ウエハ３２と共通する構成要素には、同符号を付し、その説明を適宜省略する。
半導体装置形成用ウエハ４０は、半絶縁性ＳｉＣ結晶からなる基板１２と、緩衝層１４、第２緩衝層４２、超格子４４、電子走行層４６、電子供給層１８、キャップ層２０を備えている。
基板１２は、実施の形態１と同様に、半絶縁性のＳｉＣ結晶である。
緩衝層１４は、厚みが８ｎｍである以外は、実施の形態１と同様の組成（ＡｌＮ）を有しており、実施の形態１と同様にして、基板１２の主面１２ａ上に成長されている。
第２緩衝層４２は、アンドープトＡｌＧａＮからなり、ＭＯＣＶＤ法を用いて、約１０７０℃の温度において、緩衝層１４上に成長されている。第２緩衝層４２は、好ましくは、たとえば４０ｎｍの厚みとするが、設計に応じた任意好適な厚みとすることができる。
超格子４４は、２０ｎｍのアンドープトＧａＮ上に、５ｎｍのアンドープトＡｌＧａＮを成長させた積層体を１周期として、この積層体を２０周期にわたって積層した構造を有している。この超格子４４は、公知のＭＯＣＶＤ法により成長される。
電子走行層４６は、実施の形態１と同様の組成および厚みを有しており、実施の形態１と同様に形成される。
電子供給層１８は、実施の形態１と同様の組成および厚みを有しており、実施の形態１と同様に形成される。
キャップ層２０は、実施の形態１と同様の組成および厚みを有しており、実施の形態１と同様に形成される。
このように、この実施の形態２の半導体装置形成用ウエハ４０を用いてＧａＮ系ＨＥＭＴを製造することにより、実施の形態１のＨＥＭＴ１０と同様に、従来よりもオフ耐圧Ｖoffの高いＨＥＭＴを得ることができる。
また、この実施の形態２の半導体装置形成用ウエハ４０では、第２緩衝層４２および超格子４４を備えているので、これらの層４２，４４が、基板１２と電子走行層４６との間の結晶格子の格子定数の不整合を効果的に吸収する。これにより、電子走行層４６の結晶性が、実施の形態１の電子走行層１６よりも改善する。
つまり、同じ厚みで比較した場合、実施の形態２の電子走行層４６のほうが、実施の形態１の電子走行層１６よりも結晶欠陥が少なく、結晶性に優れている。よって、同じ厚みで比較した場合、電子走行層４６の２次元電子層３０には、実施の形態１の電子走行層１６の２次元電子層３０に比較して、より高濃度の２次元電子が誘起蓄積され、蓄積された２次元電子の移動度も大きい。
また、別言すれば、実施の形態１と同等の２次元電子濃度および２次元電子移動度を達成するために、実施の形態２の電子走行層４６を、実施の形態１の電子走行層１６よりも薄くすることができる。よって、実施の形態２の半導体装置形成用ウエハ４０は、実施の形態１の半導体装置形成用ウエハ３２と同等の２次元電子濃度および２次元電子移動度を保ちながら、オフ耐圧Ｖoffを、を高くすることができる。
なお、この実施の形態２において、超格子４４を構成する積層体として、２０ｎｍのＧａＮ上に５ｎｍのＡｌＧａＮを成長させたものを用いているが、ＧａＮとＡｌＧａＮの厚み、および厚みの比率には、特に制限はなく、設計に応じた任意好適な厚み、および厚みの比率とすることができる。
また、電子供給層４６の厚みの好適な範囲は、実施の形態１で説明したと同様である。
また、この実施の形態２において用いる基板１２の種類に関しては、実施の形態１と同様の変更が可能である。
また、緩衝層１４に関しても、実施の形態１と同様の変更が可能である。
また、電子供給層１８に関しても、実施の形態１と同様の変更が可能である。
実施の形態１のＨＥＭＴの断面構造を概略的に示す断面図である。 実施の形態１のＨＥＭＴにおける、ドレイン電圧とドレイン電流との関係を示す図である。 実施の形態１のＨＥＭＴの基本的動作の説明に供する断面切り口を示す図である。 実施の形態１のＨＥＭＴの具体的動作の説明に供するＩ−Ｖ特性を示す図である。 実施の形態の半導体装置の製造工程を説明するための工程断面図である。 実施の形態１のＨＥＭＴのオフ耐圧の説明に供する図である。 実施の形態１のＨＥＭＴの製造工程を説明するための主要工程段階での断面切り口を示す図である。 実施の形態１のＨＥＭＴの製造工程を説明するための主要工程段階での断面切り口を示す図である。 実施の形態２の半導体装置形成用ウエハの断面構造を概略的に示す断面図である。 従来型のＧａＮ系ＨＥＭＴの断面図である。
符号の説明
１０，７０，８０ ＨＥＭＴ
１２ 基板
１２ａ主面
１４ 緩衝層
１６，４６ 電子走行層
１８ 電子供給層
２０ キャップ層
２２ 素子分離層
２４ ソース電極
２６ ドレイン電極
２８ ゲート電極
３０ ２次元電子層
３１ 空乏層
３２，４０ 半導体装置形成用ウエハ
４２ 第２緩衝層
４４ 超格子

Claims (5)

  1. 基板と、該基板の主面側に形成されたＧａＮからなる電子走行層と、該電子走行層上に形成されたＡｌＧａＮからなる電子供給層とを備え、
    前記電子走行層の厚みが、０．２〜０．９μｍであることを特徴とする半導体装置形成用ウエハ。
  2. 前記基板が、ＳｉＣ、サファイアまたはＳｉであることを特徴とする請求項１に記載の半導体装置形成用ウエハ。
  3. 前記基板と前記電子走行層との間に、緩衝層として、ＡｌＮ層、または前記電子走行層よりも低い温度で成長されたＧａＮからなる層が形成されていることを特徴とする請求項２に記載の半導体装置形成用ウエハ。
  4. 請求項３に記載の半導体装置形成用ウエハの製造方法であって、前記基板の主面に前記緩衝層を成長させる工程と、
    該緩衝層上に０．２〜０．９μｍの厚みで前記電子走行層を成長させる工程と、
    該電子走行層上に前記電子供給層を成長させる工程と
    を含むことを特徴とする半導体装置形成用ウエハの製造方法。
  5. 請求項１〜３のいずれか一項に記載の半導体装置形成用ウエハに形成された、窒化ガリウム系化合物半導体からなることを特徴とする電界効果型トランジスタ。
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