JPS5950559A - 半導体装置保護回路 - Google Patents
半導体装置保護回路Info
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- JPS5950559A JPS5950559A JP57159614A JP15961482A JPS5950559A JP S5950559 A JPS5950559 A JP S5950559A JP 57159614 A JP57159614 A JP 57159614A JP 15961482 A JP15961482 A JP 15961482A JP S5950559 A JPS5950559 A JP S5950559A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、非晶質3iで形成されるpin接合ダイオー
ドまたは薄膜トランジスタを検数個直列接続したものを
さらに複数個並列に接続してなる半導体装置を静電気か
ら保護する半導体装置保護回路に関するもので、例えば
、マ) IJクス駆動密着読取りライ/センサの電気回
路を静電気からケ護する場合などに使用できる。
ドまたは薄膜トランジスタを検数個直列接続したものを
さらに複数個並列に接続してなる半導体装置を静電気か
ら保護する半導体装置保護回路に関するもので、例えば
、マ) IJクス駆動密着読取りライ/センサの電気回
路を静電気からケ護する場合などに使用できる。
第1図に従来のマトリクス駆IaIJl密着詩、取りラ
インセンサの回路図を示す(実願昭55−129258
号参照)。第1図において、1はマ) IJクスj、Q
l) #jのスイッチングに用いる分離ダイオード、2
け光電変換に用いるホトダイオードである。また3゜4
はそれぞれ列及び行駆動用の端子である。ここで、分離
ダイオード1及びホトダイオード2は共に、非晶質Si
を用いて共通プロセスで形成されたpin接合ダイオー
ドを使用しておシ、その電流電圧特性は第2図のような
ものである。即ち、順方向は約0,6Vで電流が立ち上
がり、逆方向は約−50Vでブレイクダウンを起こす。
インセンサの回路図を示す(実願昭55−129258
号参照)。第1図において、1はマ) IJクスj、Q
l) #jのスイッチングに用いる分離ダイオード、2
け光電変換に用いるホトダイオードである。また3゜4
はそれぞれ列及び行駆動用の端子である。ここで、分離
ダイオード1及びホトダイオード2は共に、非晶質Si
を用いて共通プロセスで形成されたpin接合ダイオー
ドを使用しておシ、その電流電圧特性は第2図のような
ものである。即ち、順方向は約0,6Vで電流が立ち上
がり、逆方向は約−50Vでブレイクダウンを起こす。
このダイオードにブレイクダウン電圧v!1以上の電圧
をもつ静電気が逆方向に印加されると、i層が破壊され
、pin接合ダイオードは短絡状態となることが実験で
確かめられている。第1図に示すセンサを取扱う際に、
端子5が接続された状態で端子6に、帯電した手7がさ
れると、図示矢印経路で電流が流れ、逆方向にバイアス
されることになる分離ダイオード8とホトダイオード9
とが破壊される。これに対し、順方向にバイアスされる
ホトダイオード10及び分離ダイオード11は影響を受
けない。
をもつ静電気が逆方向に印加されると、i層が破壊され
、pin接合ダイオードは短絡状態となることが実験で
確かめられている。第1図に示すセンサを取扱う際に、
端子5が接続された状態で端子6に、帯電した手7がさ
れると、図示矢印経路で電流が流れ、逆方向にバイアス
されることになる分離ダイオード8とホトダイオード9
とが破壊される。これに対し、順方向にバイアスされる
ホトダイオード10及び分離ダイオード11は影響を受
けない。
化学せんいなどで帯電した人体の電位は1万V近くにも
達し、このような高C位に帯電した作業員の手が第1図
の端子6等に接触することにより、例示した経路により
数多くの画素(分離ダイオードとホトダイオードとの組
合せからなる)が破壊され、素子の検査や装置への取付
作業における歩留シを著しく低下させていた。
達し、このような高C位に帯電した作業員の手が第1図
の端子6等に接触することにより、例示した経路により
数多くの画素(分離ダイオードとホトダイオードとの組
合せからなる)が破壊され、素子の検査や装置への取付
作業における歩留シを著しく低下させていた。
本発明の目的は、非晶質Siで形成された素子で構成さ
れた半導体装置における上記した静電、気による素子の
破壊を防止することのできる半導体装置保護回路を提供
することにある。
れた半導体装置における上記した静電、気による素子の
破壊を防止することのできる半導体装置保護回路を提供
することにある。
本発明の特徴は、上記目的を達成するために、非晶質S
sで形成される半導体素子を含む直列回路ごとに、その
ブレークダウン電圧よりは小さいが回路駆動用電圧より
は大きいクランプ電圧値をもつクランプ回路を設けて、
このクランプ回路で静電気を放電させる構成とするKあ
る。
sで形成される半導体素子を含む直列回路ごとに、その
ブレークダウン電圧よりは小さいが回路駆動用電圧より
は大きいクランプ電圧値をもつクランプ回路を設けて、
このクランプ回路で静電気を放電させる構成とするKあ
る。
以下図面により本発明の詳細な説明する。
第3図はクランプ回路を、ダイオード列の逆並列回路で
構成した場合の実施例回路図であり、12は第1図にお
ける任意の1絹の画素に対する入出力端子を示し、13
は保護抵抗、14は入出力端子12から見て順方向に直
列接続されたN個のダイオード、15は逆方向に直列接
続されたN個のダイオードであシ、また、16は画素に
接続している信号線である。
構成した場合の実施例回路図であり、12は第1図にお
ける任意の1絹の画素に対する入出力端子を示し、13
は保護抵抗、14は入出力端子12から見て順方向に直
列接続されたN個のダイオード、15は逆方向に直列接
続されたN個のダイオードであシ、また、16は画素に
接続している信号線である。
この第3図実施例回路の電流(I)電圧M特性は第4図
のようになる。ここでVdはダイオード1個あたりの順
方向電圧降下であシ、N個直列に接続されたものが逆並
列に接続されるので、出力電圧Vは−N−VdとN−V
dの間にクランプされることになる。このクランプ電圧
値N−Vdが画素を構成する直列回路のブレークダウン
電圧を越えないようにすれば、画素が保護できる。また
画素駆動用電圧は上記士N−Vd内に収まる必要があり
、これにより、直列接続数Nを決めることができる。正
負のクランプ値は、常忙同−値である必要はなく、画素
を構成する素子の接続状態に応じて正負で異なるクラン
プ値とすれば良く、この場合は、直列接続数Nの値を正
負方向で別々に選択して決めれば良い。以上のクランプ
回路を構成するダイオードとしては、結晶Siで作られ
るダイオードを用いても良いが、画素を構成する非晶質
Si素子と同一プロセスで形成できう点から、非晶質S
t pin接合ダイオードを用いる方が便利である。
のようになる。ここでVdはダイオード1個あたりの順
方向電圧降下であシ、N個直列に接続されたものが逆並
列に接続されるので、出力電圧Vは−N−VdとN−V
dの間にクランプされることになる。このクランプ電圧
値N−Vdが画素を構成する直列回路のブレークダウン
電圧を越えないようにすれば、画素が保護できる。また
画素駆動用電圧は上記士N−Vd内に収まる必要があり
、これにより、直列接続数Nを決めることができる。正
負のクランプ値は、常忙同−値である必要はなく、画素
を構成する素子の接続状態に応じて正負で異なるクラン
プ値とすれば良く、この場合は、直列接続数Nの値を正
負方向で別々に選択して決めれば良い。以上のクランプ
回路を構成するダイオードとしては、結晶Siで作られ
るダイオードを用いても良いが、画素を構成する非晶質
Si素子と同一プロセスで形成できう点から、非晶質S
t pin接合ダイオードを用いる方が便利である。
第5図実施例は、クランプ回路として、第3図における
ダイオード列13の代りに、ゲートとドレインを短絡し
たnチャネルの非晶質S+薄膜電界効果型トランジスタ
17を用いる場合である。
ダイオード列13の代りに、ゲートとドレインを短絡し
たnチャネルの非晶質S+薄膜電界効果型トランジスタ
17を用いる場合である。
このようなりランプ回姑とすることにより、トランジス
タ17が信号線16にしきい値電圧vth以上の電圧が
あると導通するととKよシ、クランプ回路の電流電圧特
性は第6図のようになる。
タ17が信号線16にしきい値電圧vth以上の電圧が
あると導通するととKよシ、クランプ回路の電流電圧特
性は第6図のようになる。
クランプ回路としては、第β図のダイオード列15の代
シに薄膜電界効果トランジスタを用いることも、またダ
イオード列14.15を共に薄膜電界効果トランジスタ
に代えることも可能である。
シに薄膜電界効果トランジスタを用いることも、またダ
イオード列14.15を共に薄膜電界効果トランジスタ
に代えることも可能である。
また第5図において、接続を逆にすることによりpチャ
ネル型トランジスタを用いることもできる。
ネル型トランジスタを用いることもできる。
第7図、第8図は第1図の画素にそれぞれ第3図、第5
図のクランプ回路を設けた実施例回路図である。ここで
、端子18は、画素可動時に一定電圧に固定し、クラン
プ回路を通しての信号の相互干渉を防ぐためのものであ
る。静電気が放電される経路を矢印付き実線で示すが、
このように2つのクランプ回路を直列に通る。
図のクランプ回路を設けた実施例回路図である。ここで
、端子18は、画素可動時に一定電圧に固定し、クラン
プ回路を通しての信号の相互干渉を防ぐためのものであ
る。静電気が放電される経路を矢印付き実線で示すが、
このように2つのクランプ回路を直列に通る。
第12図は第3図実施例回路の平面構造であり、第13
図はその等価回路である。簡単のためクランプ回路中の
ダイオード列は2個直列とした。また第9図、第10図
、第11図はそれぞれ第12図のA−A’ 、 B−B
’ 、 C−C’断面図である。
図はその等価回路である。簡単のためクランプ回路中の
ダイオード列は2個直列とした。また第9図、第10図
、第11図はそれぞれ第12図のA−A’ 、 B−B
’ 、 C−C’断面図である。
第9図〜第13図において、19はクランプ回路の共通
接地配線で、AtやOrなどの金属をスノくツタリング
または蒸着することにより形成される。
接地配線で、AtやOrなどの金属をスノくツタリング
または蒸着することにより形成される。
これと同時に端子12の第1層配線20、非晶質Si
pin 接合ダイオードの下部電極21、信号線16
などが形成される。次にクランプ回路用ダイオード22
及び保護抵抗13として非晶質Siをグロー放電CVD
法により形成する。ここでは下からn導電型、n導電型
(真性導電型)、n導電型の順で形成しており、第13
図の等価回路と対応しているが、この逆の順の形成も可
能である。
pin 接合ダイオードの下部電極21、信号線16
などが形成される。次にクランプ回路用ダイオード22
及び保護抵抗13として非晶質Siをグロー放電CVD
法により形成する。ここでは下からn導電型、n導電型
(真性導電型)、n導電型の順で形成しており、第13
図の等価回路と対応しているが、この逆の順の形成も可
能である。
非晶質Siを形成した後、全面にsio、などの絶縁膜
23をスパッタリング、CVD1.v着などにより形成
し、接続を行なう部分のみ穴24をあける。最後にCr
、Atなどの第2層金属配線25を蒸着などにより形成
して回路を完成させる。以上の回路はガラスなどの絶縁
基板26の上に形成される。
23をスパッタリング、CVD1.v着などにより形成
し、接続を行なう部分のみ穴24をあける。最後にCr
、Atなどの第2層金属配線25を蒸着などにより形成
して回路を完成させる。以上の回路はガラスなどの絶縁
基板26の上に形成される。
第17図は第5図実施例回路の平面構造であり、第18
図はその等価回路である。簡単のためダイオード列14
は2個直列とした。また第14図。
図はその等価回路である。簡単のためダイオード列14
は2個直列とした。また第14図。
第15図、第16図はそれぞれ第17図のA−A’。
B−B’、C−C’断面図である。第9図〜第13図の
場合と同様に、絶縁基板26上に端子12の第1層配線
20、非晶質Si pin接合ダイオードの下部電極
21、信号線16を形成する。
場合と同様に、絶縁基板26上に端子12の第1層配線
20、非晶質Si pin接合ダイオードの下部電極
21、信号線16を形成する。
次にクランプ回路用ダイオード22及び保護抵抗13と
して非晶質Siをグロー放電CV D 喰により形成す
る。また、これとは別に薄膜屯界効果型トランンスタ1
7のゲート絶縁膜27として5i02などをCVD法な
どによ多形成する。さらに、この上にn導電型の非晶質
5i2Bをグロー放電法によ多形成する。次に、第9図
〜第13図の場合と同様に、全面に絶縁膜23を形成し
、接続部の穴24をあけ、ここに第2層金属配線25を
接続して回路を完成させる。なお、29,30.31は
それぞれ非晶質Si薄膜トランジスタ17のドレインシ
ース、ゲートを表わしている。また、本実施例の薄膜ト
ランジスタはn型導電性のものでアリ、エンハンスメン
ト型であるので、そのしきい値電圧vth は正の値を
示す。
して非晶質Siをグロー放電CV D 喰により形成す
る。また、これとは別に薄膜屯界効果型トランンスタ1
7のゲート絶縁膜27として5i02などをCVD法な
どによ多形成する。さらに、この上にn導電型の非晶質
5i2Bをグロー放電法によ多形成する。次に、第9図
〜第13図の場合と同様に、全面に絶縁膜23を形成し
、接続部の穴24をあけ、ここに第2層金属配線25を
接続して回路を完成させる。なお、29,30.31は
それぞれ非晶質Si薄膜トランジスタ17のドレインシ
ース、ゲートを表わしている。また、本実施例の薄膜ト
ランジスタはn型導電性のものでアリ、エンハンスメン
ト型であるので、そのしきい値電圧vth は正の値を
示す。
第19図〜第22図に、本発明の他の実施例として、ク
ランプ回路を非晶質Si薄膜トランジスタで構成される
デバイスに適用した場合を示す。
ランプ回路を非晶質Si薄膜トランジスタで構成される
デバイスに適用した場合を示す。
説明を簡単にするために保護される薄膜トランジスタを
単体トランジスタ32として示しである。
単体トランジスタ32として示しである。
第19図は非晶質Si pin接合ダイオード列の正
逆並列回路で構成されるクランプ回路を、保護されるべ
きトランジスタ32のゲート電極33とドレイン成極3
4との間、及びゲート電極33とソース電極35との間
にそれぞれ設けることにより、これらの電極にかかる静
電気からトランジスタ32を保護する。この第19図回
路の動作範囲は前述の第4図に従って、素子の動作電圧
、ゲート破壊電圧を考慮して設計を行なう。鬼子の構造
は第9図〜第12図に準する。
逆並列回路で構成されるクランプ回路を、保護されるべ
きトランジスタ32のゲート電極33とドレイン成極3
4との間、及びゲート電極33とソース電極35との間
にそれぞれ設けることにより、これらの電極にかかる静
電気からトランジスタ32を保護する。この第19図回
路の動作範囲は前述の第4図に従って、素子の動作電圧
、ゲート破壊電圧を考慮して設計を行なう。鬼子の構造
は第9図〜第12図に準する。
第20図は、直列ダイオード列14と、ゲートとソース
を短絡した薄膜トランジスタ17とを並列接続して構成
されるクランプ回路を設けて深砕を行なうものであり、
動作範囲、構造はそれぞれ第6図、第14図〜第17図
に準する。
を短絡した薄膜トランジスタ17とを並列接続して構成
されるクランプ回路を設けて深砕を行なうものであり、
動作範囲、構造はそれぞれ第6図、第14図〜第17図
に準する。
第21図はり271回路を全て油中7トランジスタで構
成したものであシ、保護されるべき薄膜トランジスタ3
2と同一プロセスで形成されるため、最も導入しやすい
ものである。動作電圧範囲は、薄膜トランジスタのしき
い値をV th として−Vth〜vthである。こ
れでは動作範囲がせ甘過ぎる場合は、クランプ回路の薄
膜トランジスタを直列接続して使用すれば良い。例えば
第22図のように2側石列に接続したものでは動作喧圧
範囲は一2Vth〜2 V thとなる。本体の薄膜ト
ランジスタ32と同一プロセスでクランプ回路内の薄膜
トランジスタを構成した場合、本体素子をしきい値電圧
以上で駆動させることが望ましく、そして第22図実施
例のように2個以上直列接続した薄膜トランジスタをク
ランプ回路内に使用することが望ましい。
成したものであシ、保護されるべき薄膜トランジスタ3
2と同一プロセスで形成されるため、最も導入しやすい
ものである。動作電圧範囲は、薄膜トランジスタのしき
い値をV th として−Vth〜vthである。こ
れでは動作範囲がせ甘過ぎる場合は、クランプ回路の薄
膜トランジスタを直列接続して使用すれば良い。例えば
第22図のように2側石列に接続したものでは動作喧圧
範囲は一2Vth〜2 V thとなる。本体の薄膜ト
ランジスタ32と同一プロセスでクランプ回路内の薄膜
トランジスタを構成した場合、本体素子をしきい値電圧
以上で駆動させることが望ましく、そして第22図実施
例のように2個以上直列接続した薄膜トランジスタをク
ランプ回路内に使用することが望ましい。
本発明によれば、非晶質Siで形成されるpin接合ダ
イオードまたは、同じく非晶質Siで形成される薄膜ト
ランジスタ、で構成される半導体装置置の静電気に対す
る耐圧を大幅に向上させることができる。具体的な数値
例を挙げると、2271回路に非晶質Si pin接
合ダイオードを用いた場合、クランプ回路を設けない場
合の耐圧約5 0 VK対し、この耐圧を約250vま
で向上させることができ、また、非品質Si薄膜トラン
ジスタでクランプ回路を構成した場合も上記と同程度の
耐圧が得られている。なお、この時のダイオードの直列
接続数は10個、薄膜トランジスタのしきい値は1(N
’であった。
イオードまたは、同じく非晶質Siで形成される薄膜ト
ランジスタ、で構成される半導体装置置の静電気に対す
る耐圧を大幅に向上させることができる。具体的な数値
例を挙げると、2271回路に非晶質Si pin接
合ダイオードを用いた場合、クランプ回路を設けない場
合の耐圧約5 0 VK対し、この耐圧を約250vま
で向上させることができ、また、非品質Si薄膜トラン
ジスタでクランプ回路を構成した場合も上記と同程度の
耐圧が得られている。なお、この時のダイオードの直列
接続数は10個、薄膜トランジスタのしきい値は1(N
’であった。
第1図は従来のマ} IJクス駆駆動密着読取シライン
センサ回路図、第2図は非晶質Si pin接合ダイ
オードの電流電圧特性、第3図〜第22図は本発明実施
例説明図で第3図はダイオード列を用いたクランプ回路
を設けた回路図、第4図は第3図のクランプ回路の電流
電圧特性図、第5図はダイオード列と薄膜トランジスタ
とを用いたクランプ回路を設けた回路図、第6図は第5
図のクランプ回路の電流電圧特性図、第7図は第3図を
ラインセンサに適用した回路図、第8図は第5図をライ
ンセンサに適用した回路図、第9図〜第13図は第3図
回路に対する構造断面図、平面図、等価回路図、第14
図〜第18図は第5図回路に対する構造断面図、平面図
、等価回路図、第19図〜第22図は薄膜トランジスタ
を保膜対象とする場合のクランプ回路例を示す図である
。 1・・・分離ダイオード、2・・・ホトダイオード、5
・・・接地された端子、7・・・帯電された人体の手、
13罰 7 閤 χ 21 z 循 19 図 第21 ロ 第1頁の続き 0発 明 者 関浩− 国分寺市東恋ケ窪1丁目280番 地株式会社日立製作所中央研究 所内 0発 明 者 塚田俊久 国分寺市東恋ケ窪1丁目280番 地株式会社日立製作所中央研究 所内
センサ回路図、第2図は非晶質Si pin接合ダイ
オードの電流電圧特性、第3図〜第22図は本発明実施
例説明図で第3図はダイオード列を用いたクランプ回路
を設けた回路図、第4図は第3図のクランプ回路の電流
電圧特性図、第5図はダイオード列と薄膜トランジスタ
とを用いたクランプ回路を設けた回路図、第6図は第5
図のクランプ回路の電流電圧特性図、第7図は第3図を
ラインセンサに適用した回路図、第8図は第5図をライ
ンセンサに適用した回路図、第9図〜第13図は第3図
回路に対する構造断面図、平面図、等価回路図、第14
図〜第18図は第5図回路に対する構造断面図、平面図
、等価回路図、第19図〜第22図は薄膜トランジスタ
を保膜対象とする場合のクランプ回路例を示す図である
。 1・・・分離ダイオード、2・・・ホトダイオード、5
・・・接地された端子、7・・・帯電された人体の手、
13罰 7 閤 χ 21 z 循 19 図 第21 ロ 第1頁の続き 0発 明 者 関浩− 国分寺市東恋ケ窪1丁目280番 地株式会社日立製作所中央研究 所内 0発 明 者 塚田俊久 国分寺市東恋ケ窪1丁目280番 地株式会社日立製作所中央研究 所内
Claims (1)
- 【特許請求の範囲】 1、非晶質Siで形成されるpin接合ダイオードまた
は薄膜トランジスタを直列接続したものをさらに並列接
続してなる半導体装置を静電気から保護する半導体装置
保護回路において、上記各直列回路の入力端子と出力端
子との間に共通に配置されて一定電位に固定される共通
配線と上記各直列回路の各入出力端子との間に、各直列
回路のブレークダウン電圧値よシは小さいがその駆動用
電圧値よpは大きいクランプ電圧値をもつクランプ回路
をそれぞれ設けたことを特徴とする半導体装if保咥回
路。 2、前記クランプ回路は、1個または同方向に直列に接
続し′fc蝮数偶数個イオード列と、上記とは導通方向
が逆の1個まfcは複数個のダイオード列とを並列に接
続して構成されるクランプ回路であることを特徴とする
特許請求の範囲第1項記載の半導体装置保護回路。 3、前記クランプ回路は、1個または同方向に直列に接
続した複数明のダイオード列と、ゲート極がソース極ま
たはドレイン極に接続されて上記ダイオード列とは導通
方向を逆にする、非晶質Siによ多形成した薄膜′耐昇
効果トランジスタとを並列に接続して構成されるクラッ
プ回路であることを特徴とする特許請求の範囲第1項記
載の半導体装置保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57159614A JPS5950559A (ja) | 1982-09-16 | 1982-09-16 | 半導体装置保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57159614A JPS5950559A (ja) | 1982-09-16 | 1982-09-16 | 半導体装置保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5950559A true JPS5950559A (ja) | 1984-03-23 |
Family
ID=15697557
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57159614A Pending JPS5950559A (ja) | 1982-09-16 | 1982-09-16 | 半導体装置保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5950559A (ja) |
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-
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- 1982-09-16 JP JP57159614A patent/JPS5950559A/ja active Pending
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