JPS5950559A

JPS5950559A - 半導体装置保護回路

Info

Publication number: JPS5950559A
Application number: JP57159614A
Authority: JP
Inventors: Toru Umaji; 馬路　徹; Hideaki Yamamoto; 英明山本; Yuji Izawa; 井沢　裕司; Eizou Ebii; 戎井　栄三; Koichi Seki; 浩一関; Toshihisa Tsukada; 俊久塚田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-09-16
Filing date: 1982-09-16
Publication date: 1984-03-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、非晶質３ｉで形成されるｐｉｎ接合ダイオー
ドまたは薄膜トランジスタを検数個直列接続したものを
さらに複数個並列に接続してなる半導体装置を静電気か
ら保護する半導体装置保護回路に関するもので、例えば
、マ）　ＩＪクス駆動密着読取りライ／センサの電気回
路を静電気からケ護する場合などに使用できる。

第１図に従来のマトリクス駆ＩａＩＪｌ密着詩、取りラ
インセンサの回路図を示す（実願昭５５−１２９２５８
号参照）。第１図において、１はマ）　ＩＪクスｊ、Ｑ
ｌ）　＃ｊのスイッチングに用いる分離ダイオード、２
け光電変換に用いるホトダイオードである。また３゜４
はそれぞれ列及び行駆動用の端子である。ここで、分離
ダイオード１及びホトダイオード２は共に、非晶質Ｓｉ
を用いて共通プロセスで形成されたｐｉｎ接合ダイオー
ドを使用しておシ、その電流電圧特性は第２図のような
ものである。即ち、順方向は約０，６Ｖで電流が立ち上
がり、逆方向は約−５０Ｖでブレイクダウンを起こす。

このダイオードにブレイクダウン電圧ｖ！１以上の電圧
をもつ静電気が逆方向に印加されると、ｉ層が破壊され
、ｐｉｎ接合ダイオードは短絡状態となることが実験で
確かめられている。第１図に示すセンサを取扱う際に、
端子５が接続された状態で端子６に、帯電した手７がさ
れると、図示矢印経路で電流が流れ、逆方向にバイアス
されることになる分離ダイオード８とホトダイオード９
とが破壊される。これに対し、順方向にバイアスされる
ホトダイオード１０及び分離ダイオード１１は影響を受
けない。

化学せんいなどで帯電した人体の電位は１万Ｖ近くにも
達し、このような高Ｃ位に帯電した作業員の手が第１図
の端子６等に接触することにより、例示した経路により
数多くの画素（分離ダイオードとホトダイオードとの組
合せからなる）が破壊され、素子の検査や装置への取付
作業における歩留シを著しく低下させていた。

本発明の目的は、非晶質Ｓｉで形成された素子で構成さ
れた半導体装置における上記した静電、気による素子の
破壊を防止することのできる半導体装置保護回路を提供
することにある。

本発明の特徴は、上記目的を達成するために、非晶質Ｓ
ｓで形成される半導体素子を含む直列回路ごとに、その
ブレークダウン電圧よりは小さいが回路駆動用電圧より
は大きいクランプ電圧値をもつクランプ回路を設けて、
このクランプ回路で静電気を放電させる構成とするＫあ
る。

以下図面により本発明の詳細な説明する。

第３図はクランプ回路を、ダイオード列の逆並列回路で
構成した場合の実施例回路図であり、１２は第１図にお
ける任意の１絹の画素に対する入出力端子を示し、１３
は保護抵抗、１４は入出力端子１２から見て順方向に直
列接続されたＮ個のダイオード、１５は逆方向に直列接
続されたＮ個のダイオードであシ、また、１６は画素に
接続している信号線である。

この第３図実施例回路の電流（Ｉ）電圧Ｍ特性は第４図
のようになる。ここでＶｄはダイオード１個あたりの順
方向電圧降下であシ、Ｎ個直列に接続されたものが逆並
列に接続されるので、出力電圧Ｖは−Ｎ−ＶｄとＮ−Ｖ
ｄの間にクランプされることになる。このクランプ電圧
値Ｎ−Ｖｄが画素を構成する直列回路のブレークダウン
電圧を越えないようにすれば、画素が保護できる。また
画素駆動用電圧は上記士Ｎ−Ｖｄ内に収まる必要があり
、これにより、直列接続数Ｎを決めることができる。正
負のクランプ値は、常忙同−値である必要はなく、画素
を構成する素子の接続状態に応じて正負で異なるクラン
プ値とすれば良く、この場合は、直列接続数Ｎの値を正
負方向で別々に選択して決めれば良い。以上のクランプ
回路を構成するダイオードとしては、結晶Ｓｉで作られ
るダイオードを用いても良いが、画素を構成する非晶質
Ｓｉ素子と同一プロセスで形成できう点から、非晶質Ｓ
ｔ　　ｐｉｎ接合ダイオードを用いる方が便利である。

第５図実施例は、クランプ回路として、第３図における
ダイオード列１３の代りに、ゲートとドレインを短絡し
たｎチャネルの非晶質Ｓ＋薄膜電界効果型トランジスタ
１７を用いる場合である。

このようなりランプ回姑とすることにより、トランジス
タ１７が信号線１６にしきい値電圧ｖｔｈ以上の電圧が
あると導通するととＫよシ、クランプ回路の電流電圧特
性は第６図のようになる。

クランプ回路としては、第β図のダイオード列１５の代
シに薄膜電界効果トランジスタを用いることも、またダ
イオード列１４．１５を共に薄膜電界効果トランジスタ
に代えることも可能である。

また第５図において、接続を逆にすることによりｐチャ
ネル型トランジスタを用いることもできる。

第７図、第８図は第１図の画素にそれぞれ第３図、第５
図のクランプ回路を設けた実施例回路図である。ここで
、端子１８は、画素可動時に一定電圧に固定し、クラン
プ回路を通しての信号の相互干渉を防ぐためのものであ
る。静電気が放電される経路を矢印付き実線で示すが、
このように２つのクランプ回路を直列に通る。

第１２図は第３図実施例回路の平面構造であり、第１３
図はその等価回路である。簡単のためクランプ回路中の
ダイオード列は２個直列とした。また第９図、第１０図
、第１１図はそれぞれ第１２図のＡ−Ａ’　、　Ｂ−Ｂ
’　、　Ｃ−Ｃ’断面図である。

第９図〜第１３図において、１９はクランプ回路の共通
接地配線で、ＡｔやＯｒなどの金属をスノくツタリング
または蒸着することにより形成される。

これと同時に端子１２の第１層配線２０、非晶質Ｓｉ　
　ｐｉｎ　接合ダイオードの下部電極２１、信号線１６
などが形成される。次にクランプ回路用ダイオード２２
及び保護抵抗１３として非晶質Ｓｉをグロー放電ＣＶＤ
法により形成する。ここでは下からｎ導電型、ｎ導電型
（真性導電型）、ｎ導電型の順で形成しており、第１３
図の等価回路と対応しているが、この逆の順の形成も可
能である。

非晶質Ｓｉを形成した後、全面にｓｉｏ、などの絶縁膜
２３をスパッタリング、ＣＶＤ１．ｖ着などにより形成
し、接続を行なう部分のみ穴２４をあける。最後にＣｒ
、Ａｔなどの第２層金属配線２５を蒸着などにより形成
して回路を完成させる。以上の回路はガラスなどの絶縁
基板２６の上に形成される。

第１７図は第５図実施例回路の平面構造であり、第１８
図はその等価回路である。簡単のためダイオード列１４
は２個直列とした。また第１４図。

第１５図、第１６図はそれぞれ第１７図のＡ−Ａ’。

Ｂ−Ｂ’、Ｃ−Ｃ’断面図である。第９図〜第１３図の
場合と同様に、絶縁基板２６上に端子１２の第１層配線
２０、非晶質Ｓｉ　　ｐｉｎ接合ダイオードの下部電極
２１、信号線１６を形成する。

次にクランプ回路用ダイオード２２及び保護抵抗１３と
して非晶質Ｓｉをグロー放電ＣＶ　Ｄ　喰により形成す
る。また、これとは別に薄膜屯界効果型トランンスタ１
７のゲート絶縁膜２７として５ｉ０２などをＣＶＤ法な
どによ多形成する。さらに、この上にｎ導電型の非晶質
５ｉ２Ｂをグロー放電法によ多形成する。次に、第９図
〜第１３図の場合と同様に、全面に絶縁膜２３を形成し
、接続部の穴２４をあけ、ここに第２層金属配線２５を
接続して回路を完成させる。なお、２９，３０．３１は
それぞれ非晶質Ｓｉ薄膜トランジスタ１７のドレインシ
ース、ゲートを表わしている。また、本実施例の薄膜ト
ランジスタはｎ型導電性のものでアリ、エンハンスメン
ト型であるので、そのしきい値電圧ｖｔｈ　は正の値を
示す。

第１９図〜第２２図に、本発明の他の実施例として、ク
ランプ回路を非晶質Ｓｉ薄膜トランジスタで構成される
デバイスに適用した場合を示す。

説明を簡単にするために保護される薄膜トランジスタを
単体トランジスタ３２として示しである。

第１９図は非晶質Ｓｉ　　ｐｉｎ接合ダイオード列の正
逆並列回路で構成されるクランプ回路を、保護されるべ
きトランジスタ３２のゲート電極３３とドレイン成極３
４との間、及びゲート電極３３とソース電極３５との間
にそれぞれ設けることにより、これらの電極にかかる静
電気からトランジスタ３２を保護する。この第１９図回
路の動作範囲は前述の第４図に従って、素子の動作電圧
、ゲート破壊電圧を考慮して設計を行なう。鬼子の構造
は第９図〜第１２図に準する。

第２０図は、直列ダイオード列１４と、ゲートとソース
を短絡した薄膜トランジスタ１７とを並列接続して構成
されるクランプ回路を設けて深砕を行なうものであり、
動作範囲、構造はそれぞれ第６図、第１４図〜第１７図
に準する。

第２１図はり２７１回路を全て油中７トランジスタで構
成したものであシ、保護されるべき薄膜トランジスタ３
２と同一プロセスで形成されるため、最も導入しやすい
ものである。動作電圧範囲は、薄膜トランジスタのしき
い値をＶ　ｔｈ　　として−Ｖｔｈ〜ｖｔｈである。こ
れでは動作範囲がせ甘過ぎる場合は、クランプ回路の薄
膜トランジスタを直列接続して使用すれば良い。例えば
第２２図のように２側石列に接続したものでは動作喧圧
範囲は一２Ｖｔｈ〜２　Ｖ　ｔｈとなる。本体の薄膜ト
ランジスタ３２と同一プロセスでクランプ回路内の薄膜
トランジスタを構成した場合、本体素子をしきい値電圧
以上で駆動させることが望ましく、そして第２２図実施
例のように２個以上直列接続した薄膜トランジスタをク
ランプ回路内に使用することが望ましい。

本発明によれば、非晶質Ｓｉで形成されるｐｉｎ接合ダ
イオードまたは、同じく非晶質Ｓｉで形成される薄膜ト
ランジスタ、で構成される半導体装置置の静電気に対す
る耐圧を大幅に向上させることができる。具体的な数値
例を挙げると、２２７１回路に非晶質Ｓｉ　　ｐｉｎ接
合ダイオードを用いた場合、クランプ回路を設けない場
合の耐圧約５　０　ＶＫ対し、この耐圧を約２５０ｖま
で向上させることができ、また、非品質Ｓｉ薄膜トラン
ジスタでクランプ回路を構成した場合も上記と同程度の
耐圧が得られている。なお、この時のダイオードの直列
接続数は１０個、薄膜トランジスタのしきい値は１（Ｎ
’であった。

【図面の簡単な説明】

第１図は従来のマ｝　ＩＪクス駆駆動密着読取シライン
センサ回路図、第２図は非晶質Ｓｉ　　ｐｉｎ接合ダイ
オードの電流電圧特性、第３図〜第２２図は本発明実施
例説明図で第３図はダイオード列を用いたクランプ回路
を設けた回路図、第４図は第３図のクランプ回路の電流
電圧特性図、第５図はダイオード列と薄膜トランジスタ
とを用いたクランプ回路を設けた回路図、第６図は第５
図のクランプ回路の電流電圧特性図、第７図は第３図を
ラインセンサに適用した回路図、第８図は第５図をライ
ンセンサに適用した回路図、第９図〜第１３図は第３図
回路に対する構造断面図、平面図、等価回路図、第１４
図〜第１８図は第５図回路に対する構造断面図、平面図
、等価回路図、第１９図〜第２２図は薄膜トランジスタ
を保膜対象とする場合のクランプ回路例を示す図である
。１・・・分離ダイオード、２・・・ホトダイオード、５
・・・接地された端子、７・・・帯電された人体の手、
１３罰　７　閤 χ　２１　ｚ循　１９　　図第２１　　ロ第１頁の続き０発　明　者　関浩− 国分寺市東恋ケ窪１丁目２８０番地株式会社日立製作所中央研究所内０発　明　者　塚田俊久国分寺市東恋ケ窪１丁目２８０番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】１、非晶質Ｓｉで形成されるｐｉｎ接合ダイオードまた
は薄膜トランジスタを直列接続したものをさらに並列接
続してなる半導体装置を静電気から保護する半導体装置
保護回路において、上記各直列回路の入力端子と出力端
子との間に共通に配置されて一定電位に固定される共通
配線と上記各直列回路の各入出力端子との間に、各直列
回路のブレークダウン電圧値よシは小さいがその駆動用
電圧値よｐは大きいクランプ電圧値をもつクランプ回路
をそれぞれ設けたことを特徴とする半導体装ｉｆ保咥回
路。２、前記クランプ回路は、１個または同方向に直列に接
続し′ｆｃ蝮数偶数個イオード列と、上記とは導通方向
が逆の１個まｆｃは複数個のダイオード列とを並列に接
続して構成されるクランプ回路であることを特徴とする
特許請求の範囲第１項記載の半導体装置保護回路。３、前記クランプ回路は、１個または同方向に直列に接
続した複数明のダイオード列と、ゲート極がソース極ま
たはドレイン極に接続されて上記ダイオード列とは導通
方向を逆にする、非晶質Ｓｉによ多形成した薄膜′耐昇
効果トランジスタとを並列に接続して構成されるクラッ
プ回路であることを特徴とする特許請求の範囲第１項記
載の半導体装置保護回路。