JP2005136290A - 半導体装置 - Google Patents
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Abstract
【解決手段】P型半導体よりなるエミッタ領域25、ベース領域として機能するNウェル領域10およびP型エピタキシャル成長層13およびP型半導体基板12をコレクタとするベースオープンの縦型バイポーラトランジスタの表面電極26と、横型MOSFETのドレイン電極22とを金属電極配線27により電気的に接続し、高ESD電圧や高サージ電圧が印加されたときに、ベースオープンの縦型バイポーラトランジスタの動作によりESDおよびサージエネルギーを吸収するとともに、破壊に至る横型MOSFETの降伏耐圧以下の電圧に制限する。
【選択図】 図1
Description
図7は、誘電体分離技術を用いた従来の統合型のインテリジェントスイッチデバイスの構成を示す断面図である。図7に示すように、横型パワーMOSFET部1、その駆動制御をおこなうための駆動制御回路を構成するCMOS回路部2、およびバイポーラトランジスタやツェナーダイオード等により構成される横型サージ吸収素子部3は、それぞれN型半導体のエピタキシャル成長層7,8,9に形成されている。
図8は、PN接合分離技術を用いた従来の統合型のインテリジェントスイッチデバイスの構成を示す断面図である。図8に示すように、P型半導体基板4の上に、高不純物濃度の埋め込みエピタキシャル成長層15を介して、N型エピタキシャル成長層7,8,9が積層されている。N型エピタキシャル成長層7,8,9のそれぞれの間には、接地電位(GND)が印加された高不純物濃度のP型半導体拡散分離領域16が設けられている。このP型半導体拡散分離領域16と、より高電位にバイアスされたN型エピタキシャル成長層7,8,9との間でPN接合逆バイアス分離構造が構成されており、横方向の寄生誤動作が防止されている。
一方、上述したPN接合分離技術を用いたデバイスでは、横型パワーMOSFET部1を構成する半導体素子の高電流動作やESD耐量、ノイズ耐量の向上のため、複数の横方向バイポーラトランジスタや、サイリスタ構造を備える必要がある。これらの横方向素子に流れる電流によって素子間あるいはウェル間で電位変動が生じ、この電位変動によって、誤動作したり、2次破壊に至りやすい。このような欠点を有するPN接合分離技術を用いたデバイスを自動車用途に用いる場合には、埋め込みエピタキシャル成長層15を設けたり、P型半導体拡散分離領域16をより高不純物濃度にして横方向ツェナーダイオードに使用したりしているが、横方向の寄生バイポーラトランジスタやサイリスタの根本的な特性改善には至っていない。そのため、ESD耐量やサージ耐量の向上のためのチップ面積の増加は無視できず、徐々に誘電体分離構造に移行してきている。
本発明は、上記問題点に鑑みてなされたものであって、複雑な分離構造を必要とせず、より小さいチップ面積で高ESD耐量および高サージ耐量を具えた横型MOSFETを有する半導体装置を提供することを目的とする。
また、本発明は、複雑な分離構造を必要とせず、より小さいチップ面積で高ESD耐量および高サージ耐量を具えた横型MOSFETを用いて構成される、複数のパワー半導体素子とその駆動制御回路等とを同一チップ上に集積した統合型のインテリジェントスイッチデバイス、複数のデジタルおよびアナログ信号入力・伝達回路等を一チップに集積した統合型の入力信号・伝達IC、またはそれらデバイスやICにマイクロコンピュータとの通信のためのシリアル通信回路等を集積した統合型のパワーICを提供することを目的とする。
本発明にかかる横型MOSFETは、縦型サージ吸収素子として縦型バイポーラトランジスタのベースオープンとさせた構造について実験をおこなったところ、この構造が効果的にESD耐量を確保できることが判明した。
また、ESD耐量を10kV以上にするためには、ツェナーダイオードの動作抵抗を1Ω以下にする必要があり、またESD耐量を1kV以上にするには、ツェナーダイオードの動作抵抗を8Ω以下にする必要があることがわかった。これより、ESD耐量を高くするためには、耐圧定格を保ちながら、より高不純物濃度基板を用い、より高不純物濃度の拡散を形成し、リーチスルーまたはパンチスルーの条件に設定することが有効であると推定される。上述した結果に基づいて、ESD耐量が1kV以上で、動作抵抗が8Ω以下を狙い、パッド面積と同程度である0.1mm2の素子面積で達成する40V定格以上を想定した半導体基板の抵抗率とリーチスルー、パンチスルーの耐圧降伏条件は、第1導電型半導体基板の抵抗率とすれば約0.3Ωcm〜10Ωcmの範囲となる。
本発明は、上記知見に基づきなされたものであり、ベースオープンとし、かつ半導体基板をコレクタとする縦型バイポーラトランジスタの前記表面電極と、横型MOSFETのソース電極またはドレイン電極とを金属電極配線により電気的に接続することを特徴とする。また、本発明は、縦型バイポーラトランジスタのエミッタ領域の周辺長を長くすることを特徴とする。
本発明の実施の形態1にかかる半導体装置は、横型MOSFETと縦型サージ吸収素子とを、特別な素子分離構造を形成せずに、同一半導体基板上に形成し、横型MOSFETのドレイン電極またはソース電極と縦型サージ吸収素子の表面電極とを金属電極配線により電気的に接続した構成となっている。以下、具体的に実施例1〜3を挙げ、図面を参照しつつ説明する。なお、実施例2、3において、実施例1と同じ構成については、実施例1と同一の符号を付して説明を省略する。
第1のNウェル領域より深く形成された第2のNウェル領域10の表面層には、P型半導体よりなるエミッタ領域25が設けられている。第2のNウェル領域10はベース領域として機能する。これらNウェル領域10、エミッタ領域25、および基板をコレクタ領域として、縦型PNPバイポーラトランジスタ11が構成されている。この縦型PNPバイポーラトランジスタ11の基板表面に形成された表面電極26は、エミッタ領域25にのみ接触している。つまり、縦型PNPバイポーラトランジスタ11は、ベースオープンとさせた構造となっている。表面電極26は、横型MOSFETのドレイン電極22に金属電極配線27を介して電気的に接続されている。表面電極26およびドレイン電極22には、例えば電源電位が印加される。また、基板裏面に設けられた裏面電極28には、例えば接地電位が印加される。
なお、実施例1の半導体装置において、Pウェル領域17がドレイン領域23まで伸びておらずゲート電極21下で終端し、符号20で示した拡張ドレイン領域がない構造としてもよい。
上述した実施例1の構造によれば、第1のNウェル領域14と第2のNウェル領域10とが接触しているため、縦型サージ吸収素子を内蔵する横型MOSFETの平面サイズが小さくなるという利点がある。
上述したように、縦型サージ吸収素子が形成される側のウェル領域と横型MOSFETが形成される側のウェル領域とを分離させた場合には、ESD印加時における縦型サージ吸収素子動作時にも横型MOSFET側のウェル領域内への横方向に拡散するキャリアの注入を抑制し、より横型MOSFETへのESD印加時の影響をなくすことができる。また、この構造では、横型MOSFETのNウェル領域14はドレイン電位に接続できるので、Pウェル領域17をダブルリサーフ条件としMOSFETの高耐圧化を図ることができる。したがって、縦型サージ吸収素子が形成される側のウェル領域と横型MOSFETが形成される側のウェル領域とを接触させた構造(実施例1)と、分離した構造(実施例2、3)のいずれかを、チップ面積をより小さくするか、ESD耐量をどこまで必要とするかということを判断して選べばよい。
具体的には、前記縦型PNPバイポーラトランジスタ11の降伏耐圧は、横型MOSFETが形成されている第1のNウェル領域14とP型エピタキシャル成長層13との接合降伏耐圧以下である。そして、P型エピタキシャル成長層13の抵抗率は0.3〜10Ωcmであり、P型半導体基板12の抵抗率は0.1Ωcm以下である。
図5は、実施例1〜3におけるサージ吸収素子部のエミッタ構造を示す斜視部分断面図である。サージ吸収素子部である縦型バイポーラトランジスタのエミッタ電流は、エミッタ電流集中効果により、エミッタ周辺部に電流が集中し、中央部には僅かしか電流が流れない。このため、電流の不均一分布が引き起こされる。この電流集中を緩和するために、エミッタ面積に対して大きな周辺長をもつエミッタ領域が必要である。図5(a)は通常のストライプのエミッタ構造で、エミッタ領域25とその上のLOCOS酸化膜の開口部が共にストライプ形状となっており、周辺長36もストライプである。図5(b)は櫛歯状のエミッタ構造で、LOCOS酸化膜の開口部が櫛歯状となっており、これに対するエミッタ領域25aもLOCOS酸化膜の開口部に対応する櫛歯状となっており、周辺長36aが櫛歯状とすることで長くなっている。図5(c)は梯子状のエミッタ構造で、LOCOS酸化膜の開口部が(a)と同じストライプ状に加え、更にその間に島状のLOCOS酸化膜37を設けてエミッタ領域25bを梯子状とすることで、ストライプの周辺長36に加え島状のLOCOS酸化膜37の外周の周辺長36bによって周辺長が長くなっている。図5(d)はストライプ状のエミッタ構造で、LOCOS酸化膜の開口部が(a)と同じストライプ状に加え、更にその間に別のストライプ状のLOCOS酸化膜38を設けて2つのストライプのエミッタ領域25c、25dとすることで、ストライプの周辺長36がストライプ状のLOCOS酸化膜38の両側にも形成され周辺長が一層長くなっている。なお、これらは、LOCOS酸化膜の開口部から不純物を注入してエミッタ領域を形成しているため、開口部形状とエミッタ領域の形状が対応した形状となっているが、別のマスクを用いて先に不純物を注入してエミッタ領域を形成し、LOCOS酸化膜に穴あけをして開口部を形成する場合は、開口部形状とエミッタ領域の形状は必ずも一致しないが、何ら問題ない。
図6は、実施例1〜3の半導体装置において、チップレイアウトにおける無駄をもっとも回避することができる配置例を示す図であり、同図(a)は平面レイアウト図、(b)および(c)は(a)のA−A線における断面構造の要部を模式的に示す図である。図6(a)に示すように、横型MOSFET31では、通常、ドレイン電極およびソース電極をそれぞれパッド領域まで配線するための電極配線32,33とワイヤーボンディングパッド34,35の領域が必要となる。これら電極配線32,33の直下またはワイヤーボンディングパッド34,35の領域の直下に、上述した構成の縦型サージ吸収素子を形成することにより、チップ面積全体に対するサージ吸収素子面積の割合を小さくすることができる。図6(b)は、たとえば実施例1の断面図であり、図6(c)はたとえば実施例2の断面図である。
以上において本発明は、上述した各実施の形態および各実施例に限らず、種々変更可能である。また、本発明は、P型およびN型の導電型を逆にしても同様に成り立つ。
10 第2のNウェル領域
13 P型半導体基板(エピタキシャル成長層)
12 基板裏面のP型半導体層(半導体基板)
26 表面電極
17 第1のPウェル領域
22 ドレイン電極
24 ソース電極
27 金属電極配線
11 縦型サージ吸収素子(縦型バイポーラトランジスタ)
32,33 電極配線
34,35 ワイヤーボンディングパッド
Claims (11)
- 第1導電型の半導体基板上に形成された第2導電型の第1のウェル領域および第2導電型の第2のウェル領域と、前記第1のウェル領域に形成された横型MOSFETと、前記半導体基板をコレクタ領域、前記第2のウェル領域をベース領域、前記第2のウェル領域内に形成された第1導電型の第3の領域をエミッタ領域として構成されたベースオープンの縦型バイポーラトランジスタと、前記横型MOSFETのソース電極またはドレイン電極と前記ベースオープンの縦型バイポーラトランジスタのエミッタ電極とを電気的に接続する電極配線とを具備することを特徴とする半導体装置。
- 前記縦型バイポーラトランジスタのエミッタ領域上の酸化膜の開口部が櫛歯形状または2つ以上の開口であることによってエミッタ領域の周辺長を長くしたことを特徴とする請求項1に記載の半導体装置。
- 前記第1のウェル領域と前記第2のウェル領域とは接触していることを特徴とする請求項1または2に記載の半導体装置。
- 前記第1のウェル領域と前記第2のウェル領域とは離れていることを特徴とする請求項1または2に記載の半導体装置。
- 前記第1のウェル領域より前記第2のウェル領域が深く形成されていることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
- 前記縦型バイポーラトランジスタは、前記横型MOSFETのソース電極またはドレイン電極をパッド領域まで配線するための電極配線の直下に配置されていることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
- 前記縦型バイポーラトランジスタは、前記横型MOSFETのソース電極またはドレイン電極をパッド領域まで配線するための電極配線の、ワイヤーボンディングパッド領域の直下に配置されていることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
- 前記縦型バイポーラトランジスタの降伏耐圧は、前記第1のウェル領域と前記半導体基板との接合降伏耐圧以下であることを特徴とする請求項1〜7のいずれか1項に記載の半導体装置。
- 前記半導体基板の裏面に、同一導電型でより不純物濃度が高い半導体層を有することを特徴とする請求項1〜8のいずれか1項に記載の半導体装置。
- 前記半導体基板の抵抗率は0.3〜10Ωcmであることを特徴とする請求項1〜9のいずれか1項に記載の半導体装置。
- 前記半導体基板の裏面の半導体層の抵抗率は0.1Ωcm以下であることを特徴とする請求項1〜10のいずれか1項に記載の半導体装置。
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