JP2010287909A - 半導体装置および降伏電圧の決定方法 - Google Patents
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Abstract
【課題】 統合型のインテリジェントスイッチデバイス、複統合型の入力信号・伝達ICまたは統合型のパワーICなどに用いられる横型MOSFETにおいて、複雑な分離構造を用いずに、より小さいチップ面積でESD耐量およびサージ耐量を高くすること。
【解決手段】 同一基板上に形成され、並列接続されたトランジスタおよびダイオードを備えた半導体装置において、前記トランジスタの降伏動作時の抵抗より前記ダイオードの降伏動作時の抵抗を小さく、かつ、前記トランジスタの二次降伏電流より前記ダイオードの二次降伏電流を大きくする。
【選択図】 図1
【解決手段】 同一基板上に形成され、並列接続されたトランジスタおよびダイオードを備えた半導体装置において、前記トランジスタの降伏動作時の抵抗より前記ダイオードの降伏動作時の抵抗を小さく、かつ、前記トランジスタの二次降伏電流より前記ダイオードの二次降伏電流を大きくする。
【選択図】 図1
Description
本発明は、高ESD(Electro Static Discharge:静電放電)耐量およびEMC(Electro Magnetic Compatibility)を含む高ノイズ耐量を具えたトランジスタを有する半導体装置に関する。
従来より、高ESD耐量およびEMC(Electro Magnetic Compatibility)を含む高ノイズ耐量が要求される自動車電装器および各種産業機器、モータコントロール、OA(オフィスオートメーション)機器、モバイル(携帯)機器または家庭電化機器等において、複数のパワー半導体素子(スイッチ素子)と駆動制御回路等とを同一チップ上に集積した統合型のインテリジェントスイッチデバイスが用いられている。
統合型インテリジェントスイッチデバイスは、サージ電圧やノイズからデバイス内の各素子を保護するため同一半導体基板上にサージ吸収素子が形成されている(例えば、特許文献1参照)。
図3は、横型のMOSFETとサージ吸収素子としての縦型のダイオードを同一半導体基板上に形成した構成を示す断面図である。図3に示すように、横型パワーMOSFET20とサージ吸収素子としての縦型ダイオード30とが半導体基板10上に形成されている。
半導体基板10は高濃度のn層11上の低濃度n層12からなり、低濃度n層12の表面領域にpウエル21,31が形成され、pウエル21内に横型のMOSFET20が形成され、pウエル31内に縦型のダイオード30が形成されている。
pウエル31の表面は高濃度p層32を介してアノード電極33が接続され、アノード電極33はpウエル21の表面の高濃度n層22を介して接続される横型MOSFET20のソース電極27と配線35によって接続されている。25,26はそれぞれ横型MOSFET20のドレイン電極,ゲート電極である。
半導体基板10の裏面に形成された電極13は、ダイオード30のカソード電極となり、pウエル21の表面の高濃度n層24を介して接続される横型MOSFET20のドレイン電極25に配線36によって接続される。
図3の構成において、横型MOSFET20のドレイン電極にESDやサージが印加されると、このESDやサージのエネルギーを縦型ダイオード30が吸収して、横型MOSFET20を保護する。
しかしながら、上述したデバイスを、ESD耐量、サージ・ノイズ耐量の要求が厳しい自動車用途に用いる場合には、10kv〜15kv(試験条件150pF,150Ω)の非常に高いESD耐量が要求され、特にパワー半導体素子においては実力耐量25kv以上の高いESD耐量が要求される。
MOSFET等を備えたパワーICでは上記の要求が満たせない場合には、コンデンサ、ダイオード、抵抗等の素子をディスクリート部品の外付け対応する必要があり、部品点数の増加、組立等の作業工数の増加、コストの増加等の課題がある。
これに対して図3に示す構成を採用することにより、外付け部品の削減を図ることができる。
しかしながら、上記の要求を満たすサージ吸収素子は、所望のサージ吸収能力を満たすためにその能力に余裕を持たせて形成されるため、チップ面積が大きくなる。
複数の素子を1チップに集積し、高耐圧化、微細化を図ってチップ面積を縮小しようとする中でサージ吸収素子の面積が増大するのは、チップ面積を縮小してコストを圧縮するうえでの大きな問題である。
本発明は、上記問題点に鑑みてなされたものであって、過剰なサージ吸収能力を必要とせず、より小さいチップ面積で必要な高ESD耐量および高サージ耐量を備えた横型MOSFETを有する半導体装置を提供することを目的とする。
上記目的を達成するため、本発明者らは鋭意研究をおこなった。その内容について説明する。本発明者らは、60V定格の横型MOSFET20、縦型MOSFET20’および縦型ツェナーダイオード30の素子領域面積に対するESD耐量を求める実験をおこなった。その結果を図4に示す。なお、基板、プロセス条件および素子の降伏電圧は同一である。また、ESD耐量の測定条件として、主に日本国内における自動車用途で用いられる150pF−150Ωの条件を用いて実施した。この自動車用途で要求されるESD耐量は10kV〜15kV以上であり、特に前記MOSFET20,20’に要求される実力耐量は25kV以上である。
従来、上述した要求を満たせない場合には、外付けディスクリート部品として保護コンデンサ、ダイオードおよび抵抗等を追加することによって、前記MOSFET20,20’等を備えたパワーIC等が実用化されている。その代わり、コストが増大するという不利益がある。図4からわかるように、MOSFET20,20’を用いて上述したESD耐量要求を満たすためには、素子面積が十分大きい必要がある。特に、横型MOSFET20では、10kVのESD耐量を達成するためには、10mm2を超える大きな面積が必要である。それに対して、縦型ツェナーダイオード30では、パッド電極レベルの0.2mm2の小さな素子面積で30kVのESD耐量を達成することができる。
横型MOSFET20においては、微細化が進み、それによって単位面積あたりのオン抵抗が下がり、60V定格では1mΩcm2まで発展してきている。現在、自動車用途でもっとも多い数百mΩのオン抵抗領域では、横型MOSFET20の素子面積は数mm2程度で十分である。今後、ますますパワーICに搭載される素子面積が小さくなるため、ESD耐量は下がる傾向にある。今回、本発明者らは、横型MOSFET20、縦型MOSFET20’および縦型ツェナーダイオード30の素子面積に対するESD耐量の関係を、データとして同じ尺度で定量化した。それによって、横型MOSFET20、縦型MOSFET20’および縦型ツェナーダイオード30について、ESD耐量の傾向と問題を定量的に扱うことができるようになった。
上記の点を踏まえ、本発明においては、同一基板上に形成され、並列接続されたトランジスタおよびダイオードを備えた半導体装置において、前記トランジスタの降伏動作時の抵抗より前記ダイオードの降伏動作時の抵抗を小さく、かつ、前記トランジスタの二次降伏電流より前記ダイオードの二次降伏電流を大きくすればよい。
前記ダイオードと前記トランジスタとが上記の関係を満たすためには、半導体基板の抵抗率を0.3〜10Ωcmとすればよい。また、特に半導体基板の裏面に半導体層を設けるとよく、例えばこの裏面半導体層の抵抗率を0.1Ωcm以下とすればよい。
また、ダイオードの降伏電圧を所望値に定めるためには、ダイオードと半導体基板裏面の半導体層との間でパンチスルーまたはリーチスルーが起こる条件で決定されるダイオードを形成するウエルの接合深さ及び不純物濃度と、半導体基板の抵抗率および厚さとの関係で定めるものとする。
また、上記の構成において、前記トランジスタの降伏電圧より前記ダイオードの降伏電圧を小さくすればよく、あるいは、前記トランジスタの二次降伏電圧より前記ダイオードの二次降伏電圧を小さくすればよく、あるいは、前記ダイオードに流れるサージ電流より該ダイオードの二次降伏電流を大きくすればよい。
上記の各構成において、前記トランジスタを横型MOSFET,前記ダイオードを縦型のツェナーダイオードで構成するのが好適である。
なお、統合型のインテリジェントスイッチデバイスを複数のトランジスタから構成する場合において、該デバイスの入力端子−電源端子間,出力端子−電源端子間,電源端子−接地間の少なくとも1箇所にダイオードを設け、該ダイオードと前記トランジスタが前記の少なくとも1つの関係を満たすとよい。
本発明によれば、通常MOSFET動作にはなんら影響を与えず、ESDやサージ等の吸収能力を損なうことなく、十分小さい面積で高ESD耐量および高サージ耐量を有する半導体装置を得ることができる。したがって、半導体装置の微細集積化に伴うESD耐量およびサージ・ノイズ耐量の低下を抑制し、チップ面積の大幅な増加を招くことなく、より低コストな半導体基板を用いて高ESD耐量および高サージ・ノイズ耐量を有する、より低価格の統合型のパワーICおよび統合型の通信IC等を実現することができる
本発明の実施の形態にかかる半導体装置は、横型MOSFETと縦型サージ吸収素子としてのツェナーダイオードとを、特別な素子分離構造を形成せずに、同一半導体基板上に形成し、横型MOSFETのドレイン電極またはソース電極と縦型ツェナーダイオードの表面電極とを金属電極配線により電気的に接続した構成となっている。
図1は、トランジスタとしての横型MOSFET20とサージ吸収素子としてのツェナーダイオード30のI−V特性を示す図である。
先ず、横型MOSFET20の降伏動作時の抵抗(RB(MOS))は降伏動作時の傾き(di/dv)であり、縦型ツェナーダイオード30の降伏動作時の抵抗(RB(ZD))との間に(1)式の関係を満たし、
(数1)
(RB(ZD))<(RB(MOS)) …(1)
同時に横型MOSFET20の二次降伏電流(ISB(MOS))と縦型ツェナーダイオード30の二次降伏電流(ISB(ZD))との間に(2)式の関係を満たすものとする(条件1)。
(数2)
(ISB(ZD))>(ISB(MOS)) …(2)
上記の(1),(2)式の関係を同時に満たすことにより横型MOSFETのサージからの保護を図ることができる。
(数1)
(RB(ZD))<(RB(MOS)) …(1)
同時に横型MOSFET20の二次降伏電流(ISB(MOS))と縦型ツェナーダイオード30の二次降伏電流(ISB(ZD))との間に(2)式の関係を満たすものとする(条件1)。
(数2)
(ISB(ZD))>(ISB(MOS)) …(2)
上記の(1),(2)式の関係を同時に満たすことにより横型MOSFETのサージからの保護を図ることができる。
さらに、上記(1),(2)式の関係に加えて、横型MOSFET20の降伏電圧(VB(MOS))と縦型ツェナーダイオードの降伏電圧(VB(ZD))との間に(3)式の関係を満たすものとする(条件2)。
(数3)
(VB(ZD))<(VB(MOS)) …(3)
上記の(1)〜(3)式の関係を同時に満たすことにより横型MOSFETのサージからの保護を図ることができる。
(数3)
(VB(ZD))<(VB(MOS)) …(3)
上記の(1)〜(3)式の関係を同時に満たすことにより横型MOSFETのサージからの保護を図ることができる。
あるいは、上記(1),(2)式の関係に加えて、横型MOSFET20の二次降伏電圧(VSB(MOS))と縦型ツェナーダイオードの二次降伏電圧(VSB(ZD))との間に(4)式の関係を満たすものとする(条件3)。
(数4)
(VSB(ZD))<(VSB(MOS)) …(4)
上記の(1),(2),(4)式の関係を同時に満たすことにより横型MOSFETのサージからの保護を図ることができる。
(数4)
(VSB(ZD))<(VSB(MOS)) …(4)
上記の(1),(2),(4)式の関係を同時に満たすことにより横型MOSFETのサージからの保護を図ることができる。
また、上記の(1)〜(4)式を同時に満たすものとする(条件4)。このことにより横型MOSFETのサージからの保護を図ることができる。
また、上記(1),(2)式の関係に加えて、所望のESD及びサージ・ノイズ耐量における縦型ツェナーダイオード30に流れるサージ電流(Isurge)とし、縦型ツェナーダイオード30の二次降伏電流(ISB(ZD))との間に(5)式の関係を満たすものとする(条件5)。
(数5)
(Isurge)<(ISB(ZD)) …(5)
上記の(1),(2),(5)式の関係を同時に満たすことにより縦型ツェナーダイオードのサージによる破壊を回避し、かつ横型MOSFETのサージからの保護を図ることができる。
(数5)
(Isurge)<(ISB(ZD)) …(5)
上記の(1),(2),(5)式の関係を同時に満たすことにより縦型ツェナーダイオードのサージによる破壊を回避し、かつ横型MOSFETのサージからの保護を図ることができる。
ここで、サージ電流(Isurge)は、例えば、試験条件150pF,150Ωにおいて25kvのサージ電圧を想定したときに流れる電流であり、後述の図2における経路Fには約100Aの電流が瞬間的に流れる。測定条件は、素子の仕様により任意に設定されるものであり、サージ電圧も素子の特性に応じて任意に設定される。
なお縦型ツェナーダイオード30と横型MOSFET20とが上記の関係を満たすためには、両素子が形成される半導体基板の抵抗率を0.3〜10Ωcmとすればよい。また、特に半導体基板の裏面に半導体層を設けるとよく、例えばこの裏面半導体層の抵抗率を0.1Ωcm以下とすればよい。
また、縦型ツェナーダイオードの降伏電圧(VB(ZD))を所望値に定めるためには、縦型ツェナーダイオード30が形成されるウエル領域と半導体基板裏面の半導体層との間で、パンチスルーまたはリーチスルーが起こることを条件とし、前記ウエル層の接合深さ及び不純物濃度と、半導体基板の抵抗率および厚さを決定すればよい。
例えば、図3の構成において、0.95Ωcmの低濃度n層12上に不純物を2.7×1014cm−2でイオン注入してpウエル31を形成する。
なお、上記の条件1〜条件5をすべて充足するのが好ましいが、条件の少なくとも1つを充足することによってMOSFETの保護を図ることができる。したがって、統合型のインテリジェントスイッチデバイスを構成する各素子が必要な特性を得られるよう各領域の濃度やレイアウトを設計する際に、各素子の特性を犠牲にすることなく、上記条件1〜条件5の中から採用しやすい条件を選択すればよい。
〔実施例〕
次に、図2を用いて実施例を説明する。図2は本発明の実施例を示す図であり、1は複数のMOSFET2から構成されるICであって入力端子3、出力端子4、電源端子5を備えている。
次に、図2を用いて実施例を説明する。図2は本発明の実施例を示す図であり、1は複数のMOSFET2から構成されるICであって入力端子3、出力端子4、電源端子5を備えている。
IC1にサージ電圧が印加されると、矢印A〜Fに示す経路でサージ電流が流れる。このようなサージ電圧からIC1即ちIC1を構成するMOSFET2を保護するために、入力端子3−電源端子5間,出力端子4−電源端子5間,電源端子5−接地間にツェナーダイオード6を設けている。
このとき、ツェナーダイオード6とMOSFET2との間に上述した(条件1)〜(条件5)の少なくとも1つの関係を満たすものとする。
上記の関係を満たすとき、ツェナーダイオード6とMOSFET2の動作波形は図1に示すI−V特性となる。ESD等のサージが印加されると、ツェナーダイオード6とMOSFET2にはVsurgeの電圧が印加され、ツェナーダイオード6にはIsurgeの電流が流れる。このとき、上述した条件を満たしていれば、MOSFET2に印加されるサージ電圧Vsurgeは、MOSFET2の二次降伏電圧VSB(MOS)を上回ることがなく、MOSFET2をESD等のサージによる破壊から確実に保護することができる。
このように構成することにより、サージ吸収素子のサイズを最適化でき、統合型のインテリジェントスイッチデバイスのチップサイズを縮小することができる。
なお、図2では各経路にツェナーダイオードを配置しているが、サージ電圧が印加されるモードが特定できる場合には、少なくともその端子間にサージ吸収素子を配置すればよく、他の個所への配置は省略できる。サージ吸収素子の配置を省略することによりチップサイズの一層の小型化を図ることができる。
上記の実施の形態および実施例では横型のMOSFETとサージ吸収素子として縦型のツェナーダイオードを例に説明をしたがこれに限るものではく、上記の条件1〜条件5を充足する素子を採用することができる。
1 IC
2 MOSFET
3 入力端子
4 出力端子
5 電源端子
6 ツェナーダイオード
11 高濃度n層(半導体基板)
12 低濃度n層(半導体基板)
13 裏面電極(カソード電極)
20 サージ吸収素子(縦型ダイオード)
21,31 pウエル
22,24 n型高濃度層
23 nベース
25 ドレイン電極
26 ゲート電極
27 ソース電極
32 p型高濃度層
33 アノード電極
35,36 配線
2 MOSFET
3 入力端子
4 出力端子
5 電源端子
6 ツェナーダイオード
11 高濃度n層(半導体基板)
12 低濃度n層(半導体基板)
13 裏面電極(カソード電極)
20 サージ吸収素子(縦型ダイオード)
21,31 pウエル
22,24 n型高濃度層
23 nベース
25 ドレイン電極
26 ゲート電極
27 ソース電極
32 p型高濃度層
33 アノード電極
35,36 配線
Claims (8)
- 横型MOSFETとサージ吸収素子としての縦型ツェナーダイオードとを、同一半導体基板上に形成した半導体装置において、
前記横型MOSFETの降伏動作時の抵抗(RB(MOS))は、該MOSFETの降伏動作時のI−V特性の傾きであり、
かつ、前記縦型ツェナーダイオードの降伏動作時の抵抗(RB(ZD))は、前記MOSFETの降伏動作時の抵抗(RB(MOS))より小さく、
かつ、前記MOSFETの二次降伏電流(ISB(MOS))より、前記縦型ツェナーダイオードの二次降伏電流(ISB(ZD))の方が大きく、
前記横型MOSFETと前記縦型ツェナーダイオードとを形成する前記半導体基板の抵抗率を0.3〜10Ωcmとすることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、前記半導体基板は、前記横型MOSFETが形成されていない面に抵抗率が0.1Ωcm以下の裏面半導体層を備えることを特徴とする半導体装置。
- 請求項2に記載の前記縦型ツェナーダイオードの降伏電圧の決定方法において、前記半導体基板に形成されたウエル領域と前記半導体基板の前記裏面半導体層との間で、パンチスルーもしくはリーチスルーが起こることを条件とし、前記ウエル領域の深さ及び不純物濃度と、前記半導体基板の抵抗率及び厚さを決定することを特徴とする縦型ツェナーダイオードの降伏電圧の決定方法。
- 請求項1に記載の半導体装置において、前記横型MOSFETの降伏電圧(VB(MOS))より前記縦型ツェナーダイオードの降伏電圧(VB(ZD))が小さいことを特徴とする半導体装置。
- 請求項1または請求項3に記載の半導体装置において、前記横型MOSFETの二次降伏電圧(VSB(MOS))より前記縦型ツェナーダイオードの二次降伏電圧(VSB(ZD))が小さいことを特徴とする半導体装置。
- 請求項1に記載の半導体装置において、前記縦型ツェナーダイオードに流れるサージ電流(Isurge)より該縦型ツェナーダイオードの二次降伏電流(ISB(ZD))が大きいことを特徴とする半導体装置。
- 複数の横型MOSFETを備える半導体装置において、該半導体装置の入力端子−電源端子間,出力端子−電源端子間,電源端子−接地間の少なくとも1箇所にサージ吸収素子としての縦型ツェナーダイオードを設け、該縦型ツェナーダイオードと前記横型MOSFETとが前記請求項1の関係を満たすことを特徴とする半導体装置。
- 請求項7に記載の半導体装置において、前記縦型ツェナーダイオードと前記横型MOSFETとが前記請求項4ないし請求項6の少なくとも1つの関係をさらに満たすことを特徴とする半導体装置。
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