JPS63190375A

JPS63190375A - 静電放電保護回路

Info

Publication number: JPS63190375A
Application number: JP62245702A
Authority: JP
Inventors: キューイング　エル．チェン; ロランド　エイチ．パング
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1986-09-30
Filing date: 1987-09-29
Publication date: 1988-08-05
Anticipated expiration: 2012-09-24
Also published as: JP2656045B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】ｉｔ上見■皿力Ｉこの発明は全般的に半導体回路、更に具体的に云えば半
導体構造を静電放電から保護する方法と回路に関する。

従来の技術及び問題点金属酸化物シリコン電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）は、静電放電に露出した時に非常に損傷を受けやす
い。ＭＯ８ＦＥＴ装置のゲート導体は非常に薄い絶縁層
によってその下にあるソース、ドレイン及びＳ電チャン
ネルの半導体領域から隔てられている。絶縁層は典型的
には厚さ約２００人の二酸化シリコン（Ｓｉ０２）で構
成される。この様な厚さを持つ品質の高い二酸化シリコ
ン層の降伏電圧は僅か約２０ボルトしかないことがある
。静電電圧は数百ボルトから数千ボルトに及ぶ。こうい
う電圧は、人間が集積回路の端子又はこの回路を収容し
た装置に接触することによって容易に発生され、放電す
ることがある。従って、ＭＯ８ＦＥＴ装置のゲート導体
をパッ＼ケージされた集積回路の入力として使う時、そ
れに対して誤って静電電圧を印加すると、入力トランジ
スタを破壊する惧れがある。

従来静電放電に対する保護の為に利用された１つの方式
は、入力トランジスタのゲートにショックレー・ダイオ
ード（２端子５ＣＲ）を接続することである。ショック
レー・ダイオードは交互のＰ及びＮ接合を持つ４層装置
として形成される。

この方式の欠点は、ショックレー・ダイオードを普通の
集積回路処理１稈に従って製造する時、静電電圧が約１
００ボルトに達するまで、このダイオードが降伏しない
ことである。１００ボルトがＭＯ８ＦＥＴ集積回路の入
力に印加されると、回路が損傷を受ける可能性は非常に
高いことは明らかである。ショックレー・ダイオードの
１００ボルトの降伏は、４層ダイオード装置の１つの接
合を作る為に、Ｐ形基板内にＮ形井戸を形成する為であ
る。この接合がショックレー装置の最も大きい降伏電圧
を表わし、このダイオードをターンオンする為には、こ
の電圧を越えなければならない。

この伯の静電放電に対する保護を施す試みとして、保護
すべき入力装置の両端に接続された無ゲートＭＯ３ＦＥ
Ｔトランジスタを設けることが挙げられる。通常の動作
状態では、保Ｉ装置は、ゲート又は導電チャンネルを持
たないので、非導電状態にとずまる。むしろ導電チャン
ネルの代りに、絶縁性二酸化シリコンが形成され、これ
は半導体のソース及びドレイン領域の間に比較的高い電
圧が印加された時にだけ、その前後が導電出来る様にす
る。この方式は、相当量のウェーハの面積を必要とする
と共に、回路に対する入力静電容量が増加し、一般的に
は降伏電圧を厳密に制御して製造するのが困難である。

上に述べた所から、半導体回路の入力を保護する改良さ
れた方法と回路に対する要望があることが判る。特に、
保護すべき回路又は保護回路自体の何れをも損傷せずに
、静電電圧を安全レベルにクランプする必要性がある。

問題点を解決する為の手段及び作用この発明では、静電放電保護回路が、従来の方法と構造
に伴なう欠点並びに難点を少なくし又は除く。この発明
の保護回路では、小さな静電電圧を使って荷電担体を発
生し、この荷電担体を使ってショックレー・クランプ・
ダイオードをトリガすることにより、静電電圧を従来起
っていた１００ボルトの降伏よりもかなり低い大きさに
制限する。

縦形バイポーラ・トリガ・トランジスタが、ショックレ
ー・ダイオードに隣接して半導体基板内に形成される。

バイポーラ・トランジスタはエミッタ共通形式に作り、
降伏電圧が低くなるようにする。静電放電の電圧が約２
０ボルトに達すると、トリガ・トランジスタのエミッタ
・ベース接合が順バイアスされ、ベース・コレクタ接合
が逆バイアスされる。逆バイアスされたベース・コレク
タ接合のなだれ降伏によって発生される電子及び正孔が
ショックレー・ダイオードに引付けられ、こうして、シ
ョックレー・ダイオードがずっと高い静電電圧によって
降伏によって導電状態に駆動される前に、それを早期に
ターンオンする。

この発明の好ましい形式では、バイポーラ・トリガ・ト
ランジスタはＰＮＰ形である。トリガ・トランジスタの
ベースを集積回路の課電圧入力端子に接続する。こうし
て、回路が普通に給電された動作中、入力に現れるオー
バシュート又は過渡電圧が低い電圧にクランプされ、こ
うしてラッチアップを防止する。０ＭＯ８及びＭＯ８Ｆ
ＥＴ回路では、ラッチアップは、回路の電源投入の時、
又は固有の奇生ＳＣＲをラッチ状態に駆動する惧れのあ
る入力電圧のオーバシュートの結果として起り得る望ま
しくない特性である。然し、入力に対して静電放電があ
る間、トリガ・トランジスタは源電圧によってバイアス
されず、やはり源電圧端子に接続された集積回路全体に
よって形成される固有のツェナー・ダイオードにより、
−ｆｆｉ高い電圧にバイアスされる。このバイアス方式
の技術的な利点は、ラッチアップを免れること並びに静
電放電に対する保護がよくなることである。

その他の特徴及び利点は以下図面についてこの発明の好
ましい実施例を更に具体的に説明する所から明らかにな
ろう。

実　　施　　例第１図はこの発明を用いることが出来る典型的な集積回
路の用例を示す。集積回路１０の入力が入力ボンドパッ
ド１２に接続されることが示されている。源電圧ＶＣＣ
のボンドパッド１３、アースのボンドパッド１４及び出
力ボンドパッド１５も集積回路１０に接続されることが
示されている。

実際には、集積回路は図面に示したよりもずっと多くの
入力及び出力を持っている。入力導体１６を利用して、
入力ボンドパッド１２をＭＯＳ　Ｆ　ＥＴトランジスタ
１７の様な入力トランジスタに接続する。抵抗Ｒが入力
ボンドパッド１２とトランジスタ１７の間に直列に形成
される。絶縁ゲート形電界効果技術を用いて集積回路１
０を製造する時、入力トランジスタ１７はゲート入力１
８、及びソース及びドレイン端子１９．２０を持つ。ド
レイン２０は集積回路チップ１０内にある他の半導体回
路（図面に示してない）に接続するのが典型的である。

ゲートをアースしたＭＯ８ＦＥＴｔ−ランジスタ２１が
アースと入力トランジスタ１７のゲート１８の間に接続
される。トランジスタ２１は非常に短いチャンネルを持
つ様に製造され、静電電圧に対して１ナノ秒又はそれ以
内に反応する様にする。

更にトランジスタ２１は、静電電圧に反応して約１７ボ
ルトで降伏状態に入り、約８ボルトの持続的な２次降伏
電圧を持つ様に形成する。この為、入力ボンドパッド１
２に静電電圧が印加された時、２次保護トランジスタ２
１が速やかに反応して、入力トランジスタ１７のゲート
１８を低い電圧にクランプする。大体１００オームの抵
抗Ｒが、トランジスタ１７及び２１の両方に対する電流
を制限する。然し、静電放電の間、抵抗Ｒの両端の電圧
は１００ボルトに近付くことがある。

この発明の重要な特徴として、ショックレー・ダイオー
ド２２が入力導体１６と回路のアースの間に接続される
。前に述べた様に、ショックレー・ダイオード２２は４
層２端子形ＳＣＲラツチ形装置である。導体１６にやは
り接続されたバイポーラ・トリガ・トランジスタ２４が
ダイオード２２と関連して動作する。この為、静電放電
によって発生される様な電圧が、入力ボンドパッド１２
に現れた時、この電圧は、ショックレー・ダイオード２
２及びトリガ・トランジスタ２４で構成された保護回路
にも印加される。ショックレー・ダイオード２２はＰＮ
Ｐトランジスタ２６を持ち、このトランジスタのエミッ
タ２８が入力導体１６に接続され、ベース３０も抵抗３
２を介して入力導体１６に接続される。ＰＮＰトランジ
スタ２６のコレクタ３４が抵抗３６を介してＮＰＮトラ
ンジスタ４０のベース３８に接続される。ＰＮＰトラン
ジスタ２６のベース３０が抵抗４２を介してＮＰＮトラ
ンジスタ４０の］レクタ４４に接続される。ＮＰＮＩ−
ランジスタ４０のエミッタ４６がアースに接続され、そ
のベース３８が抵抗４８を介してアースに接続される。

電圧降伏モードで動作する時、例えば、約１００ボルト
の電圧がショックレー・ダイオード２２の両端に印加さ
れた時、各々のトランジスタ２６゜４０は他方のトラン
ジスタをターンオンした状態に保ち、入力導体１６の電
圧を非常に低い電圧にクランプする。ショックレー・ダ
イオード２２の動作により、その両端に印加された高い
電圧の為に、その中を通る漏れ電流は、トランジスタ２
６゜４０を導電状態にバイアスする程の大きさになる。

ダイオード２２に関連して示した抵抗は個別素子として
示されているが、実際にはこれらの抵抗は、ダイオード
を形成する種々の半導体領域のバルク抵抗で構成される
。

降伏モードで動作する時、ダイオードの漏れ電流が抵抗
３２及び４２、及び抵抗３６及び４８を下向きに流れる
。抵抗３２の両端に約０．６ボルトを越える電圧が発生
すると、ＰＮＰトランジスタ２６のベース・エミッタ接
合が順バイアスされ、このトランジスタをターンオンす
る。同様に、抵抗４８の両端の電圧が約０．６ボルトを
越えると、ＮＰＮトランジスタ４０が導電状態にバイア
スされる。トランジスタ２６．４０の入力及び出力が交
差結合になっているから、ダイオード２２の両端の電圧
が、そのクランプ作用の為に、数ボルトに下がっても、
トランジスタは導電状態にとずまる・従って、ショック
レー・ダイオード２２は、一旦導電状態に駆動されると
、入力導体１６の望ましくない電圧をアースに向けてク
ランプするのに非常に有効であることは明らかである。

集積回路内にある他の回路を駆動する為に、入力のＭＯ
８ＦＥＴｔ−ランジスタ１７にその様なディジタル電圧
を結合することが出来る様に、５乃至１２ボルトと云う
様な典型的なディジタル電圧で、ダイオード２２が導電
状態に駆動されないことが重要である。

静電電圧が入力導体１６に結合された時、この電圧がＰ
ＮＰトリガ・トランジスタ２４にも印加される。ＰＮＰ
トランジスタ２４はエミッタ５０が入力導体１６に接続
され、コレクタ５２がアースされ、ベース５４が抵抗５
６を介してバス５８に結合される。このバスは通常ボン
ドパッド１３からの源電圧を集積回路１０の他の部分に
伝える。

トリガ・トランジスタ２４の両端に印加された静電電圧
は、最初はそのエミッタ・ベース接合を順バイアスする
が、ベース・コレクタ接合を逆バイアスする。然し、ト
リガ・トランジスタ２４のベース・］レクタ接合は、約
２０乃至約２５ボルトの２次降伏電圧に達するまでしか
、逆バイアスされたま）でおらず、そうなった時、接合
電圧が低下する。この為、トリガ・トランジスタ２４が
強制的に動作状態になるが、これはショックレー・ダイ
オード２２より低い電圧でそうなる。

トリガ・トランジスタ２４が２次降伏モードで動作を開
始する時、ベース・コレクタ接合のなだれ降伏が、矢印
６０で示す様に自由電子及び正孔を発生する。荷電担体
６０が移動して、ショックレー・ダイオード２２の半導
体構造に引付けられる。トリガ・トランジスタがダイオ
ード２２に極く接近していて、荷電担体２０が半導体材
料中での再結合により実質的に欠乏しないことが重要で
ある。荷電担体６０がショックレー・ダイオード２２の
半導体材料に入ると、このダイオードは、その両端の電
圧が典型的な１００ボルトの降伏レベルに達する前に、
導電状態にトリガされる。ショックレー・ダイオード２
２に達する荷電担体２０のレベルが増加するにつれて、
このダイオードはそれに対応してその両端の一層低い電
圧で導電状態にトリガされる。

ダイオード２２が荷電担体６０を受取った時に動作状態
にトリガされると仮定すると、このダイオード２２はそ
れから約２０ナノ秒程度後に導電を開始する。このパラ
メータは一般的に述べたものであり、トリガ・トランジ
スタ２４とダイオード２２の間の隔たり、及びこういう
装置の不純物濃度を変えることによって、修正すること
が出来る。従って、ダイオード２２が導電を開始する前
に、トリガ・トランジスタ２４が最初の２０ナノ秒の間
、静電エネルギの負荷全体を吸収しなければならない。

トリガ・トランジスタ２４が静電エネルギを吸収しなけ
ればならない２０ナノ秒の期間は、トランジスタのベー
ス・コレクタ接合がここに述べた様な期間の間、典型的
な静電エネルギに耐えることが出来るから、このトラン
ジスタを損傷するものではない。ショックレー・ダイオ
ード２２が導電状態にトリガされると、それが静電放電
の残りの期間の間、エネルギを散逸するメカニズムにな
る。静電放電は典型的には約３００ナノ秒しか続かない
から、■ネルギレベルが高いが、持続時間の短い静電エ
ネルギは、ダイオード２２によって、それに対応する損
傷を伴なわずに散逸することが出来る。実際には、保護
回路又は保護しようとする回路１７を損傷せずに、この
発明の保護回路によって８．０００ボルトまでの静電放
電を散逸することが出来る。

トリガ・トランジスタ２４が、入力ボンドパッド１２に
誤って過渡電圧又はオーバシュート電圧が印加された時
、通常の動作中に集積回路１ｏがラッチされる傾向をも
低下させる。例えば、過大なオーバシュート又は振動性
リンギングを持つディジタル信号が入力ボンドパッド１
２に印加された場合、ショックレー・ダイオード２２が
導電状態に駆動されることがある。集積回路１０の通常
の動作中にダイオード２２が点弧された場合、入力ボン
ドパッド１２に印加された全ての入力信号がアースに短
絡され、トランジスタ１７に結合されなくなる。入力の
オーバシュート電圧が４層ダイオード２２に、それをタ
ーンオンさせる程の漏れ電流を流れさせることがある。

多くの０Ｍ０８回路では、ダイオード２２は寄生形であ
り、この為避けられない。

普通の半導体試験仕様では、入力に３００ミリアンペア
の電流を流れさせる様な大きさの入力の電圧過渡状態に
より、ＭＯ８ＦＥＴ回路がラッチアップに駆動されては
ならない。この発明のトリガ・トランジスタ２４はこの
条件を大幅に高め、こうして入力のラッチアップに対し
て更に保証の余裕を持たせる。

源電圧ボンドバッド１３がチップ回路６２を介してアー
スのボンドパッド１４に接続される。集積回路に電源が
投入されていない時、チップ回路６２が約１２ボルトの
降伏電圧を持つ固有のツェナー・ダイオード６４として
作用する。この為、トリガ・トランジスタ２４のエミッ
タ・ベース接合及び固有のツェナー・ダイオード６４を
通る電流通路が静電電圧によって生ずる。この為、静電
電圧の際、トリガ・トランジスタ２４のベース５４が約
１２ボルトにバイアスされる。

他方、Ｖｃｃボンドパッド１３に典型的な５ボルトの源
を接続することによって、集積回路に電源が投入された
時、この５ボルトが導体５８に加わり、トリガ・トラン
ジスタ２４のベース５４を一層低い電圧にバイアスする
。トリガ・トランジスタのベース抵抗５６の値が約１０
オームであり、この発明の保護回路をターンオンするの
に導体１６に２５ボルトが必要であるとすると、ショッ
クレー・ダイオード２２のラッチアップを起すには、２
アンペアの電流の流れが必要である。この結果を表わす
式は次の通りである。

２５ボルドー５ボルト＝２アンペア１０オーム上に述べたことは、■ＣＣボンドパッド１３に５ボルト
の源電圧が印加される通常の回路の動作で、アースのボ
ンドパッド１４がアースされている時、チップ回路６２
の両端に強制的に５ボルトの電圧が加わり、こうして固
有のツェナー・ダイオード６４の作用を否定することを
示している。

静電保護が必要な時、例えば、■ＣＣボンドパッド１３
から源電圧を切離した時、入力ボンドパッド１２に印加
されるかもしれない静電電圧により、固有のツェナー・
ダイオード６４か作用し、ベース抵抗５６を約１２ボル
トにバイアスする。

この場合、ショックレー・ダイオードのラッチアップを
起すのに必要な入力電流が減少し、こうして集積回路１
０のラッチアップに対する保護がよくなる。この為に必
要な入力電流は次の様に計算される。

２５ボルドー１２ボルト＝１．３アンペア１０オーム異なる動作モードの間、トリガ・トランジスタ２４のベ
ースには異なる電圧が印加される為、入力のラッチアッ
プに対する免疫性及び静電保護の特徴が共に改善される
。入力のラッチアップの免疫性について云うと、トリガ
・トランジスタ２４のベースの電圧がＶＣＣボンドバッ
ド１３に印加された電圧に下げられ、静電保護の際、ト
リガ・トランジスタ２４のベース電圧が固有のツェナー
・ダイオード６４を持つ降伏電圧まで高められる。

第２図は集積回路１０のウェーハ中に構成したこの発明
の静電保護回路を示す。半導体領域は第１図に示した回
路の対応する端子と同じ参照記号で示されている。

入力ボンドパッド１２がＰ十形半導体領域５０゜Ｐ十形
半導体領域２８及び入力ＭＯ８ＦＥＴトランジスタ１７
のゲート導体１８に接続されることが示されている。入
力ＭＯ８ＦＥＴトランジスタ１７のゲート導体１８は典
型的にはドープされた多結晶シリコンで構成されていて
、入力ボンドパッド１２まで伸びる導体１６に対する界
面として作用する導電性の珪化物の覆い６８を持ってい
る。

この他の半導体領域も夫々の導体に対する導電性界面と
する為、珪化物６８で覆われている。７０に示す様な厚
手の二酸化シリコン・フィールド絶縁物が、この発明の
種々の半導体領域の間の電気絶縁をする。入力ＭＯ３Ｆ
ＥＴＩ−ランジスタ１７が普通のＮチャンネル形装置と
して示されており、ソース及びドレイン領域１９．２０
と、半導体の面から薄い絶縁体７２によって絶縁された
ゲート導体１８とを持っている。前に述べた様に、ゲー
ト絶縁体７２は二酸化シリコンで作られる場合が多く、
その厚さは降伏電圧が２０ボルト程度になる様になって
いる。

抵抗Ｒ及びトランジスタ２１で構成される２次保護回路
が略図で示されている。前に述べた様に、抵抗Ｒが入力
トランジスタ１７と静電保護ダイオード２２及び関連し
たバイポーラ・トリガ・トランジスタ２４の間に接続さ
れている。抵抗Ｒは普通の半導体製造技術を用いて形成
することが出来る。

ショックレー・ダイオード２２のエミッタ・ベース接合
が、Ｎ形の井戸またはウェル３０及び４４にＰ十形不純
物２８を拡散することによって形成される。このＮ形井
戸には参照符号３０及び４４０両方が付しであるが、こ
れはこの半導体領域がＰＮＰｔ−ランジスタ２６のベー
ス及びＮＰＮトランジスタ４０のコレクタとして作用す
るからである。Ｐ十形基板７６の上に形成されたＰ形エ
ピタキシシル層７４の領域３４がショックレー・ダイオ
ード・トランジスタ２６のコレクタになる。

Ｐ形エピタキシャル層７４の部分３８が領域３４と共通
であり、ダイオードのＮＰＮトランジスタ４００ベース
領域を形成する。最後に、Ｎ十形半導体領域４６がＮＰ
Ｎトランジスタ４０のエミッタを構成する。前にショッ
クレー・ダイオード２２について示した種々の抵抗が、
種々の半導体領域及び井戸のバルク抵抗で構成される。

ショックレー・ダイオードに関連する別の半導体領域が
７５及び７７に示されている。この対のＮ十形及びＰ十
形半導体領域がそれと重なる導電性珪化物によって接続
されて、普通の突合せ接点を形成する。Ｎ十形半導体領
域７５及びＰ十形半〜　２０　− 導体領域７７がショックレー・ダイオード２６のラッチ
アップに対する免疫性を強める。

トリガ・トランジスタ２４は、Ｎ形の井戸またはウェル
５４に拡散した前述のＰ十形エミッタ領域５０を持ち、
これがトランジスタ２４のベースを形成する。コレクタ
５２はＰ形エピタキシャル層７４の一部分で構成される
。フィールド二酸化物７０がトリガ・トランジスタ２４
とショックレー・ダイオード２２の間の表面の電気的な
隔離を行なう。二酸化物７０にり下の区域でウェーハの
表面の下には、エピタキシャル層７４の区域があって、
それがトランジスタ２４をダイオード２２から隔て）い
る。この区域では、荷電担体６ｏがトリガ・トランジス
タ２４からショックレー・ダイオード２２に移送される
。

更に具体的に云うと、１〜リガ・トランジスタの逆バイ
アスされたベース・コレクタ接合が、ベースのＮ形井戸
５４及びコレクタ５２で構成されているが、２次降伏を
越えてなだれモードに駆動された時、荷電担体６０を発
生する。荷電担体６０が、ショックレー・ダイオードの
ＰＮＰトランジスタ２６のベースの半導体領域を形成す
るＮ形井戸３ｏに引付けられる。この為、Ｎ形井戸３ｏ
がショックレー・ダイオード２２の入力を形成し、これ
が荷電担体６ｏを引付け、ダイオード２２を導電状態に
駆動するのに必要な降伏電圧をかなり引下げる。

上に説明した静電放電回路は、非常に高い静電電圧又は
同じ様な振幅の電圧を内部で非破壊的に散逸するのに有
効である。具体的に云うと、正の極性の大きな電圧が入
力ボンドパッド１２に印加されると、トリガ・トランジ
スタ２４がなだれモードに駆動され、こうしてショック
レー・ダイオード２６をトリガする。大きな負の電圧が
入力ボンドパッド１２に印加されると、アースされたＰ
十形基板７６が正の電位を持ち、Ｐ影領域７６及び７４
とＮ影領域３０及び７５で構成されたＰＮ接合が順バイ
アスされ、放電を短絡する。実質的に、負の放電は、ア
ースから負の静電放電の源へ前述の接合を通って電流を
流す。

トリガ・トランジスタ２４のベース５４を形成するＮ形
井戸が、Ｖｃｃボンドパッド１３に接続された著しくＮ
形にドープされた半導体領域７８とも電気的に接触して
いる。具体的に図面に示してないが、集積回路チップ１
０の他の回路６２もＶｃｃボンドパッド１３に接続され
ており、従ってＮ十形半導体領域７８に間接的に接続さ
れている。この為、オーバシュート又は静電電圧の様に
、入力ボンドパッド１２に結合された電圧があれば、そ
れはＰ十形領域５０、Ｎ形井戸５４及びＮ十形領域７８
を介して他のチップ回路６２へ伝えられる。チップ回路
６２の両端に発生する固有の電圧が公称１２ボルトであ
るから、この電圧がＮ形井戸５４、従ってトリガ・トラ
ンジスタ２４０ベースに現れる。ベース抵抗５６が第２
図には示されていないが、Ｎ形井戸５４を形成する半導
体材料のバルク抵抗で構成される。Ｎ形井戸５４が他の
チップ回路６２に間接的に接続されていることにより、
ラッチアップに対する免疫性及び静電放電に対する保護
能力の両方がよくなる。

発明の効果以上、静電放電に対して保護する方法と構造を説明した
。この発明の技術的な利点は、保護ずべき回路と並列に
接続される静電放電保護回路がずっと低い電圧で導電状
態に付能され、こうして回路に対して実質的な安全の余
裕を持たせることである。ターンオン電圧が低下する技
術的な利点がトリガ・トランジスタによって得られる。

このトランジスタが荷電担体を発生し、それがクランプ
回路によって蓄積された時、その降伏電圧を大幅に下げ
る。

限流抵抗及び高速クランプ・トランジスタで構成された
２次保護回路が、保護すべき回路に対して敏速な初期の
保護作用をする。高速クランプ、ダイオード及びトリガ
・トランジスタの組合せの技術的な利点として、電圧が
危険なレベルに１臂する時から、この発明の大電力用の
ダイオード・クランプによってクランプされるまで、静
電放電に対する保護が得られることである。

この発明の別の利点は、大きさの異なるバイアスミ圧を
トリガ・トランジスタのベースに印加して、回路を静電
放電から保護する為に入力ボンドパッドから必要な入力
電流が一層少なくなること、並びに回路のラッチアップ
にはより多くの電流が必要になることである。ラッチア
ップに必要な電流が増加することにより、回路のラッチ
アップの免疫性が改善される。

この発明の原理及び考えを以上説明したが、この方法及
び構造が以上の説明によって制限されないことを承知さ
れたい。即ち、この発明の好ましい実施例を特定の方法
と構造について説明したが、特許請求の範囲によって定
められたこの発明の範囲内で、技術的な選択事項として
細部に多くの変更を加えることが出来ることを承知され
たい。

以上の説明に関連して、更に下記の項を開示する。

（１）　　集積回路を静電放電に対して保護する回路に
於て、前記集積回路内に形成されていて、保護しようと
する回路の両端に接続され、予定のレベルより高い静電
エネルギに耐える様に作用し得るラッチ装置と、前記集
積回路内に形成されていて、前記保護すべき回路及び前
記ラッチ装置に接続されていて、前記予定のレベルより
低い静電電圧に応答して前記ラッチ装置をトリガするト
リガ装置とを有する静電放電保護回路。

（２）　　第（１）項に記載した静電放電保護回路に於
て、前記ラッチ装置がＳＣＲＣ製形で構成される静電放
電保護回路。

（３）　　第（１）項に記載した静電放電保護回路に於
て、前記ラッチ装置が導電型が交互に代る４層を持つ半
導体装置で構成され、その１層が保護すべき回路に接続
され、別の層が集積回路のアースに接続されている静電
放電保護回路。

（４）　　第（１）項に記載した静電放電保護回路に於
て、前記トリガ装置が半導体領域によって前記ラッチ装
置に接続されている静電放電保護回路。

（５）　　第（１）項に記載した静電放電保護回路に於
て、前記トリガ装置が静電エネルギに応答して荷電担体
を発生する半導体接合を持つ静電放電保護回路。

（６）　　第（５）項に記載した静電放電保護回路に於
て、前記荷電担体が前記トリガ装置から前記ラッチ装置
へ移ることが出来る様な導電通路を作るドープされた半
導体領域を有する静電放電保護回路。

（７）　　第（６）項に記載した静電放電保護回路に於
て、前記トリガ装置及び前記ラッチ装置をその中に形成
したドープされた半導体層を有し、該ドープされた半導
体層が前記導電通路をも形成している静電放電保護回路
。

（８）　　第（７）項に記載した静電放電保護回路に於
て、前記トリガ装置が前記ラッチ装置に接近して前記ド
ープされた半導体層内に形成されており、この為前記ド
ープされた半導体層内で反対に荷電した担体と再結合す
る前に、十分な前記荷電担体が前記ラッチ装置に達する
様にした静電放電保護回路。

（９）　　第（１）項に記載した静電放電保護回路に於
て、前記トリガ装置が保護すべき回路に結合された第１
の電圧レベルに応答する様に第１の点でバイアスすると
共に、前記トリガ装置が保護すべき回路に結合された第
２の電圧レベルに応答する様に第２の点にバイアスする
手段を有する静電放電保護回路。

（１０）第（９）項に記載した静電放電保護回路に於て
、前記トリガ装置が集積回路の源電圧にバイアスされる
様に、前記トリガ装置が前記集積回路に接続されている
静電放電保護回路。

（１１）第（１０）項に記載した静電放電保護回路に於
て、前記トリガ装置は、前記集積回路に源電圧が供給さ
れていない時、前記トリガ装置が予定の電圧にバイアス
される様に、前記トリガ装置か前記集積回路に接続され
ている静電放電保護回路。

（１２）第（１）項に記載した静電放電保護回路に於て
、集積回路に対する入力と、アース及び保護すべき回路
の間に接続された高速トランジスタとの間に直列に限流
器を接続した静電放電保護回路。

（１３）集積回路に対する静電放電保護回路に於て、集
積回路内の保護すべき装置の両端に接続されていて、交
互のＰ形及びＮ形不純物領域で構成された４層半導体構
造と、導電通路を形成するドープされた半導体材料によ
って前記４層構造から隔てられた半導体接合とを有し、
該接合はそれに対して静電電圧が印加された時になだれ
降伏モードで作用することが出来、前記なだれ降伏によ
って発生された電荷担体が前記導電通路を介して伝達さ
れて、前記４層構造によって収集され、こうして前記４
層構造を導電状態にトリガする様にした静電放電保護回
路。

（１４）第（１３）項に記載した静電放電保護回路に於
て、前記接合が保護すべき装置の両端に接続されたバイ
ポーラ・トランジスタのベース・コレクタ接合で構成さ
れる静電放電保護回路。

（１５）第（１４）項に記載した静電放電保護回路に於
て、前記バイポーラ・トランジスタがＰＮＰＮ上形ンジ
スタであって、そのエミッタが保護すべき装置に接続さ
れている静電放電保護回路。

（１６）第（１４）項に記載した静電放電保護回路に於
て、前記バイポーラ・トランジスタのベースが集積回路
の源電圧バスに接続されている静電放電保護回路。

（１７）第（１４）項に記載した静電放電保護回路に於
て、前記バイポーラ・トランジスタがベースを持ち、該
ベースは、集積回路に源電圧が接続される時に第１の電
圧にバイアスされ、保護すべき装置に印加された静電放
電が発生した時に第２の電圧にバイアスされる静電放電
保護回路。

（１８）集積回路を静電放電から保護する方法に於て、
半導体材料の面にクランプ装置を形成し、該クランプ装
置を保護すべき回路の両端に接続し、静電電圧に応答し
て荷電担体を発生する接合を持つトリガ装置を前記半導
体材料内に形成し、前記荷電担体を前記クランプ装置に
結合して、該クランプ装置を導電状態にトリガして、静
電電圧を安全な大きさにクランプする工程を含む方法。

（１９）第（１８）項に記載した方法に於て、前記クラ
ンプ装置に接近してトリガ装置を形成して、前記半導体
材料が前記荷電担体に対するその間の導電通路を形成す
る様にした方法。

（２０）第（１８）項に記載した方法に於て、前記トリ
ガ装置をバイポーラ・トランジスタとして形成し、ベー
ス・コレクタ接合が前記接合を形成している方法。

（２１）第（２０）項に記載した方法に於て、前記バイ
ポーラ・トランジスタを前記クランプ装置に対してエミ
ッタ共通形式に形成する方法。

（２２）第（１８）項に記載した方法に於て、前記トリ
ガ装置を制御端子を持つ１〜ランジスタとして形成し、
該制ｍ端子を第１の電圧レベル及び第２の電圧レベルに
バイアスすることを含む方法。

（２３）第（２２）項に記載した方法に於て、集積回路
の源電圧から前記トランジスタの制御端子をバイアスす
ることを含む方法。

（２４）第（２２）項に記載した方法に於て、集積回路
の両端に発生する固有ツェナー電圧で構成される電圧を
用いて、前記トランジスタの制御端子をバイアスするこ
とを含む方法。

（２５）第（２２）項に記載した方法に於て、前記トラ
ンジスタを前記第１の電圧レベルにバイアスして集積回
路のラッチアップに対する免疫性を改善すると共に、前
記トランジスタの制御端子を前記第２の電圧レベルにバ
イアスして保護すべき回路の静電放電に対する保護作用
を改善する方法。

（２６）第（１８）項に記載した方法に於て、前記クラ
ンプ装置を２端子シヨツクレー・ダイオードとして形成
することを含む方法。

（２７）静電放電から集積回路を保護する方法に於て、
静電電圧に応答して、集積回路内の第１の場所で荷電担
体を発生し、集積回路内の第２の場所にある回路の両端
に接続されたクランプに前記荷電担体を結合し、荷電担
体に応答して前記クランプを導電させて、前記回路を該
回路を損傷から保ＩＩるのに十分なレベルにクランプす
る工程を含む方法。

（２８）第（２７）項に記載した方法に於て、前記クラ
ンプを抵抗と直列に保護すべき装置に対して接続するこ
とを含む方法。

（２９）第（２８）項に記載した方法に於て、前記抵抗
及び保護すべき装置の間に高速低圧降伏トランジスタを
接続することを含む方法。

（３０）集積回路を静電放電から保護する方法と構造を
説明した。ショックレー・ダイオード２２を入力ボンド
パッド１２及び保護しようとするＭＯ８ＦＥＴＩ−ラン
ジスタ１７に接続する。ショックレー・ダイオード２２
を導電状態に駆動する為に普通必要な高い降伏電圧が、
ダイオード２２を早期にトリガするトリガ・トランジス
タ２４を設けることによって引下げられる。エミッタ共
通形式のトリガ・トランジスタ２４のベース・］レクタ
接合が静電放電によってなだれ降伏状態に駆動されると
、荷電担体６０が発生され、ショックレー・ダイオード
２２に引付けられる。トリガ・トランジスタ２４のベー
ス５４は通常の動作中は、源電圧でバイアスし、静電放
電の間は、固有のツェナー・ダイオード６４によって一
層高い電圧にバイアスされる。集積回路１ｏに普通の電
力が印加された時、入力ラッチアップに対する免疫性が
よくなり、入力ボンドパッド１２に静電放電が現れた時
、静電放電に対する保護がよくなる。

【図面の簡単な説明】

第１図はこの発明の入力静電放電保護回路の回路図、第
２図はこの発明の静電放電保護方法を取入れた半導体ウ
ェーへの一部分を断面で示す斜視図である。主な符号の説明１７：集積回路のトランジスタ２２：ラッチ回路２４：トリガ・トランジスタ

Claims

【特許請求の範囲】

（１）集積回路を静電放電に対して保護する回路に於て
、前記集積回路内に形成されていて、保護しようとする
回路の両端に接続され、予定のレベルより高い静電エネ
ルギに耐える様に作用し得るラッチ装置と、前記集積回
路内に形成されていて、前記保護すべき回路及び前記ラ
ッチ装置に接続されていて、前記予定のレベルより低い
静電電圧に応答して前記ラッチ装置をトリガするトリガ
装置とを有する静電放電保護回路。
（２）集積回路を静電放電から保護する方法に於て、半
導体材料の面にクランプ装置を形成し、該クランプ装置
を保護すべき回路の両端に接続し、静電電圧に応答して
荷電担体を発生する接合を持つトリガ装置を前記半導体
材料内に形成し、前記荷電担体を前記クランプ装置に結
合して、該クランプ装置を導電状態にトリガして、静電
電圧を安全な大きさにクランプする工程を含む方法。