JP2005101234A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 ソース・ドレイン10が形成される薄膜Si層5を、ゲート電極8直下の領域からソース・ドレイン10側の領域に向かって湾曲させる。これにより、薄膜Si層5内でソース・ドレイン10に挟まれたゲート電極8直下のチャネル領域に歪みを発生させ、キャリア移動度を向上させる。さらに、湾曲した薄膜Si層5の下を空洞4にすることでpn接合に起因する寄生容量が低減される。
【選択図】 図1
Description
図64に示す半導体装置100は、シリコン(Si)基板101に素子分離領域102が形成されており、素子分離領域102で囲まれた領域はトランジスタの形成領域となる。トランジスタ形成領域にはゲート絶縁膜103およびゲート電極104が形成され、Si基板101内には低濃度のLDD(Lightly Doped Drain)領域105、ソース・ドレイン106が形成されている。このソース・ドレイン106にプラグ107が接続され、プラグ107が配線層108に接続されて半導体装置100が構成されている。なお、Si基板101内には必要に応じてウェル領域が形成される。
図65に示す半導体装置200は、チャネルが形成されるSi基板101の表面領域にシリコンゲルマニウム(SiGe)層201がエピタキシャル成長されている点で図64の半導体装置100と相違している。その他の構成は半導体装置100と同じである。SiとSiGeは格子定数が異なり、SiGeの方がSiよりも大きい。しかし、Siの上に薄くSiGeが形成されることにより、SiGeはSiと同じ格子定数で形成されるようになる。このような構造はいわゆる「歪みSiGe構造」と呼ばれるもので、ホール移動度がSi基板101のみを用いた場合に比べて2倍程度大きくなる。
図66に示す半導体装置300は、Si基板101上にSiGe層201とSi層301が順にエピタキシャル成長された積層構造を有しており、最上層のSi層301をトランジスタのチャネルとして用いるようにしている点で図65の半導体装置200と相違している。その他の構成は第1の例の半導体装置200と同じである。第2の例の半導体装置300では、まず、Si基板101上にSiGeをエピタキシャル成長してSiGe層201が形成される。SiGeは成長初期の膜厚が薄いうちはSiと同じ格子定数を持つが、厚く形成するに従ってSiGe本来の格子定数を持つようになる(リラックスSiGe層)。このようなリラックスSiGe層上に更にSiを薄くエピタキシャル成長すると、歪みSiGe構造の場合とは逆に、SiがSiGeと同じ格子定数で形成されるようになる。このような構造はいわゆる「歪みSi構造」と呼ばれるもので、Si基板101のみを用いた場合に比べ、電子移動度が2倍程度、ホール移動度が数十%程度大きくなる。
図67に示す半導体装置400は、格子定数の違いから生じる歪みを利用した上記の第1,第2の例とは異なる。半導体装置400では、Si基板101のゲート電極104側に絶縁膜401が形成されており、この絶縁膜401の熱処理過程における膨張あるいは収縮に伴う応力によってSi基板101を広げるような力を発生させている。これにより、トランジスタのチャネル領域に歪みを発生させ、キャリア移動度の向上が図られている。このような構造でトランジスタのチャネル領域に歪みを発生させることにより、電子移動度が数十%程度大きくなると言われている。
図1は第1の実施の形態の半導体装置の第1の構成例であって、(A)は平面から見た要部平面概略図、(B)は(A)のX−X’断面概略図、(C)は(A)のY−Y’断面概略図である。
まず、熱伸する膜を用いる方法について図9および図10を参照して説明する。図9は熱伸する膜を用いて薄膜Si層を湾曲させる工程の第1の説明図であって、(A)は平面から見た要部平面概略図、(B)は(A)のX−X’断面概略図、(C)は(A)のY−Y’断面概略図である。図10は熱伸する膜を用いて薄膜Si層を湾曲させる工程の第2の説明図であって、(A)は平面から見た要部平面概略図、(B)は(A)のX−X’断面概略図、(C)は(A)のY−Y’断面概略図である。
図13は第1の実施の形態の第1の構成例の半導体装置の第8製造工程図であって、(A)は平面から見た要部平面概略図、(B)は(A)のX−X’断面概略図、(C)は(A)のY−Y’断面概略図である。
図15は第1の実施の形態の第1の構成例の半導体装置の第10製造工程図であって、(A)は平面から見た要部平面概略図、(B)は(A)のX−X’断面概略図、(C)は(A)のY−Y’断面概略図である。
図19は第2の実施の形態の半導体装置の第1の構成例であって、(A)は平面から見た要部平面概略図、(B)は(A)のX−X’断面概略図、(C)は(A)のY−Y’断面概略図である。ただし、図19では、図1に示した要素と同一の要素については同一の符号を付している。
図22は第3の実施の形態の半導体装置の第1の構成例であって、(A)は平面から見た要部平面概略図、(B)は(A)のX−X’断面概略図、(C)は(A)のY−Y’断面概略図である。ただし、図21では、図1に示した要素と同一の要素については同一の符号を付している。
図27は第4の実施の形態の第1の構成例に示した半導体装置の製造工程図であって、(A)は平面から見た要部平面概略図、(B)は(A)のX−X’断面概略図、(C)は(A)のY−Y’断面概略図である。ただし、図27では、図1に示した要素と同一の要素については同一の符号を付し、また、図27(A)では、層間絶縁膜11は図示を省略している。
まず、第1の実施の形態で述べた第1〜第4製造工程に続いて第8,第9製造工程に進み、SiGe層14を除去することなく、全面に層間絶縁膜11を形成する。そして、第1の実施の形態で述べた第10製造工程に代えて、層間絶縁膜11および薄膜Si層5を貫通してSiGe層14に達するコンタクトホール42を形成する。
コンタクトホール42の形成後、ウェットエッチングを行い、コンタクトホール42からSiGe層14を除去し、Si基板2と薄膜Si層5との間に空洞4を形成する。
SiGe層14の除去後、Si基板2に対し、コンタクトホール42を通じてイオン注入を行い、熱処理を行ってソース・ドレインに相当する不純物拡散層43を形成する。
不純物拡散層43を形成した後、導電体膜を形成してプラグ44を形成する。
この第1の例に示した犠牲層の除去方法によれば、コンタクトホール42に入ったプラグ44の導電体膜がソース・ドレイン10に接続されるとともに、その下端が不純物拡散層43に接続される。Si基板2にこのような不純物拡散層43を形成していない場合には、導電体膜がSi基板2に接続されることでソース−ドレイン間がショートしてしまう。しかし、Si基板2に不純物拡散層43を形成しておくことにより、導電体膜がSi基板2に接触しても、pn接合に接触することになり、ソース−ドレイン間は電気的に分離されることになる。この第1の例では、不純物拡散層43が形成されることでソース・ドレイン10の接合容量の低減効果は小さくなるが、チャネル−Si基板2間の接合容量の低減は可能である。
この第2の例では、ソース・ドレインが全てシリサイド化されている場合について述べる。例えば、まず、第1の実施の形態で述べた第1〜第4製造工程に続いて第8製造工程に進み、ソース・ドレイン形成後にシリサイド化を行い、シリサイド層45を形成する。その際、シリサイド層45は、薄膜Si層5を予め薄く形成しておき、薄膜Si層5中のソース・ドレインを全てシリサイド化して形成する。
シリサイド層45の形成後、全面に層間絶縁膜11を形成し、層間絶縁膜11を貫通してシリサイド層45に達するコンタクトホール42aを形成する。この状態でSiGe層14のウェットエッチングを行う。シリサイド層45は隙間の多い材料であるため、ウェットエッチングの際にはエッチング液がコンタクトホール42aを通じてSiGe層14まで浸入する。
SiGe層14は浸入したエッチング液によってシリサイド層45およびコンタクトホール42aを通じて除去され、シリサイド層45および薄膜Si層5の下に空洞4が形成される。シリサイド層45はコンタクトホール42aの底部に残る。
コンタクトホール42aに導電体膜を形成してプラグ44aを形成する。プラグ44aを形成するための導電体膜は、スパッタ法で形成するにせよ、CVD法で形成するにせよ、カバレッジがあまり良くないため、シリサイド層45の隙間を通り抜けることができない。その結果、チャネル領域とともにソース・ドレインに相当する領域も空洞4の上に形成されることとなり、チャネル−Si基板2間の接合容量およびソース・ドレイン10の接合容量を低減することができる。
この第3の例では、前述のような基板2ba、BOX層2bbおよびSi層2bcが積層された一般的なSOI基板2bを用いた場合について述べる。このようなSOI基板2b上にSiGe層14および薄膜Si層5を積層し、第1の例と同じく、第1の実施の形態で述べた第1〜第4製造工程に続いて第8,第9製造工程に進み、全面に層間絶縁膜11を形成し、SiGe層14に達するコンタクトホール42bを形成する。
コンタクトホール42bの形成後、さらに第1の例と同じく、ウェットエッチングを行い、コンタクトホール42bからSiGe層14を除去し、薄膜Si層5の下に空洞4を形成する。このとき、空洞4の底にはSi層2bcが残る。このSi層2bcは、次のプラグ44bの形成前にウェットエッチングにより除去する。その際には、Si層2bcと共に薄膜Si層5もエッチングされてしまうため、Si層2bcの除去後にも薄膜Si層5が残るよう、予め各々の膜厚を適切に設定しておく。
Si層2bcの除去後は、コンタクトホール42bに導電体膜を形成してプラグ44bを形成する。プラグ44bの下端はBOX層2bbに接続するのでソース−ドレイン間がショートすることはない。
図48および図49は第5の実施の形態の半導体装置の製造工程図であって、(A)は平面から見た要部平面概略図、(B)は(A)のX−X’断面概略図、(C)は(A)のY−Y’断面概略図である。ただし、図48および図49では、図1に示した要素と同一の要素については同一の符号を付している。
図52に示す第6の実施の形態の半導体装置50は、基板51上に、後述の第1の半導体層53を用いてドーム型に形成された第2の半導体層54を有し、ドーム型半導体が形成されている。このドーム型半導体の外壁側には、同じくドーム型に形成されたゲート絶縁膜55を介してゲート電極56が形成されている。ドーム型半導体の内壁側には、第3,第4の半導体層58,59が、第2の半導体層54側から第4の半導体層59、第3の半導体層58の順に積層されている。第4の半導体層59はキャップ層であり、これに積層された第3の半導体層58にはソース・ドレインが形成されてチャネルが形成されるようになっている。ドーム型半導体の内部はBOX層61で埋められている。ゲート電極56の側壁にはサイドウォール62が形成され、層間絶縁膜63を貫通する配線64が、ゲート電極56、第4の半導体層59のソース・ドレインに接続されている。
第1製造工程では、基板51上にフォトリソグラフィ法によりSiO2等でマスク52を形成し、Si基板51を一部露出させる。基板51には、例えばSi(001)を用い、マスクは、例えばSiO2やSi3N4などをCVDにより堆積して形成する。
第2製造工程では、基板51と異なる材質の第1の半導体層53を、基板51が露出している部分に選択的に形成する。第1の半導体層53は、例えばSi0.8Ge0.2とすることができ、この場合、その膜厚は臨界膜厚である10nm以下となるようCVD法により選択的に成長する。このほか、第1の半導体層53には、基板51よりもGe濃度が高くなるようにしたSiGe,SiGeC,Ge等を用いることができる。
第3製造工程では、マスク52を選択的に除去する。例えばマスク52がSiO2である場合には、希HF溶液に浸すことでSiO2のみを選択的にエッチングする。
第4製造工程では、第2の半導体層54を堆積する。例えば、基板51がSiである場合には、第2の半導体層54は同じくSiとする。その際、第2の半導体層54は、次に述べる第5製造工程でのゲート絶縁膜55の形成後に残るSi膜厚が1nm〜3nm程度となるよう形成する。
第5製造工程では、第2の半導体層54の表面にゲート絶縁膜55を形成する。例えば、第2の半導体層54がSiである場合には、表面を熱酸化してゲート絶縁膜55を形成する。その際、ゲート絶縁膜55の形成後に残る第2の半導体層の膜厚は、前述のように1nm〜3nm程度になるようにする。
第6製造工程では、ゲート絶縁膜55上にゲート電極56を形成する。ゲート電極56は、例えば、ポリSiまたはポリSiGeを堆積した後に、これをフォトリソグラフィ法とエッチングにより加工して形成する。
第7製造工程では、フォトリソグラフィ法とエッチングにより、ゲート絶縁膜55と第2の半導体層54を貫通し、第1の半導体層53に達するホール57を形成する。
第8製造工程では、ホール57から第1の半導体層53を選択的にエッチングする。例えば、第1の半導体層53がSiGeである場合には、H2O2、若しくはH2O2と硫酸(H2SO4)の混合溶液、若しくはHFとH2O2の混合溶液により、SiGeのみを選択的にエッチングする。これにより、基板51上には、第2の半導体層54からなるドーム型半導体が形成されるようになる。
第9製造工程では、CVD法により、キャップ層となる第4の半導体層59、およびソース・ドレインとチャネルが形成される第3の半導体層58を、第2の半導体層54側から順にドーム型半導体の内壁側に選択的に形成する。第4の半導体層59は、第2の半導体層54の表面に残るカーボンなどの第3の半導体層58への汚染を低減するものであり、膜厚1nm以下の薄膜とする。第4の半導体層59には、例えば、基板51がSiである場合にはSiを用いる。第3の半導体層58には、Si,SiGe,SiGeC,Geのいずれかを用い、不純物を混入させてn型またはp型としてもよい。
第10製造工程では、CVD法により絶縁膜60を、ドーム型半導体の内部を埋め尽くしてBOX層61を形成するとともに、全面を覆うように堆積する。絶縁膜60およびBOX層61には、例えば、SiO2あるいはSiO2よりも誘電率の低い絶縁体材料を用いることができる。
第11製造工程では、全面を異方性エッチングすることにより、ゲート電極56の側壁にサイドウォール62を形成する。このサイドウォール62の形成後に、ゲート電極56両脇直下の第2,第3,第4の半導体層54,58,59にイオン注入を行ってもよい。
前記半導体層は、前記ソース・ドレインに挟まれた前記ゲート電極直下の領域から前記ソース・ドレイン側の領域に向かって湾曲していることを特徴とする半導体装置。
(付記3) 前記半導体層に形成された前記ソース・ドレインの下および前記ソース・ドレインに挟まれた前記ゲート電極直下の領域の下が空洞になっていることを特徴とする付記1記載の半導体装置。
基板上に犠牲層と半導体層との積層領域と前記積層領域を囲む素子分離領域とを形成する工程と、
前記素子分離領域上および前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記素子分離領域と前記半導体層との間に前記犠牲層が露出する開口部を形成する工程と、
前記開口部から前記犠牲層を除去して前記半導体層下に空洞を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記熱伸する膜を全面に形成した後、前記素子分離領域と前記半導体層との間に前記犠牲層が露出する前記開口部を形成し、前記開口部から前記犠牲層を除去して前記半導体層下に前記空洞を形成し、
前記半導体層を湾曲させる工程において、熱処理を行って前記熱伸する膜を熱伸させて前記半導体層を湾曲させることを特徴とする付記7記載の半導体装置の製造方法。
前記半導体層にイオン注入を行った後、前記素子分離領域と前記半導体層との間に前記犠牲層が露出する前記開口部を形成し、前記開口部から前記犠牲層を除去して前記半導体層下に前記空洞を形成し、
前記半導体層を湾曲させる工程において、熱処理を行って前記半導体層を湾曲させることを特徴とする付記7記載の半導体装置の製造方法。
基板上に犠牲層と半導体層との積層領域と前記積層領域を囲む素子分離領域とを形成する工程と、
前記素子分離領域上および前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体層に前記ゲート電極直下の領域を挟むソース・ドレインを形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通するコンタクトホールを形成する工程と、
前記コンタクトホールから前記犠牲層を除去して前記半導体層下に空洞を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記コンタクトホールから前記犠牲層を除去して前記半導体層下に前記空洞を形成する工程の後に、前記コンタクトホール直下の領域に不純物拡散層を形成する工程を有することを特徴とする付記17記載の半導体装置の製造方法。
前記ソース・ドレインの全部をシリサイド化する工程の後に、全面に前記層間絶縁膜を形成し、
前記層間絶縁膜を貫通する前記コンタクトホールを形成する工程においては、前記層間絶縁膜を貫通してシリサイド化された前記ソース・ドレインに達する前記コンタクトホールを形成し、
前記コンタクトホールから前記犠牲層を除去して前記半導体層下に前記空洞を形成する工程においては、シリサイド化された前記ソース・ドレインを介して前記コンタクトホールから前記犠牲層を除去して前記半導体層下に前記空洞を形成することを特徴とする付記17記載の半導体装置の製造方法。
基板上に半導体をドーム型に形成してなるドーム型半導体を有し、前記ドーム型半導体の外壁側に形成されたゲート絶縁膜およびゲート電極と、前記ドーム型半導体の内壁側に形成されて前記ゲート電極直下の領域を挟んでソース・ドレインが形成された半導体層と、を有することを特徴とする半導体装置。
基板表面に部分的に第1の半導体層を形成する工程と、
全面に第2の半導体層を形成する工程と、
前記第1の半導体層直上の前記第2の半導体層上にゲート絶縁膜およびゲート電極を形成する工程と、
前記第2の半導体層に前記第1の半導体層に達する開口部を形成して前記第1の半導体層を選択的に除去し前記第2の半導体層からなるドーム型半導体を形成する工程と、
前記ドーム型半導体の内壁側にソース・ドレインが形成される第3の半導体層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記ドーム型半導体内部を埋めるとともに前記ドーム型半導体外部を覆う絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記基板と前記第3の半導体層との間を埋めるBOX層および前記ゲート電極のサイドウォールを形成する工程と、
を有することを特徴とする付記22記載の半導体装置の製造方法。
基板表面に部分的に第1の半導体層を形成する工程と、
全面に第2の半導体層を形成する工程と、
前記第2の半導体層に前記第1の半導体層に達する開口部を形成して前記第1の半導体層を選択的に除去することにより前記第2の半導体層からなるドーム型半導体を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
2 Si基板
2b SOI基板
2ba,51 基板
2bb,61 BOX層
2bc Si層
3 素子分離領域
4 空洞
5 薄膜Si層
6,15,60 絶縁膜
7,55 ゲート絶縁膜
8,56 ゲート電極
9,62 サイドウォール
10,41 ソース・ドレイン
11,63 層間絶縁膜
12 プラグ
13 配線層
14 SiGe層
16,16a,16b レジストパターン
17,17a,17b 開口部
18 SiN膜
19 シリサイド層
42,42a,42b コンタクトホール
43 不純物拡散層
44,44a,44b プラグ
45 シリサイド層
52 マスク
53 第1の半導体層
54 第2の半導体層
57 ホール
58 第3の半導体層
59 第4の半導体層
64 配線
Claims (10)
- 半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層に形成されたソース・ドレインと、を有する半導体装置において、
前記半導体層は、前記ソース・ドレインに挟まれた前記ゲート電極直下の領域から前記ソース・ドレイン側の領域に向かって湾曲していることを特徴とする半導体装置。 - 前記半導体層に形成された前記ソース・ドレインの下および前記ソース・ドレインに挟まれた前記ゲート電極直下の領域の下が空洞になっていることを特徴とする請求項1記載の半導体装置。
- 前記半導体層に形成された前記ソース・ドレインの下および前記ソース・ドレインに挟まれた前記ゲート電極直下の領域の下に絶縁膜が形成されていることを特徴とする請求項1記載の半導体装置。
- 半導体層上にゲート絶縁膜を介して形成されたゲート電極と、半導体層に形成されたソース・ドレインと、を有する半導体装置の製造方法において、
基板上に犠牲層と半導体層との積層領域と前記積層領域を囲む素子分離領域とを形成する工程と、
前記素子分離領域上および前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記素子分離領域と前記半導体層との間に前記犠牲層が露出する開口部を形成する工程と、
前記開口部から前記犠牲層を除去して前記半導体層下に空洞を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記開口部から前記犠牲層を除去して前記半導体層下に前記空洞を形成する工程の後に、前記半導体層を湾曲させる工程を有することを特徴とする請求項4記載の半導体装置の製造方法。
- 前記素子分離領域と前記半導体層との間に前記犠牲層が露出する前記開口部を形成する工程においては、前記素子分離領域を前記基板側へと除去していき、前記犠牲層の側面を一部露出させることによって前記開口部を形成することを特徴とする請求項4記載の半導体装置の製造方法。
- 半導体層上にゲート絶縁膜を介して形成されたゲート電極と、半導体層に形成されたソース・ドレインと、を有する半導体装置の製造方法において、
基板上に犠牲層と半導体層との積層領域と前記積層領域を囲む素子分離領域とを形成する工程と、
前記素子分離領域上および前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体層に前記ゲート電極直下の領域を挟むソース・ドレインを形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通するコンタクトホールを形成する工程と、
前記コンタクトホールから前記犠牲層を除去して前記半導体層下に空洞を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 半導体層上にゲート絶縁膜を介して形成されたゲート電極と、半導体層に形成されたソース・ドレインと、を有する半導体装置において、
基板上に半導体をドーム型に形成してなるドーム型半導体を有し、前記ドーム型半導体の外壁側に形成されたゲート絶縁膜およびゲート電極と、前記ドーム型半導体の内壁側に形成されて前記ゲート電極直下の領域を挟んでソース・ドレインが形成された半導体層と、を有することを特徴とする半導体装置。 - 半導体層上にゲート絶縁膜を介して形成されたゲート電極と、半導体層に形成されたソース・ドレインと、を有する半導体装置の製造方法において、
基板表面に部分的に第1の半導体層を形成する工程と、
全面に第2の半導体層を形成する工程と、
前記第1の半導体層直上の前記第2の半導体層上にゲート絶縁膜およびゲート電極を形成する工程と、
前記第2の半導体層に前記第1の半導体層に達する開口部を形成して前記第1の半導体層を選択的に除去し前記第2の半導体層からなるドーム型半導体を形成する工程と、
前記ドーム型半導体の内壁側にソース・ドレインが形成される第3の半導体層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記ドーム型半導体の内壁側に前記ソース・ドレインが形成される前記第3の半導体層を形成する工程においては、前記ドーム型半導体の内壁側にキャップ層である第4の半導体層を形成した後、前記第4の半導体層上に前記第3の半導体層を形成することを特徴とする請求項9記載の半導体装置の製造方法。
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