JP2008547238A - 半導体構造を形成する方法 - Google Patents
半導体構造を形成する方法 Download PDFInfo
- Publication number
- JP2008547238A JP2008547238A JP2008519799A JP2008519799A JP2008547238A JP 2008547238 A JP2008547238 A JP 2008547238A JP 2008519799 A JP2008519799 A JP 2008519799A JP 2008519799 A JP2008519799 A JP 2008519799A JP 2008547238 A JP2008547238 A JP 2008547238A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor material
- silicon
- hot gas
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 24
- 239000010703 silicon Substances 0.000 claims abstract description 24
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims abstract description 14
- 239000000126 substance Substances 0.000 claims abstract description 12
- 239000000463 material Substances 0.000 claims description 31
- 239000007789 gas Substances 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 13
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 10
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims description 4
- 150000004706 metal oxides Chemical class 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 3
- 230000000295 complement effect Effects 0.000 claims description 2
- 239000003989 dielectric material Substances 0.000 claims description 2
- 239000011261 inert gas Substances 0.000 claims description 2
- 239000003085 diluting agent Substances 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 18
- 229910008310 Si—Ge Inorganic materials 0.000 abstract description 13
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 9
- 125000006850 spacer group Chemical group 0.000 abstract description 4
- 238000001020 plasma etching Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000000243 solution Substances 0.000 description 5
- 238000003631 wet chemical etching Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 238000001636 atomic emission spectroscopy Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 238000010790 dilution Methods 0.000 description 2
- 239000012895 dilution Substances 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000002105 nanoparticle Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78639—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a drain or source connected to a bulk conducting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Abstract
半導体構造体を形成する方法は、シリコン(10)の第1の層を形成し、次いでシリコン層(10)に隣接する第2のSi-Ge層(12)を形成することを含む。次いで、シリコンの薄い第3の層(14)が、シリコン層(12)に隣接して形成される。次いで、ゲート構造体が、在来のCMOSプロセスを使用してシリコンの第3の層(14)の上に形成される。次いで、第2の層(12)内にトレンチが形成され、該構造体は、例えば加熱された塩酸のような高温ガス化学エッチャントに露出される。エッチャントは、Si-Geを除去し、それによってSilicon-On-Nothingを形成する。その後、在来のCMOS処理技術が適用され、窒化珪素からのスペーサ壁(28)の構成を含むMOSFETのような構造体を完了させる。窒化珪素(30)は又、Si-Geの除去によってシリコンの第3の層(14)の下に形成されたキャビティを満たす。
Description
本発明は、例えば、半導体材料の２つの層の間に堆積した誘電材料の層を形成するタイプの半導体構造を形成する方法に関する。
半導体デバイス製造の分野では、所定の半導体デバイスを製造するとき、犠牲層の等方性側方エッチングを実行することは広く知られている。例えば、いわゆる「シリコン−オン−ナッシング（Silicon-On-Nothing）」（ＳＯＮ）金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、ＭＯＳＦＥＴに関する活性化領域として役立つゲートスタックの下に薄いシリコン層を堆積させるように、シリコンゲルマニウム（ＳｉＧｅ）犠牲層を使用させ、薄いシリコン活性化領域の使用は、著しいデバイス性能の利点を提供する。ＭＯＳＦＥＴの製造プロセスの一部として、Ｓｉ−Ｇｅ犠牲層は、側方にエッチングされ、酸化物バッファ層と置換される。
Ｓｉ−Ｇｅ犠牲層をエッチングするために、ウェット化学エッチング溶液または等方性プラズマエッチング技術が、化学的ダウンストリームエッチング（Chemical Downstream Etcher；ＣＤＥ）またはデカップルプラズマソース（ＤＰＳ）のようなダウンストリームまたはリモートプラズマツールに採用されうる。
等方性プラズマエッチングの使用は、シリコンとシリコンゲルマニウムとの間の電気化学的なポテンシャルの差のために非常に選択的なエッチングを生じるが、制御することが困難であり、その場での容易な観察ができない。更に、シリコンゲルマニウムエッチングが完了し又はエッチングの終了点に到達したときに選択性が失われているので、側方エッチングのためのプラズマエッチングは現時点では、適切な選択性が提供されていない。いくつかの用途では、レジストまたは酸化物のハードマスクのいずれかの更なるマスキング層がまた、プラズマエッチングを使用することができるように提供されうる。
ウェット化学エッチング溶液の使用に関して、多くの不利益が生じ得る。実際には、かかる溶液の選択的な使用もまた、デバイスの非常に小さくデリケートな薄い特徴をエッチングするのに機械的な損傷を生じ得る。更に、ウェット化学エッチングの進歩により、例えば、光放射によるものなどの直接測定することができないパラメータを監視することが困難となる。更に、側方エッチングのためのウェット化学エッチング溶液の使用は、ナノサイズの特徴におけるエッチング溶液を制限する。また、ＤＰＳのように、ウェット化学エッチングも、制御が困難であり、Ｓｉ−Ｇｅの終了点での選択性が喪失される。
本発明よって、添付の特許請求の範囲に記載したような半導体構造体を形成する方法を提供する。
以下の記載を通して同一の参照番号は同様のパーツを特定するのに用いられ得る。
図１を参照すると、金属酸化物半導体電界効果（ＭＯＳＦＥＴ）トランジスタデバイス５が、周知の相補型金属酸化物半導体（ＣＭＯＳ）プロセス技術によって、半導体材料の第１の層を構成する、シリコン基板１０を最初に成長させることによって形成される。周知の適当なエピタキシャル堆積技術を使用して、次いで、第２のシリコンゲルマニウム層１２をシリコン基板１０の上に３０ｎｍの厚さまで成長させる。その後、第３のシリコン層１４を、シリコンゲルマニウム層１２の上に厚さ２０ｎｍまで成長させる。
図２を参照すると、次いで、在来のＣＭＯＳプロセス技術を使用して、ゲートスタックを形成する。この例では、例えばシリコン酸化物（ＳｉＯ２）のような絶縁材料、又は、典型的には高いＫ材料として知られ、シリコンの誘電率よりも大きな誘電率を備えた材料を、シリコン層１４の上にゲート絶縁層１６として堆積させる。ゲート絶縁層１６は、高品質誘電層を構成するような十分な厚さまで成長される。典型的には、材料の誘電率及び技術的な用途に依存するが、ゲート絶縁層１６は、約１５から３０オングストロームの間の厚さまで成長される。
その後、ゲート電極層１８を形成し、ゲート電極として役立つように、ポリシリコン（ＰｏｌｙＳｉ）または金属をゲート絶縁層１６の上に堆積する。
ゲート絶縁層１６およびゲート電極層１８は、次いで、ゲートスタック２０を形成するように、最初のエッチング（図３）に晒され、ゲート絶縁層１６はゲート電極層１８のプロファイルを共有する。従って、シリコン１４の層の上部表面２２は露出される。
在来のＣＭＯＳプロセス技術（図４）を使用して、典型的には、活性化領域を形成するのに用いられるマスクの寸法改訂がなされたマスクを使用して、フォトレジストパターン（図示せず）が、活性化領域を保護するのに用いられる。
別の実施形態では、ＳｉＮが、フッ素及び塩素種エッチャントに対して高い耐性を有しているので、ゲートスタック２０の上にハードマスクを形成するように窒化シリコン（ＳｉＮ）を使用するように、製造集積の最高の順序に依存して、マスクを形成するのに他のマスキング材料が用いられ得る。
フォトレジストパターンを使用して、それぞれソース領域およびドレイン領域として使用するために、シリコンの層の領域に、一対のトレンチ２４をエッチングする。トレンチ２４の対は、標準的な反応性イオンエッチング（ＲＩＥ）プロセスを使用してエッチングされ、それによって、Ｓｉ−Ｇｅ層１２を露出させるように、シリコン１４の層に開口部を形成する。エッチングプロセスを管理するために、発光分光法（optical emission spectroscopy、ＯＥＳ）信号が、終点検知として知られるＲＩＥプロセスの終わりを検出するための能力を提供することができる。トレンチ２４のエッチングは、トレンチがＳｉ−Ｇｅ層１２を貫通したとき、または、トレンチ２４が基板１０を貫通しはじめたときに、停止する。
次いで、通常は半導体ウェハ（図示せず）の一部として形成される、デバイス５は、例えば、単一ウェハエピタキシー堆積ツールまたは急速熱処理（ＲＴＰ）ツールのような熱反応器内に配置される。ツールの内側では、Ｓｉ−Ｇｅ層１２が、例えば気体の塩酸のような、高温ガス化学エッチャントに対して露出される。塩酸は、例えば、約７５０℃乃至８００℃のような７００℃乃至８００℃の間など、約６００℃乃至９００℃の間の温度で保持された加熱された気体の塩酸をとおして、気相に維持される。更に、ツール内の圧力は、典型的には、アルゴンやヘリウムのような不活性ガスないで使用されうる圧力、典型的には、０．１乃至０．５気圧（１００ミリトール乃至５００ミリトール）の気圧よりも低い。希釈し、減圧することにより、雰囲気ガス（希釈ガスで希釈された気体の塩酸）およびエッチャントガスフローの均一性の管理を改善するように役立て、典型的な単一ウェハ処理ツールに関して、１００乃至２００ｓｃｃｍのフローに反応を低減する。
気相では、化学エッチャントは、等方にエッチングし、シリコンゲルマニウムの方を選んで１００：１より大きなオーダーでの高い選択性を提供する。実際のプロセスでは、選択性は、ほとんど無限と考えられ得る。
加熱された気体の塩酸がこの例では用いられるけれども、塩素（Ｃｌ２）、塩化ボロン（ＢＣｌ３）、又は、他の適当なハロゲンガスのような他の高温の気体エッチャントを、エッチングされる材料に依存して用いることができることは当業者にとって明らかであろう。
図５を参照すると、Ｓｉ−Ｇｅ層１２の全体が実質的に除去されるまで、高温ガス化学エッチャントは、Ｓｉ−Ｇｅ層１２を側方に等方的にエッチングし、この点に関して、ＯＥＳ終点が再び、エッチャントの進行を管理するように用いられ、シリコン１４の層の下に、すなわち、シリコンの層１４と基板１０との間に、キャビティ２６を残す。シリコンゲルマニウムが、ゲートスタック２０の下で、シリコン１４の層の一部（すなわち、使用の際に、デバイス５に関してチャネルとして役立つシリコン１４の層の一部）の下から除去されたならば、フォトレジストは、その場での標準的な酸化ステップ、及び／又は、別の所謂「プラズマ・アッシュ」と呼ばれるプロセスを使用して除去される。
その後、ゲートスタック２０の両側に隣接する窒化シリコン（Ｓｉ３Ｎ４）の側壁スペーサ２８を堆積するのに、別の在来のＣＭＯＳプロセス技術が用いられる。窒化シリコン３０はまた、一対のトレンチ２４を介してキャビティ２６に入れられ、側壁スペーサ２８の堆積中に、窒化シリコンスペーサ材料３０でキャビティ２６を満たす。別の実施形態では、側壁スペーサ２８の形成に対して、別の堆積ステージによって、キャビティを満たすことができる。別の堆積ステージは、窒化シリコンとは異なる材料、例えば、マルチゲート（「gate-all-around」）を生成する底部のゲート電極を形成するような誘電体と導体（ポリシリコン）の組み合わせ又はバルク基板から活性化領域の電気的絶縁を改善するための高い放射率（高いＫ）誘電体、でゲートスタック２０の下のキャビティ２６を満たすように使用され得る。更に別の実施形態では、キャビティ２６は、空のままである。
続いて（図６には示されていないが）、ソース及びドレイン領域が、在来のＣＭＯＳプロセス技術を使用してシリコン１４の層のゲートスタック２０のいずれかの側面にそれぞれ形成される。実際は、デバイス５の残りは、在来のＣＭＯＳプロセス技術によって完了されるが、簡単のために、ここでは更に詳細には記載しない。
上述の例から、Ｓｉ−Ｇｅ層１２の厚さは、キャビティ２６の体積を変化させるために変更可能であることは、当業者には明らかであろう。
これまで記載しなかったけれども、上述のトランジスタデバイスは、例えば、多数の同様な構成のトランジスタを備えたシリコンの活性化層を共有する、静的ＲＡＭのようなランダムアクセスメモリ（ＲＡＭ）のような、揮発性メモリユニットのビットを構成する。実際には、エッチングプロセスは、ＭＯＳＦＥＴ又はトランジスタの形成のために、犠牲Ｓｉ−Ｇｅ層１２が除去されることによるエッチングプロセスに限定されないが、他の用途に関して使用されうる一般的なプロセスであることは当業者に明らかであり、ここで他の用途とは、例えば、Silicon-On-Nothing（ＳＯＮ）構造又は、バルク基板を使用した他の３次元デバイス構造の形成において、等方性の側方選択エッチングが要求されるものである。実際には、例えば、非常に薄い吊り下げシリコン構造を包含する微小電子機械システムデバイスのようなナノスケールデバイスの生成に対して、上述した高温ガス化学エッチングプロセスが適用可能である。
かくして、Silicon-On-Nothing（ＳＯＮ）デバイスを製造するための既存のエッチング技術よりもより大きなエッチング選択性を提供する半導体構造を形成する方法を提供することが可能である。更に、かかる構造を生成するのに必要なツールは、シリコンゲルマニウム層１２のような犠牲層を除去するのに用いられる既存のツールよりも性質がよりシンプルである。更に、時間、温度、ガスフローおよび圧力のようなプロセスパラメータは、犠牲層を除去するための既存のツールに関して用いられたパラメータよりもより制御可能である。従って、プロセスの複雑さは低減され、その結果、著しく製造コストをセーブすることができる。
Claims (12)
- 半導体構造体（５）を形成する方法であって、
半導体材料の第１の層（１０）を堆積するステップと、
前記半導体材料の第１の層（１０）に隣接する半導体材料の第２の層（１２）を堆積するステップと、
前記半導体材料の第２の層（１２）に隣接する半導体材料の第３の層（１４）を堆積するステップと、
エッチャントによってアクセスするために前記半導体材料の第２の層（１２）を露出させるステップと、を有し、かかるステップが、
前記半導体材料の第２の層（１２）を高温ガス化学エッチャントに露出させるステップを含み、前記高温ガス化学エッチャントが、側方に等方的に前記半導体材料の第２の層（１２）をエッチングし、その結果、半導体材料の第１及び第３の層（１０，１４）の間にキャビティ（２６）を形成し、
前記半導体材料の第２の層（１２）が、前記半導体材料の第１及び第３の層（１０，１４）とは異なる材料から形成されることを特徴とする、方法。 - 前記高温ガス化学エッチャントが、前記半導体材料の第２の層（１２）を選んで選択的にエッチングすることを特徴とする請求項１に記載の方法。
- 前記高温ガス化学エッチャントが、約６００℃乃至９００℃の間の温度であることを特徴とする請求項１又は２に記載の方法。
- 前記高温ガス化学エッチャントが、約１０ミリトール乃至約５００ミリトールの間のような所定の圧力下で、前記半導体材料の第２の層（１２）に晒されることを特徴とする請求項１乃至３のいずれか１項に記載の方法。
- 前記半導体材料の第１の層（１０）が、前記半導体材料の第３の層（１４）と箱となる材料から形成されることを特徴とする請求項１乃至４のいずれか１項に記載の方法。
- 前記半導体材料の第１及び／又は第３の層が、基板のようなシリコン層であることを特徴とする請求項１乃至５のいずれか１項に記載の方法。
- 前記半導体材料の第２の層（１２）が、シリコンゲルマニウム層のような犠牲層であることを特徴とする請求項１乃至６のいずれか１項に記載の方法。
- 前記高温ガス化学エッチャントが、気体の塩酸であることを特徴とする請求項１乃至７のいずれか１項に記載の方法。
- 前記半導体構造体（５）が、１又はそれ以上の、トランジスタ、電界効果トランジスタ（ＦＥＴ）、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタであることを特徴とする請求項１乃至８のいずれか１項に記載の方法。
- 前記半導体材料の第３の層（１４）を堆積するステップが、チャネルの構造を構成することを特徴とする請求項１乃至９のいずれか１項に記載の方法。
- 誘電材料（３０）で前記キャビティ（２６）を満たすステップ、
を更に有することを特徴とする請求項１乃至１０のいずれか１項に記載の方法。 - 前記高温ガス化学エッチャントが、不活性ガスのような希釈ガスと混合されることを特徴とする請求項１乃至１１のいずれか１項に記載の方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/EP2005/008199 WO2007003220A1 (en) | 2005-06-30 | 2005-06-30 | Method of forming a semiconductor structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008547238A true JP2008547238A (ja) | 2008-12-25 |
Family
ID=35385011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008519799A Pending JP2008547238A (ja) | 2005-06-30 | 2005-06-30 | 半導体構造を形成する方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US8105890B2 (ja) |
| EP (1) | EP1911098A1 (ja) |
| JP (1) | JP2008547238A (ja) |
| CN (1) | CN101288180A (ja) |
| TW (1) | TWI424504B (ja) |
| WO (1) | WO2007003220A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016143781A (ja) * | 2015-02-03 | 2016-08-08 | 東京エレクトロン株式会社 | エッチング方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7776745B2 (en) * | 2006-02-10 | 2010-08-17 | Stmicroelectronics S.A. | Method for etching silicon-germanium in the presence of silicon |
| CN102842616B (zh) * | 2011-06-20 | 2015-06-24 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| CN102856376B (zh) * | 2011-06-30 | 2016-08-03 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| CN103035709B (zh) * | 2011-09-30 | 2015-11-25 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| CN103258742B (zh) * | 2012-02-21 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN103377925A (zh) * | 2012-04-13 | 2013-10-30 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| CN103426764B (zh) * | 2012-05-24 | 2015-12-09 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| US8907483B2 (en) | 2012-10-10 | 2014-12-09 | Globalfoundries Inc. | Semiconductor device having a self-forming barrier layer at via bottom |
| CN104425277B (zh) * | 2013-09-04 | 2017-12-29 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN109075075B (zh) * | 2016-04-05 | 2023-06-06 | Tes股份有限公司 | 硅氧化膜的选择性蚀刻方法 |
| US10170304B1 (en) | 2017-10-25 | 2019-01-01 | Globalfoundries Inc. | Self-aligned nanotube structures |
| DE102017125217A1 (de) * | 2017-10-27 | 2019-05-02 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung von zumindest einem optoelektronischen Bauelement und optoelektronisches Bauelement |
| JP7345334B2 (ja) * | 2019-09-18 | 2023-09-15 | 東京エレクトロン株式会社 | エッチング方法及び基板処理システム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001026160A1 (fr) * | 1999-10-01 | 2001-04-12 | France Telecom | Dispositif semi-conducteur combinant les avantages des architectures massives et soi, et procede de fabrication |
| JP2001129798A (ja) * | 1999-08-28 | 2001-05-15 | Robert Bosch Gmbh | 表面マイクロマシニング型構造体の製法 |
| JP2005101234A (ja) * | 2003-09-24 | 2005-04-14 | Fujitsu Ltd | 半導体装置およびその製造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140684A (en) * | 1997-06-24 | 2000-10-31 | Stmicroelectronic, Inc. | SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers |
| FR2795555B1 (fr) * | 1999-06-28 | 2002-12-13 | France Telecom | Procede de fabrication d'un dispositif semi-conducteur comprenant un empilement forme alternativement de couches de silicium et de couches de materiau dielectrique |
| FR2806833B1 (fr) * | 2000-03-27 | 2002-06-14 | St Microelectronics Sa | Procede de fabrication d'un transistor mos a deux grilles, dont l'une est enterree, et transistor correspondant |
| US6306698B1 (en) * | 2000-04-25 | 2001-10-23 | Advanced Micro Devices, Inc. | Semiconductor device having metal silicide regions of differing thicknesses above the gate electrode and the source/drain regions, and method of making same |
| US6908793B2 (en) * | 2000-11-22 | 2005-06-21 | The Johns Hopkins University | Method for fabricating a semiconductor device |
| DE10142952A1 (de) * | 2001-06-13 | 2002-12-19 | Bosch Gmbh Robert | Herstellungsverfahren für eine mikromechanische Struktur |
| FR2858876B1 (fr) * | 2003-08-12 | 2006-03-03 | St Microelectronics Sa | Procede de formation sous une couche mince d'un premier materiau de portions d'un autre materiau et/ou de zones de vide |
| US7166528B2 (en) * | 2003-10-10 | 2007-01-23 | Applied Materials, Inc. | Methods of selective deposition of heavily doped epitaxial SiGe |
| US7923782B2 (en) * | 2004-02-27 | 2011-04-12 | International Business Machines Corporation | Hybrid SOI/bulk semiconductor transistors |
| CN101030602B (zh) * | 2007-04-06 | 2012-03-21 | 上海集成电路研发中心有限公司 | 一种可减小短沟道效应的mos晶体管及其制作方法 |
| US7928474B2 (en) * | 2007-08-15 | 2011-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd., | Forming embedded dielectric layers adjacent to sidewalls of shallow trench isolation regions |
| KR101083644B1 (ko) * | 2008-07-04 | 2011-11-16 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
| US8299453B2 (en) * | 2009-03-03 | 2012-10-30 | International Business Machines Corporation | CMOS transistors with silicon germanium channel and dual embedded stressors |
| US8138523B2 (en) * | 2009-10-08 | 2012-03-20 | International Business Machines Corporation | Semiconductor device having silicon on stressed liner (SOL) |
| US8237197B2 (en) * | 2010-07-07 | 2012-08-07 | International Business Machines Corporation | Asymmetric channel MOSFET |
-
2005
- 2005-06-30 CN CNA2005800509557A patent/CN101288180A/zh active Pending
- 2005-06-30 US US11/994,253 patent/US8105890B2/en active Active
- 2005-06-30 JP JP2008519799A patent/JP2008547238A/ja active Pending
- 2005-06-30 EP EP05767906A patent/EP1911098A1/en not_active Withdrawn
- 2005-06-30 WO PCT/EP2005/008199 patent/WO2007003220A1/en active Application Filing
-
2006
- 2006-06-20 TW TW095121983A patent/TWI424504B/zh active
-
2012
- 2012-01-26 US US13/359,174 patent/US8587070B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001129798A (ja) * | 1999-08-28 | 2001-05-15 | Robert Bosch Gmbh | 表面マイクロマシニング型構造体の製法 |
| WO2001026160A1 (fr) * | 1999-10-01 | 2001-04-12 | France Telecom | Dispositif semi-conducteur combinant les avantages des architectures massives et soi, et procede de fabrication |
| JP2005101234A (ja) * | 2003-09-24 | 2005-04-14 | Fujitsu Ltd | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016143781A (ja) * | 2015-02-03 | 2016-08-08 | 東京エレクトロン株式会社 | エッチング方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2007003220A1 (en) | 2007-01-11 |
| EP1911098A1 (en) | 2008-04-16 |
| TW200707594A (en) | 2007-02-16 |
| US20080207004A1 (en) | 2008-08-28 |
| TWI424504B (zh) | 2014-01-21 |
| US8105890B2 (en) | 2012-01-31 |
| US20120126289A1 (en) | 2012-05-24 |
| CN101288180A (zh) | 2008-10-15 |
| US8587070B2 (en) | 2013-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8105890B2 (en) | Method of forming a semiconductor structure | |
| US8518786B2 (en) | Process for forming a metal oxide semiconductor devices | |
| JP5230737B2 (ja) | 異なる高さの隣接シリコンフィンを製造する方法 | |
| JP2655336B2 (ja) | ポリシリコンを選択的にエッチングする方法 | |
| US8039402B2 (en) | Methods for forming a gate and a shallow trench isolation region and for planarizating an etched surface of silicon substrate | |
| TWI582950B (zh) | 半導體元件及其製造方法 | |
| KR20070089058A (ko) | 고종횡비 분야용 이방성 피쳐를 형성하는 에칭 방법 | |
| JPH05121379A (ja) | 半導体装置の製造方法 | |
| TWI620250B (zh) | 保護溝渠側壁以形成選擇性磊晶半導體材料 | |
| JP2006216854A (ja) | 半導体装置の製造方法 | |
| US20120193680A1 (en) | Structure with isotropic silicon recess profile in nanoscale dimensions | |
| KR20070005787A (ko) | 반도체 소자의 제조방법 | |
| TW201926556A (zh) | 半導體製作方法 | |
| EP1933375A2 (en) | Methods for Recess Etching | |
| WO2018064984A1 (zh) | 去除晶片上的二氧化硅的方法及集成电路制造工艺 | |
| JP4834304B2 (ja) | 半導体素子の製造方法 | |
| JPH07235590A (ja) | 半導体装置の製造方法 | |
| JP2007149812A (ja) | 半導体装置の製造方法 | |
| CN105161414B (zh) | 栅极硬掩模层的去除方法 | |
| US7981800B1 (en) | Shallow trench isolation structures and methods for forming the same | |
| JPH10214887A (ja) | 半導体装置の製造方法 | |
| JP2009158762A (ja) | 半導体装置の製造方法 | |
| JP2010093158A (ja) | 半導体装置の製造方法 | |
| JP2007042885A (ja) | 半導体製造方法 | |
| KR20060081852A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110506 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20110908 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111013 |