KR20090046993A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

실시예는 반도체 소자 및 그의 제조 방법에 관한 것이다. 실시예에 따른 반도체 소자는, 실리콘 기판 상에 소자 형성 영역과 패드 형성 영역을 포함하는 칩에서, 상기 소자 형성 영역에 형성된 반도체 소자, 상기 반도체 소자와 전기적으로 연결되며 상기 패드 형성 영역에 형성된 패드 및 상기 패드의 외곽에 형성되며 최하층에서 최상층까지 연결된 적어도 하나의 크랙 방지 패턴을 포함한다. 이와 같이, 실시예는 크랙 방지 패턴을 갖는 반도체 소자를 제조하여 쏘잉 시에 발생되는 칩 크랙을 방지하여 소자의 신뢰성을 향상시킬 수 있다.
크랙 방지 패턴, 스크라이브 레인

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
실시예는 반도체 소자 및 그의 제조 방법에 관한 것이다.
웨이퍼 상에 다수의 칩(chip)들을 제조한 후, 고속으로 회전하는 다이아몬드 블레이드(diamond blade)가 스크라이브 레인(scribe lane)을 따라 개별의 칩으로 절단시키는 쏘잉 공정이 진행된다.
그런데, 종래의 쏘잉 공정시 블레이드로부터 전달되는 기계적 스트레스(mechanical stress)로 인해 칩에 칩핑(chipping)이 발생하고 스트레스가 심할 경우에는 칩의 패시베이션(passivation)막과 층간절연막내에 크랙이 발생하여 칩의 불량을 유발한다.
실시예는 크랙 방지 패턴을 갖는 반도체 소자 및 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 반도체 소자의 제조 방법은, 반도체 소자 형성 영역을 포함하는 복수의 칩과, 상기 복수의 칩을 분리하기 위한 스크라이브 레인 영역을 포함하는 웨이퍼에서, 실리콘 기판 상에 형성된 복수의 막들을 마련하고, 상기 반도체 소자 형성 영역의 복수의 막들에 형성된 상기 반도체 소자 및 상기 스크라이브 레인 영역에서 상기 복수의 막들을 관통하는 크랙 방지 패턴을 형성한다.
실시예에 따른 반도체 소자는, 실리콘 기판 상에 소자 형성 영역과 패드 형성 영역을 포함하는 칩에서, 상기 소자 형성 영역에 형성된 반도체 소자, 상기 반도체 소자와 전기적으로 연결되며 상기 패드 형성 영역에 형성된 패드 및 상기 패드의 외곽에 형성되며 최하층에서 최상층까지 연결된 적어도 하나의 크랙 방지 패턴을 포함한다.
실시예는 크랙 방지 패턴을 갖는 반도체 소자를 제조하여 쏘잉 시에 발생되는 칩 크랙을 방지하여 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
이하, 첨부한 도면을 참조로 실시예에 따른 반도체 소자의 제조 방법에 대해서 구체적으로 설명한다. 다만, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 구성요소의 추가, 부가, 변경등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 권리범위에 속한다고 할 것이다.
여기서, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의 미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 1은 실시예에 따른 웨이퍼의 일부를 보여주는 평면도이고, 도 2는 실시예에 따른 크랙 방지 패턴의 단면도이다.
도 1을 참조하면, 웨이퍼(100) 상에 다수의 칩(101)들이 형성되어 있다. 상기 웨이퍼(100) 상에 형성된 다수의 칩(101)들은 스크라이브 레인(scribe lane)을 따라 개별의 칩으로 절단된다.
상기 칩(101)은 반도체 소자가 형성되는 소자 형성 영역(C)과 상기 소자 형성 영역(C)에 전기적인 신호를 인가하기 위한 패드(103)가 형성된 패드 형성 영역(B)및 상기 칩(101)과 칩(101)을 분리하기 위한 스크라이브 레인 영역(A)을 포함한다.
상기 스크라이브 레인 영역(A)에서 상기 패드 형성 영역(B)을 따라 적어도 하나의 크랙 방지 패턴(110)이 형성될 수 있다.
상기 크랙 방지 패턴(110)은 상기 패드(103)와 상기 스크라이브 레인 영역(A) 사이의 영역에 형성될 수도 있다.
상기 스크라이브 레인 영역(A)의 폭은 약 50 내지 150 ㎛ 일 수 있다.
상기 크랙 방지 패턴(110)의 폭(d)은 10 내지 20㎛ 일 수 있다.
도 2를 참조하면, 상기 크랙 방지 패턴(110)은 상기 웨이퍼(100)의 바텀층부터 탑층까지 형성된다.
실리콘 기판(130) 상에 제 1 절연막(131), 상기 제 1 절연막(131) 상에 제 2 절연막(132)이 형성되어 있다.
실시예는 상기 제 1 및 제 2 절연막(131, 132)에 한정하여 형성되지 않으며, 제조하고자 하는 칩의 구조에 따라 추가 막 및 추가 층들이 형성될 수 있다. 이 경우에도 상기 크랙 방지 패턴(110)은 바텀층부터 탑층까지 형성된다.
상기 크랙 방지 패턴(110)은 실리콘 기판(130) 상에 형성된 제 1 패턴(111), 상기 제 1 절연막(131)에 형성되며 상기 제 1 패턴(111)과 연결된 제 1 비아 패턴(121), 상기 제 1 절연막(131) 상에서 상기 제 1 비아 패턴(121)과 연결된 제 2 패턴(112), 상기 제 2 절연막(132)에 형성되며 상기 제 2 패턴(112)과 연결된 제 2 비아 패턴(122), 상기 제 2 절연막(132) 상에 형성되며 상기 제 2 비아 패턴(122)과 연결된 제 3 패턴(113)을 포함한다.
상기 제 1 내지 제 3 패턴들(111, 112, 113)의 크기는 동일할 수도 있고 동일하지 않을 수도 있다.
상기 제 1 내지 제 3 패턴들(111, 112, 113)은 상기 실리콘 기판(130) 상에서 수직한 방향으로 서로 중첩되며 형성될 수 있다.
상기 제 1 비아 패턴(121)의 폭은 0.19 내지 0.36 ㎛ 일 수 있다.
상기 크랙 방지 패턴(110)은 웨이퍼(100)의 4 포인트 벤딩 테스트(4 point bending test)를 통하여 최적의 구조를 선택할 수 있다.
상기 크랙 방지 패턴(110)은 다양한 구조를 가질 수 있으며, 비아 패턴은 각 절연막에 한 개 또는 복수 개 형성할 수 있으며, 상기 테스트를 통하여 해당 웨이퍼(110)에서 크랙 방지 효과가 가장 뛰어난 구조의 크랙 방지 패턴을 선택할 수 있다.
상기 제 1 비아 패턴(121)과 상기 제 2 비아 패턴(122)의 개수는 일치할 수도 있으며, 일치하지 않을 수도 있다. 예를 들어, 상기 제 1 비아 패턴(121)은 한 개이며, 상기 제 2 비아 패턴(122)은 복수 개로 형성할 수도 있다.
상기 제 1 내지 제 3 패턴들(111, 112, 113) 및 제 1 비아 패턴(121) 및 제 2 비아 패턴(122)은 상기 웨이퍼(100)의 상의 소자 형성 영역(C)에 형성되는 반도체 소자 형성시에 동시에 형성될 수 있다. 예를 들어, 상기 반도체 소자의 배선 형성 공정시에 상기 제 1 내지 제 3 패턴들(111, 112, 113)이 형성될 수 있다. 상기 반도체 소자의 비아홀 또는 콘택홀 형성시에 상기 제 1 비아 패턴(121) 및 제 2 비아 패턴(122)이 형성될 수 있다. 상기 반도체 소자의 일 층에서 구리 다마신 패턴을 형성할 경우 상기 크랙 방지 패턴(110)은 동일 층에서 구리 다마신 패턴을 포함할 수 있다.
상기 제 1 내지 제 3 패턴들(111, 112, 113)은 알루미늄 또는 구리를 포함할 수 있다.
상기 제 2 비아 패턴들(121, 122)은 텅스텐을 포함할 수 있다.
도 3a 및 도 3b는 다른 실시예에 따른 웨이퍼의 크랙 방지 패턴의 평면도 및 단면도이다.
도 3a 및 도 3b를 참조하면, 상기 크랙 방지 패턴(210)은 실리콘 기판(130) 상에 형성된 제 1 패턴(111), 상기 제 1 절연막(131)에 형성되며 상기 제 1 패턴(111)과 연결된 두 개의 제 1 비아 패턴(221a, 221b), 상기 제 1 절연막(131) 상에서 상기 제 1 비아 패턴(221a, 221b)과 연결된 제 2 패턴(112), 상기 제 2 패 턴(112)을 덮는 제 2 절연막(132)에 형성되며 상기 제 2 패턴(112)과 연결된 두 개의 제 2 비아 패턴(222a, 222b), 상기 제 2 절연막(132) 상에 형성되며 상기 제 2 비아 패턴(222a, 222b)과 연결된 제 3 패턴(113)을 포함한다.
상기 크랙 방지 패턴(110)의 폭은 10 내지 20㎛ 일 수 있다.
상기 제 1 및 제 2 비아 패턴(221a, 221b, 222a, 222b)의 폭은 0.19 내지 0.36 ㎛ 일 수 있다.
상기 크랙 방지 패턴(210)은 스크라이브 레인 영역(A)에 형성될 수 있다.
상기 크랙 방지 패턴(210)은 하나의 스크라이브 레인 영역(A)에서 양쪽 패드 형성 영역을 따라 두 줄로 형성될 수 있다.
상기 크랙 방지 패턴 사이의 간격 및 개수는 상기 4 포인트 벤딩 테스트를 통해서 최적의 조건을 얻을 수 있다.
도 4a 및 도 4b는 다른 실시예에 따른 웨이퍼의 크랙 방지 패턴의 평면도 및 단면도이다.
도 4a 및 도 4b를 참조하면, 상기 크랙 방지 패턴(310)은 실리콘 기판(130) 상에 형성된 제 1 패턴(111), 상기 제 1 절연막(131)에 형성되며 상기 제 1 패턴(111)과 연결된 세 개의 제 1 비아 패턴(321a, 321b, 321c), 상기 제 1 절연막(131) 상에서 상기 제 1 비아 패턴(321a, 321b, 321c)과 연결된 제 2 패턴(112), 상기 제 2 패턴(112)을 덮는 제 2 절연막(132)에 형성되며 상기 제 2 패턴(112)과 연결된 세 개의 제 2 비아 패턴(322a, 322b, 322c), 상기 제 2 절연막(132) 상에 형성되며 상기 제 2 비아 패턴(322a, 322b, 322c)과 연결된 제 3 패턴(113)을 포함 한다.
상기 크랙 방지 패턴(310)의 폭은 10 내지 20㎛ 일 수 있다.
상기 제 1 및 제 2 비아 패턴(321a, 321b, 321c, 322a, 322b, 322c)의 폭은 0.19 내지 0.36 ㎛ 일 수 있다.
상기 크랙 방지 패턴(310)은 스크라이브 레인 영역에 형성될 수 있다.
상기 크랙 방지 패턴(310)은 하나의 스크라이브 레인 영역에서 양쪽 패드 형성 영역을 따라 두 줄로 형성될 수 있다.
도 5는 다른 실시예에 따른 웨이퍼의 크랙 방지 패턴의 평면도 및 단면도이다.
도 5를 참조하면, 크랙 방지 패턴(410)은 제 1 절연막(131)에 형성된 제 1 비아 패턴(421)과 제 2 절연막(132)에 형성된 제 2 비아 패턴(422a, 422b)의 개수가 다르다.
도시된 바를 보면, 상기 제 1 비아 패턴(421)은 한 개이고, 상기 제 2 비아 패턴(422a, 422b)은 두 개이다.
상기 제 1 비아 패턴(421) 및 상기 제 2 비아 패턴(422a, 422b)은 상기 웨이퍼의 4 포인트 벤딩 테스트를 통하여 상기 소자 형성 영역에 쏘잉 시 크랙에 의해 불량이 발생되지 않도록 크랙 방지 효과가 최대인 구조로 선택될 수 있다. 상기 제 1 비아 패턴과 상기 제 2 비아 패턴의 개수는 서로 같을 수도 있고 다를 수도 있으며, 대칭되는 위치에 형성될 수도 있고 비대칭 위치에 형성될 수도 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 웨이퍼의 일부를 보여주는 평면도이다.
도 2는 실시예에 따른 크랙 방지 패턴의 단면도이다.
도 3a 및 도 3b는 다른 실시예에 따른 웨이퍼의 크랙 방지 패턴의 평면도 및 단면도이다.
도 4a 및 도 4b는 다른 실시예에 따른 웨이퍼의 크랙 방지 패턴의 평면도 및 단면도이다.
도 5는 다른 실시예에 따른 웨이퍼의 크랙 방지 패턴의 평면도 및 단면도이다.

Claims (10)

  1. 반도체 소자 형성 영역을 포함하는 복수의 칩과, 상기 복수의 칩을 분리하기 위한 스크라이브 레인 영역을 포함하는 웨이퍼에서,
    실리콘 기판 상에 형성된 복수의 막들을 마련하고, 상기 반도체 소자 형성 영역의 복수의 막들에 형성된 상기 반도체 소자 및 상기 스크라이브 레인 영역에서 상기 복수의 막들을 관통하는 크랙 방지 패턴을 형성하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 크랙 방지 패턴은,
    상기 실리콘 기판 상에 제 1 패턴을 형성하는 단계;
    상기 제 1 패턴을 덮는 제 1 절연막에 상기 제 1 패턴과 연결된 적어도 하나의 제 1 비아 패턴을 형성하는 단계;
    상기 제 1 비아 패턴을 덮도록 상기 제 1 절연막 상에 제 2 패턴을 형성하는 단계;
    상기 제 2 패턴을 덮는 제 2 절연막에 상기 제 2 패턴과 연결된 적어도 하나의 제 2 비아 패턴을 형성하는 단계;
    상기 제 2 비아 패턴을 덮도록 상기 제 2 절연막 상에 제 3 패턴을 형성하는 단계를 포함하여 형성되는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 크랙 방지 패턴의 폭은 10 내지 20㎛ 인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 제 1 및 제 2 비아 패턴의 폭은 0.19 내지 0.36 ㎛ 인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 크랙 방지 패턴은 구리, 알루미늄 및 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 실리콘 기판 상에 소자 형성 영역과 패드 형성 영역을 포함하는 칩에서,
    상기 소자 형성 영역에 형성된 반도체 소자;
    상기 반도체 소자와 전기적으로 연결되며 상기 패드 형성 영역에 형성된 패드; 및
    상기 패드의 외곽에 형성되며 최하층에서 최상층까지 연결된 적어도 하나의 크랙 방지 패턴을 포함하는 반도체 소자.
  7. 제 6항에 있어서,
    상기 크랙 방지 패턴은,
    실리콘 기판 상에 형성된 제 1 패턴;
    상기 제 1 패턴을 덮으며 상기 제 1 패턴과 연결된 제 1 비아 패턴을 갖는 제 1 절연막;
    상기 제 1 절연막 상에서 상기 제 1 비아 패턴과 연결된 제 2 패턴;
    상기 제 2 패턴을 덮으며 상기 제 2 패턴과 연결된 제 2 비아 패턴을 갖는 제 2 절연막; 및
    상기 제 2 절연막 상에서 상기 제 2 비아 패턴과 연결된 제 3 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 7항에 있어서,
    상기 제 1 패턴 내지 제 3 패턴들의 각 폭은 10 내지 20㎛ 인 것을 특징으로 하는 반도체 소자.
  9. 제 7항에 있어서,
    상기 제 1 및 제 2 비아 패턴의 폭은 0.19 내지 0.36 ㎛ 인 것을 특징으로 하는 반도체 소자.
  10. 제 7항에 있어서,
    상기 제 1 비아 패턴과 상기 제 2 비아 패턴의 개수가 서로 다른 것을 특징으로 하는 반도체 소자.
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