近年、電気的書き替えを可能とした不揮発性半導体記憶装置(EEPROM)の1種としてNANDセル型EEPROMが提案されている。このEEPROMは、電荷蓄積層としての例えば浮遊ゲートと制御ゲートとが積層されたnチャネルMOSFET構造の複数のメモリセルを、それらのソース、ドレインを隣接するもの同士で共有する形で直列接続し、これを1単位としてビット線に接続するものである。
図20(a),(b)はそれぞれ、従来のNAND型EEPROMにおけるメモリセルアレイの1つのNANDセル部分のパターン平面図とその等価回路図である。図21(a),(b)はそれぞれ、上記図20(a)に示したパターンのA−A’線及びB−B’線に沿った断面図である。素子分離酸化膜12で囲まれたp型半導体基板(この例では、p型シリコン基板11−1にn型ウェル領域11−2が形成され、このn型ウェル領域11−2内にp型ウェル領域11−3が形成されているが、p型シリコン基板を用いることもできる)11に、複数のNANDセルからなるメモリセルアレイが形成されている。1つのNANDセルに着目して説明すると、この例では、8個のメモリセルM1〜M8が直列接続されて1つのNANDセルを構成している。各メモリセルM1〜M8はそれぞれ、基板11上にゲート絶縁膜13を介して浮遊ゲート14(141,142,143,…,148)が形成され、この浮遊ゲート14上に絶縁膜15を介して制御ゲート16(161,162,163,…,168)が積層して形成されている。これらのメモリセルのソース、ドレインであるn型拡散層19は、隣接するもの同士共有する形で、メモリセルが直列接続されている。
上記NANDセルのドレイン側、ソース側には各々、第1,第2の選択トランジスタS1,S2が設けられている。これら選択トランジスタS1,S2は、メモリセルの浮遊ゲート、制御ゲートと同時に形成された第1の選択ゲート149,169及び第2の選択ゲート1410,1610を備えている。上記選択ゲート149と169は図示しない領域で電気的に接続され、選択ゲート1410と1610も図示しない領域で電気的に接続され、それぞれ選択トランジスタS1,S2のゲート電極として働く。素子形成された基板は、CVD酸化膜17により覆われ、この上にビット線18が配設されている。NANDセルの制御ゲート16は、共通に制御ゲート線CG1,CG2,…,CG8として配設されている。これら制御ゲート線は、ワード線となる。選択ゲート149,169及び1410,1610もそれぞれ行方向に連続的に選択ゲート線SG1,SG2として配設されている。
図22は、上述したようなNANDセルがマトリックス状に配列されたメモリセルアレイの等価回路図を示している。ソース線は例えば64本のビット線毎につき1箇所、コンタクトを介してAlやポリシリコン等の基準電位配線に接続される。この基準電位配線は周辺回路に接続される。メモリセルの制御ゲート及び第1,第2の選択ゲートは、行方向に連続的に配設される。通常、制御ゲートにつながるメモリセルの集合を1ページと呼び、1組のドレイン側(第1の選択ゲート)及びソース側(第2の選択ゲート)の選択ゲートによって挟まれたページの集合を1NANDブロックまたは単に1ブロックと呼ぶ。1ページは例えば256バイト(256×8)個のメモリセルから構成される。1ページ分のメモリセルはほぼ同時に書き込みが行われる。1ブロックは例えば2048バイト(2048×8)個のメモリセルから構成される。1ブロック分のメモリセルはほぼ同時に消去される。
上記のような構成において、データの書き込みは、ビット線から遠い方のメモリセルから順に行う。ビット線にはデータに応じて0V(“0”書き込み)または電源電圧Vcc(“1”書き込み)を印加する。ビット線に接続する選択ゲートは電源電圧Vcc、ソース線に接続する選択ゲートは0Vである。この時、“0”書き込みのセルのチャネルには0Vが伝達される。“1”書き込みではビット線に接続される選択ゲートがオフするので、“1”書き込みするメモリセルのチャネルはVcc−Vthsg(Vthsgは選択ゲートのしきい値電圧)になり、フローティングになる。あるいは、書き込みを行うメモリセルよりもビット線側のメモリセルのしきい値電圧が正電圧Vthcellを持つ場合には、メモリセルのチャネルはVcc−Vthcellになる。その後、選択されたメモリセルの制御ゲートには昇圧された書き込み電圧Vpp(=20V程度)を印加し、他の非選択メモリセルの制御ゲートには中間電位Vpass(=10V程度)を印加する。その結果、データ“0”の時は、チャネルの電位が0Vなので選択メモリセルの浮遊ゲートと基板間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル注入されてしきい値電圧が正方向に移動する。データが“1”の時は、フローティングのチャネルは制御ゲートとの間の容量結合で中間電位(6V程度)になり、電子の注入は行われない。
一方、データ消去は、ブロック単位でほぼ同時に行われる。すなわち消去するブロックの全ての制御ゲートを0Vとし、p型ウェル領域11−3及びn型ウェル領域11−2に昇圧された昇圧電位VppE(20V程度)を印加する。消去を行わないブロックの制御ゲートは、フローティング状態からp型ウェル領域11−3との間の容量結合によってVppEレベルに昇圧される。これにより消去するブロックのメモリセルにおいて浮遊ゲートの電子がp型ウェル領域11−3に放出され、しきい値電圧が負方向に移動する。消去を行わないブロックでは、制御ゲート及びp型ウェル領域11−3ともVppEなので消去は行われない。
データ読み出し動作は、ビット線を電源電圧Vccにプリチャージした後にフローティングにし、選択されたメモリセルの制御ゲートを0V、それ以外のメモリセルの制御ゲート、選択ゲートを電源電圧Vcc(例えば3V)、ソース線を0Vとして、選択メモリセルで電流が流れるか否かをビット線に検出することにより行われる。すなわちメモリセルに書き込まれたデータが“0”(メモリセルのしきい値電圧Vth>0)ならばメモリセルはオフになるので、ビット線はプリチャージ電位を保つが、“1”(メモリセルのしきい値電圧Vth<0)ならばメモリセルはオンしてビット線はプリチャージ電位からΔVだけ下がる。これらのビット線電位をセンスアンプで検出することによって、メモリセルのデータが読み出される。
上記従来の読み出し方法では、ビット線をチップ内部の降圧された電源電圧Vdd(例えば2.5V)にプリチャージした後に、“1”読み出しの場合にはビット線は0.5V以下まで放電され、“0”読み出しの場合にはVddを保つ。“1”読み出し時のビット線放電時間Tblはビット線容量Cbl、ビット線振幅Vbl、メモリセル電流Icellに対して、Tbl=Cbl×Vbl/Icellとなる。NAND型EEPROMでは、メモリセルが直列接続されているため、メモリセル電流Icellが小さく、その結果、ビット線放電時間Tblが大きく、読み出しが長いという問題がある。ビット線容量を例えば3pF、“1”読み出し時にメモリセルを流れる電流を0.5μAとすると、ビット線放電時間は、3pF×(2.5V−0.5V)/0.5μA=12μsecとなる。
更に、従来のNANDフラッシュメモリでは、読み出し時に次のような問題がある。例えば図20(a),(b)のメモリセルM5からデータを読み出す場合には、制御ゲート線CG5は接地、選択ゲート線SG1,SG2、制御ゲート線CG1,CG2,CG3,CG4,CG6,CG7,CG8を電源電圧Vccに設定する。制御ゲート線と選択ゲート線をバイアスするタイミングは全てを同時にバイアスするか、あるいはまず制御ゲート線CG1〜CG8と選択ゲート線SG2を電源電圧Vccに設定した後、選択ゲート線SG1を電源電圧Vccにバイアスする。メモリセルM5がオンする場合には、チャネルと制御ゲート間の容量結合により制御ゲート線CG5も浮く。例えばチャネルが0Vから1.2Vまで充電されると、制御ゲート線CG5は0.5V程度まで浮いた後、制御ゲートのRC時定数(1μsec程度)後に0Vに復帰する。このようにチャネルと制御ゲート間の容量結合ノイズによって制御ゲートが0.5V程度まで浮くと、本来オフするはずの“0”セルもオンしてしまい、誤読み出しをするという問題がある。
ところで、上述したNAND型EEPROMを始めとする不揮発性半導体記憶装置の読み出し及び書き込み時には、センスアンプあるいはロウデコーダの所定のノードNaに電源電圧Vccよりも高い電圧VHを印加する必要がある。このノードNaをバイアスする従来の電圧バイアス回路は、例えば図23に示すように構成されている。この電圧バイアス回路は、トランジスタQ1,Q2,Q3、インバータINV1及び高電圧スイッチSW1を含んで構成され、ノードNaに電源電圧Vcc、接地電圧Vss、及び電源電圧Vccよりも高い高電圧VHを選択的に印加するようになっている。上記高電圧スイッチSW1は、トランジスタQ4〜Q7とキャパシタCから構成されている。図23において、HNと付されたトランジスタQ3〜Q6は、電源電圧Vccよりも高い電圧を印加できる高電圧(高耐圧)のエンハンスメント型nチャネルトランジスタである。これらのトランジスタQ3〜Q6のしきい値電圧は0.6V程度であるので、ゲートに0Vが印加される場合にはオフする。一方、DHNと付されているトランジスタQ2,Q7は、高電圧のデプレッション型nチャネルトランジスタである。これらのトランジスタQ2,Q7のしきい値電圧は−1Vであり、ゲート、ドレインを電源電圧Vccにすると、ソースに電源電圧Vccを転送できる。また、トランジスタQ2,Q7のゲートを0Vにすると、ソース・ドレインの電圧が電源電圧Vccの条件でオフする。トランジスタQ1は電源電圧Vcc以下の電圧が印加される低電圧のpチャネルトランジスタである。このトランジスタQ1に直列接続されたトランジスタQ2は、トランジスタQ1に高電圧が印加されないようにするためのものである。
上記のような構成において、ノードNaを接地する際には、トランジスタQ3のゲートに与える電圧V3を電源電圧Vcc、インバータINV1の入力端及びトランジスタQ2のゲートに与える電圧V1を接地電圧Vss、及びトランジスタQ7の電流通路の一端に与える電圧V2を接地電圧Vssにすれば良い。また、電圧V1,V3を接地電圧Vss、電圧V2を電源電圧VccにしてキャパシタCB1の一方の電極にクロック信号CLKを印加すると、高電圧スイッチSW1を介してノードNaに高電圧VHが印加される。電圧V1を電源電圧Vcc、電圧V2,V3を接地電圧Vssにすると、ノードNaは電源電圧Vccにバイアスされる。
しかしながら、図23に示したような従来の電圧バイアス回路では、ノードNaを高電圧VHから電源電圧Vccに変化させるときに、まず電圧V3を電源電圧VccにすることによりノードNaをトランジスタQ3を介して放電する。その後、電圧V1を電源電圧VccにすることによりノードNaをトランジスタQ1,Q2を介して電源電圧Vccにする。このようにノードNaを高電圧VHから電源電圧Vccに変化させる際には接地してから電源電圧Vccに充電するので時間がかかり、また消費電流が増加するという問題がある。
一方、ノードNaを高電圧VHから直接電源電圧Vccに放電するために電圧V1を電源電圧Vccにすると、トランジスタQ1のソース(p型半導体領域)にVHが印加され、電源電圧Vccの基板(n型半導体領域)との間のpn接合ダイオードがオンする。その結果、ラッチアップを起こすという問題がある。
以下、本発明の実施の形態について図面を参照して説明する。
図1は、本発明の実施の形態に係わる電圧バイアス回路が用いられる半導体記憶装置について説明するためのもので、NANDセル型EEPROMの概略構成を示すブロック図である。このNAND型EEPROMは、データを記憶するメモリセルアレイ1、データ書き込み、読み出しを行うためのセンスアンプ兼ラッチ回路2、ワード線選択を行うロウデコーダ3、ビット線選択を行うカラムデコーダ4、アドレスバッファ5、I/Oセンスアンプ6、データ出力バッファ7、及び基板電位制御回路8等を含んで構成されている。また、この他、図示していないが読み出し電圧・書き込み電圧・消去電圧を発生する昇圧回路が設けられている。
上記メモリセルアレイ1は、図20(a),(b)、図21(a),(b)及び図22に示した従来のNAND型EEPROMと同様な構成になっている。
センスアンプ兼データラッチ回路2及びロウデコーダ3はそれぞれ図2及び図3に示すように構成されている。すなわち、図2に示すセンスアンプ兼データラッチ回路2は、ビット線間容量結合ノイズを低減するために2本のビット線BL0,BL1が1つのセンスアンプを共有するようになっている。上記ビット線BL0,BL1には、図20(a),(b)及び図21(a),(b)に示したNANDセルにおける選択トランジスタの一端が接続されている。これらビット線BL0,BL1の両端にはそれぞれ、nチャネルトランジスタTr1,Tr2,Tr3,Tr4の電流通路の一端が接続されている。上記トランジスタTr1のゲートには信号BLCU0、上記トランジスタTr2のゲートには信号BLTR0、上記トランジスタTr3のゲートには信号BLCU1、及び上記トランジスタTr4のゲートには信号BLTR1が供給される。上記トランジスタTr1,Tr3の電流通路の他端は共通接続されており、信号BLCRLが入力される。上記トランジスタTr2,Tr4の電流通路の他端は共通接続されており、nチャネルトランジスタTr5,TrN1の電流通路の一端に接続される。上記トランジスタTr5のゲートには信号BLCDが供給され、上記トランジスタTrN1のゲートには信号BLCRAMPが供給される。上記トランジスタTr5の電流通路の他端側ノードN1には、ラッチ回路LAの第1の入力端子、及びトランジスタTr6,Tr7の電流通路の一端がそれぞれ接続される。上記ラッチ回路LAは、pチャネルトランジスタTr8〜Tr11及びnチャネルトランジスタTr12,Tr13から構成されている。このラッチ回路LAは、上記トランジスタTr8,Tr9のゲートに供給される信号SAPに応答して動作が制御される。このラッチ回路LAの第2の入力端子(ノードN2)は、nチャネルトランジスタTr14の電流通路の一端に接続される。このトランジスタTr14のゲートには、信号BLSEN0が供給される。上記トランジスタTr7,Tr14の電流通路の他端は、トランジスタTrN3の電流通路の一端に接続される。このトランジスタTrN3の電流通路の他端は接地されており、ゲート(センスノードNsense)には上記トランジスタTrN1の電流通路の他端が接続される。また、上記センスノードNsenseと電源Vdd間には、nチャネルトランジスタTrN2の電流通路が接続され、このトランジスタTrN2のゲートには信号BLPREが供給される。上記センスノードNsenseと接地Vss間には、ソース・ドレインが共通接続され、キャパシタとして働くnチャネルトランジスタTrN4が接続される。
更に、上記ノードN2には、nチャネルトランジスタTr15の電流通路の一端、nチャネルトランジスタTr16のゲート、及びnチャネルトランジスタTr17の電流通路の一端が接続される。上記トランジスタTr15の電流通路の他端は接地されており、ゲートに信号SAPRSTが供給される。上記トランジスタTr16の電流通路の一端には信号FLAGが供給される。このトランジスタTr16の電流通路の他端と接地間には、nチャネルトランジスタTr18の電流通路が接続され、このトランジスタTr18のゲートに信号VERIFYが供給される。上記トランジスタTr6,Tr17のゲートには共通カラム選択信号線CSLが接続されており、これらトランジスタTr6,Tr17の電流通路の他端には入出力信号線IO,IOnが接続されている。
図3に示すロウデコーダ3は、メモリセルのブロック1,2,…毎に設けられたブロックアドレス選択回路20−1,20−2,…を備えている。ブロックアドレスは、上記ブロックアドレス選択回路20−1,20−2,…に供給され、各ブロックアドレス選択回路20−1,20−2,…の出力信号RDECI1,RDECI2,…が各ブロックに供給されるようになっている。ブロック1に着目すると、ブロックアドレス選択回路20−1の出力信号RDECI1は、NANDゲート21−1の一方の入力端、トランジスタTr20の電流通路の一端、及びインバータ22−1の入力端にそれぞれ供給される。上記NANDゲート21−1の他方の入力端には信号OSCRDが供給され、その出力端がトランジスタのソース・ドレインが共通接続されて形成されたキャパシタC1の一方の電極及びインバータ23−1の入力端に接続される。上記インバータ23−1の出力端には、トランジスタのソース・ドレインが共通接続されて形成されたキャパシタC2の一方の電極が接続される。上記キャパシタC2の他方の電極には、nチャネルトランジスタTr21,Tr22の電流通路の一端、及びトランジスタTr22のゲートが接続される。上記トランジスタTr21の電流通路の他端には、信号VRDECが供給され、ゲートはキャパシタC1の他方の電極に接続される。また、上記トランジスタTr22の電流通路の他端は、上記キャパシタC1の他方の電極に接続される。nチャネルトランジスタTr23の電流通路の一端には信号VRDECが供給され、このトランジスタTr23の電流通路の他端及びゲートは上記キャパシタC1の他方の電極に接続される。
上記トランジスタTr20の電流通路の他端にはトランジスタTr24の電流通路の一端が接続され、ゲートには信号BSTONが供給される。上記トランジスタTr24の電流通路の他端には、上記トランジスタTr23の電流通路の他端、及びnチャネルトランジスタTrSG1,TrCG1〜TrCG16,TrSG2のゲートが接続される。上記トランジスタTrSG1の電流通路の一端には信号SGDが供給され、電流通路の他端は隣接するブロック2中の選択ゲート線SG1に接続される。この選択ゲート線SG1にはnチャネルトランジスタTr25の電流通路の一端が接続されており、ゲートには上記インバータ22−1の出力信号RDECI1Bが供給される。更に、このトランジスタTr25の電流通路の他端には、nチャネルトランジスタTr26の電流通路の一端が接続される。このトランジスタTr26のゲートにはインバータ22−2の出力信号RDECI2Bが供給され、電流通路の他端には信号SGDSが供給される。上記トランジスタTrCG1〜TrCG16の電流通路の一端には信号CGN1〜CGN16が供給され、電流通路の他端には制御ゲート線CG1〜CG16がそれぞれ接続される。また、上記トランジスタTrSG2の電流通路の一端には信号SGSが供給され、電流通路の他端は選択ゲート線SG2に接続される。上記選択ゲート線SG2には、nチャネルトランジスタTr27の電流通路の一端が接続されており、ゲートには信号RDECI1Bが供給され、電流通路の他端には信号SGDSが供給される。
ブロック2も基本的にはブロック1と同様な構成になっている。
なお、図2及び図3において、HNと付しているトランジスタTr1〜Tr4、Tr21,Tr23,Tr25〜Tr27,TrSG1,TrCG1〜TrCG16及びTrSG2はそれぞれ、電源電圧Vccよりも高い電圧を印加できる高電圧(高耐圧)エンハンスメント型nチャネルトランジスタである。これらのトランジスタのしきい値電圧は0.6V程度であり、ゲートに0Vが印加される場合にはオフする。一方、HNDと付しているトランジスタTr20,Tr25,C1,C2は、高電圧デプレッション型nチャネルトランジスタである。HNDのしきい値電圧は−1Vであり、ゲート、ドレインを電源電圧Vccにすると、ソースに電源電圧Vccを転送できる。HNDのゲートを0Vにすると、ソース・ドレインの電圧が電源電圧Vccの条件でオフする。HNIと付しているトランジスタTr22は、しきい値電圧が0V近傍のイントリンシック型トランジスタである。また、トランジスタTr5〜Tr18,TrN1〜TrN4は電源電圧Vcc以下の電圧が印加される低電圧トランジスタである。
図4は、上記図1ないし図3に示したNAND型EEPROMのウェル構成を概略的に示す断面図である。このNAND型EEPROMは、高電圧nチャネルトランジスタ部11A、低電圧nチャネルトランジスタ部11B、低電圧pチャネルトランジスタ(pチャネル型MOSトランジスタ)部11C及びメモリセル部11Dを有している。電源電圧よりも高い電圧が印加される高電圧nチャネルトランジスタ部11Aは、p型シリコン基板11中に形成される。低電圧nチャネルトランジスタ部11Bはp型ウェル領域中に、低電圧pチャネルトランジスタ部11Cはn型ウェル領域中にそれぞれ形成される。メモリセル部11Dは、p型シリコン基板に形成されたn型ウェル領域内のp型ウェル領域中に形成される。上記メモリセル部11Dにおけるn型ウェル領域とp型ウェル領域は同電位に設定されている。
次に、図5(a)〜(d)を用いて読み出し動作を概略的に説明する。図5(a)〜(d)において、Vddは外部から与えられた電源電圧をチップ内で降圧して生成したチップ内電源電圧(2.5V)である。トランジスタTrN1は、ビット線プリチャージ時及びセンス時にゲートが電源電圧Vddよりも低い電圧に設定されるクランプトランジスタである。トランジスタTrN2は、ビット線を充電するために電源VddとセンスノードNsense間に接続されたトランジスタ、トランジスタTrN3はセンストランジスタである。トランジスタTrN4は、センスノードNsenseがカップリングノイズで変動することを防ぐための安定化容量として働く。
まず、図5(a)に示すように、ビット線が1Vにプリチャージされた後、フローティングになる。この後、ビット線の電荷がメモリセルを介して放電される(図5(b))。ビット線放電時は、信号BLCLAMPは0V、信号BLPREは3.8VにしてセンスノードNsenseを電源電圧Vddに充電する。ビット線放電後、信号BLCLAMPが1.5Vにされる。“1”読み出しのビット線は0.5V以下なのでトランジスタTrN1が導通し、センスノードNsenseは0.5V以下になる(図5(c))。その結果、センストランジスタTrN3はオフする。
一方、“0”読み出しのビット線は、0.5Vよりも高いので、トランジスタTrN1はオフし、センスノードNsenseは電源電圧Vddを保つ(図5(d))。その結果、センストランジスタTrN3がオンする。このように本例では、ビット線が1Vから0.5Vまで0.5V放電するだけでセンスノードNsenseは2.5Vから0.5Vまで振幅する。その結果、ビット線振幅は従来の2Vから0.5Vに低減できるので、ビット線放電時間は従来の1/4になり、読み出しが高速化される。
なお、プリチャージトランジスタTrN2はpチャネルトランジスタでも良いがnチャネルトランジスタである方がより望ましい。それは、トランジスタTrN2がpチャネル型の場合には、センスノードNsenseをnチャネルトランジスタ領域だけで止まらず、pチャネルトランジスタ領域まで配線する必要があるからである。センスノードNsenseの容量は、ビット線容量と比べて充分小さい(例えば1/100)ので、隣接配線や上や下の配線からカップリングノイズを受けやすい。従って、センスノードNsenseの配線は短く、周囲に他の信号線がない方が安定な読み出しを行うことができる。よって、プリチャージトランジスタTrN2をpチャネル型とした場合には配線が長くなるためにノイズを受けやすい。また、図5及び図2に示したように、センス系をnチャネルトランジスタのみで形成する場合には、センスノードNsenseの周囲には他の配線を設けることなくレイアウトできる。これに対し、トランジスタTrN2にpチャネル型を用いる場合には、図2からもわかるように、センスノードNsenseは、ラッチ回路LAを構成するnチャネルトランジスタ領域(トランジスタTr12,Tr13やセンス活性化信号BLSEN0,BLSEN1がゲートに供給されるトランジスタTr7,Tr14)を通過してpチャネルトランジスタ領域のプリチャージトランジスタTr10,Tr11に入力する必要があるので、ノイズを受けやすくなる。例えば、センス時にはセンス活性化信号BLSEN0,BLSEN1のいずれかが活性化されるので、センスノードNsenseは、信号BLSEN0,BLSEN1との間のカップリングノイズを受ける。
次に、上述したNAND型EEPROMの読み出し動作を図6のタイミング図を用いてより詳細に説明する。図中gndと記しているのは接地電位である。この図6では、図3に示した回路におけるメモリセルMCELL16からデータを読み出す場合のタイミング図である。スタンドバイ状態では信号BLCU0,BLCU1は電源電圧Vddであり、ビット線を接地する。時刻RCLK0に読み出し昇圧回路活性化信号LIMVRDnが“L”レベルになり、読み出し昇圧回路が動き出す。VSG昇圧回路活性化信号LIMVSGnも“L”レベルになり、VSG昇圧回路も動き出す。そして、VSG昇圧回路によりVSGHH(7V程度)が発生する。
選択ブロック(例えば図3のブロック1)では、ブロック選択信号RDECI1が電源電圧Vddになり、transferG1はVRDECのVreadH(Vreadよりも高い電圧で、6V程度)から昇圧された電位になる。その結果、制御ゲートCG1,CG2,…,CG16は信号CGN1,CGN2,…,CGN16の電位になる。非選択のブロック2ではブロック選択信号RDECI2が接地電圧Vssになり、transferG2は接地電圧Vssになる。その結果、ブロック2の制御ゲートはフローティングになる。非選択のブロック2内の選択ゲートSG3は、SGDSから接地される。選択されたブロック1とはドレイン側の選択ゲート(図3のSG1)を共有しない他の非選択ブロック(図示せず)では、ブロック内の2つの選択ゲートが共に接地される。
時刻RCLK1にSG1,CG1,CG2,…,CG15はVread(3.5V)になる。選択した制御ゲートCG16は、0Vである。時刻RCLK2に信号BLCLAMPがVclamp(2V)になり、選択ビット線BL0のプリチャージを開始する。選択ビット線BL0は1Vにプリチャージされ、非選択ビット線BL1はBLCRLを介して接地される。このようにビット線プリチャージの間に選択したブロックのメモリセル(例えばMCELL1,2,3,…,15,16)のチャネルあるいはドレインが充電される。従来技術で記したように、この間に選択ブロックのメモリセル(例えばMCELL1,MCELL2,MCELL3,…,MCELL15,MCELL16)が充電されることにより、容量結合でCG1,CG2,…,CG15,CG16の電位が上昇する。しかし、SG2は接地電位なのでメモリセルを通じて電流が流れないので、従来技術のような誤読み出しは生じない。時刻RCLK3に信号BLSEN0が電源電圧Vccになり、図2に示した回路におけるラッチのノードN1が“L”レベル、N2が“H”レベルにリセットされる。
ビット線プリチャージ終了後、時刻RCLK4に選択ゲート線SG2がVreadにバイアスされ、ビット線放電を開始する。上記のようにカップリングノイズによってビット線プリチャージの間に浮いた選択ゲート線SG1,制御ゲート線CG1,CG2,…,CG16は、RCLK4の時点では所定電位(Vread、あるいは0V)に戻っている。このように、選択ゲート線SG1と制御ゲートを先に充電し、カップリングノイズが消滅してから選択ゲート線SG2を立ち上げることにより、誤読み出しのない安定した読み出しを行うことができる。
なお、ビット線の放電中に、信号BLCLAMPが接地されるのは、センスノードNsenseからビット線へのリーク電流を防止するためである。また読み出し中、非選択ビット線BL1はビット線間容量結合ノイズを低減するために接地される。また、信号BLTR0,BLCU1がVSGHH(7V程度)になっているのは、これらの信号BLTR0,BLCU1で選択されるトランジスタのオン抵抗を下げるためである。更に、信号BLTR0が1.5μsec要してゆっくり上昇しているのは、ビット線のプリチャージを徐々に行うことにより、チップ内電源Vddの低下を防ぐためである。
時刻RCLK5までにセンスノードNsenseが電源電圧Vccに充電され、時刻RCLK6に信号BLCLAMPが1.5VになることによりセンスノードNsenseが電源電圧Vccに充電され、時刻RCLK6に信号BLCLAMPが1.5VになることによりセンスノードNsenseの電荷がビット線に転送される。その後、時刻RCLK7に信号BLSEN1が“H”レベルになることにより、センスノードNsenseの電位がセンスされる。その結果、“0”読み出しの場合(Nsenseが“H”レベル)ならば、N2は“L”レベルになり、“1”読み出しの場合(Nsenseが“L”レベル)ならばN2は“H”レベルになる。
その後、時刻RCLK8にCSLが“H”レベルになり、ラッチのデータがIO、IOnに出力される。時刻RCLK9からリカバリー動作が開始する。時刻RCLK9にビット線、制御ゲート、選択ゲートの接地電圧への放電が開始する。そして、時刻RCLK10に信号LIMVRDn、LIMVSGnが“H”レベルになり、昇圧回路が停止する。時刻RCLK11にロウデコーダ内のノードが放電する。
読み出し終了後は、信号BLCU0もBLCU1も電源電圧Vddになることにより、全てのビット線が接地される。
図7は、負のしきい値読み出しモードのタイミング図である。この図7では、図3のメモリセルMCELL16を選択した場合を示している。負のしきい値読み出しでは、信号BLCD,BLSEN0,BLTR0を“H”レベルにすることにより、選択ビット線を0Vにプリチャージした後にソース線を電源電圧Vddにする。選択した制御ゲートは、Vsel、非選択のゲートはVread(3.5V)にする。例えばVselが0Vの場合を説明する。ビット線には、メモリセルが負のしきい値電圧の場合、しきい値の絶対値が出力される。所定のVselに対してビット線の電位はVsel+|Vth|となるので、Vselをチップ外部から変更することによりメモリセルの負のしきい値を測定できる。選択ビット線BL0に負のしきい値電圧の絶対値が出力されている。非選択ビット線BL1は、ビット線カップリングノイズ低減のため、BLCRLから電源電圧Vccにバイアスされている。時刻RCLK8に信号BLSEN1が“H”レベルになることにより、ビット線の電位がセンスされる。
負のしきい値読み出しでは、まず時刻RCLK1にSG2、制御ゲートをバイアスして後、時刻RCLK5に選択ゲート線SG1をVreadにバイアスしている。これは図6の通常読み出しとは逆にソース線側からメモリセルのドレインあるいはチャネルに充電が行われるからである。つまり、図7のようにカップリングノイズによってビット線プリチャージの間に浮いた選択ゲート線SG2,制御ゲート線CG1,CG2,…,CG16は、RCLK5の時点では所定の電位に戻っている。このように負のしきい値読み出しでは選択ゲート線SG2、制御ゲートを先に充電し、カップリングノイズが消滅してから選択ゲート線SG1を上げることにより、誤読み出しのない安定した読み出しを行うことができる。図7の方式を用いれば、負のしきい値電圧を測定できるので、消去が充分に行われたかを調べる消去ベリファイモードにも用いることができる。
図8は書き込み動作を示すタイミング図である。図8ではメモリセルMCELL16を選択した場合である。書き込みを行うときは、図2のラッチLAはノードN1が“L”レベルになる。書き込みを行わない時は図2のラッチLAはノードN1が“H”レベルになる。書き込みデータは、信号BCLDをVsg(4V)にすることにより選択ビット線BL0に転送される。“0”書き込みの場合にはビット線からメモリセルは0Vに設定され、書き込みが行われる。“1”書込の場合には、ビット線は電源電圧Vddに設定される。図8の実線のように、選択ゲート線SG1をVsg、制御ゲート線をVread(4.5V)にすることにより、“1”書き込みのチャネルにビット線から電源電圧Vddを転送しても良い。あるいは図8の点線のように、制御ゲート線は0Vからバイアスするようにしても良い。ビット線充電後、時刻PCLK4から選択制御ゲート線CG16はVpgm(20V)、非選択制御ゲート線CG1,CG2,…,CG15をVpass(10V)にする。“0”書き込みの場合は0Vのチャネルから電子が浮遊ゲートに注入される。“1”書込の場合は選択ゲートTrSG1がオフするので、チャネルは制御ゲートとの間の容量結合で8V程度まで上昇する。その結果、“1”書き込みのメモリセルは電子の注入が行われない。
図8で非選択ビット線BL1に接続するメモリセルはビット線BL1がBLCRLから電源電圧Vccに設定されることにより、書き込み非選択になる。図8でBLTR0、BLCU1が1.5μs要してゆっくり上昇しているのは、ビット線の充電を徐々に行うことにより、チップ内電源Vddの低下を防ぐためである。
図9は、別の書き込み方式である。図9ではソース線、選択ゲート線SG2を4.5Vにすることによりソース線からメモリセルに電源電圧Vddよりも高い電位(3.5V程度)を転送する。ソース線の電位は選択ブロック内の全てのメモリセルに対して行われる。
動作タイミングは、様々変形が可能である。図9の実線のように時刻PCLK4に制御ゲートを0Vから立ち上げても良い。あるいは、図9のように制御ゲートをVread(4.5V)にすることにより“1”書き込みのチャネルにソースから3.5V程度の高電位を転送しても良い。図9のようにソース線から電源電圧Vddよりも高い電位をメモリセルに転送することにより、“1”書き込みのメモリセルのチャネル電位を高めることができ、書き込み特性を向上できる。
メモリセルのチャネルは、制御ゲートとの間の容量結合で9V程度に昇圧した後、時刻PCLK6に選択ゲート線SG1が電源電圧Vddになることにより、ビット線の書き込みデータが転送される。つまり、非選択ビット線BL1に接続するメモリセル及び“1”書き込みするメモリセルのチャネルは9Vを保ち、“0”書き込みするメモリセルのチャネルは0Vに放電される。
図10に書き込みベリファイリードのタイミング図を示す。書き込みデータは図2のラッチにセットされ、“1”書き込み時(書き込み非選択時)は図2のラッチLAのノードN1は“H”レベルであり、“0”書き込み時(書き込み選択時)はノードN1は“L”レベルである。書き込みベリファイモードは、図6の読み出しとほぼ同様である。異なるのは、選択した制御ゲートCG16が0Vではなく、ベリファイ電圧Vvrfy(0.5V)に設定されること、及びセンスアンプのラッチLAのリセット動作(図7の時刻RCLK4で信号BLSEN0が“H”レベルになる動作)がないことである。ベリファイ読み出しの結果、“0”書き込み不十分の場合にはラッチのノードN1は“L”レベルになり、再書き込みされる。“0”書き込み充分及び“1”書き込みの場合はN1は“H”レベルになり、書き込みは行われない。全てのカラムで書き込みが充分行われたか否かの検知は次のように行う。まず、信号FLAGを電源電圧Vccにプリチャージした後、時刻RCLK8に信号VERIFYを“H”レベルにする。その結果、1カラムでも書き込み不十分のカラムがあると、信号FLAGが接地電圧Vssになり、書き込み不十分のカラムがあることが検出される。
書き込み後、オーバープログラムベリファイリードを行っても良い。図11がタイミング図である。オーバープログラムベリファイリードでは、メモリセルが過剰に書き込まれていないかの検出を行う。つまり、制御ゲート線CG1,CG2,…,CG16をVreadに設定して読み出しを行う。Vreadは、2.8Vである。その結果、制御ゲート線CG1,CG2,…,CG16で選択されるメモリセルのしきい値電圧が2.8V以上であるか否かが検出される。Vreadが通常読み出し時の3.5Vよりも低く設定されるのは、電源電圧変動、温度変動、加工ばらつき等に対するマージンを設けるためである。全てのカラムのどこかに過剰に書き込まれたメモリセルが存在するか否かは時刻RCLK8に信号VERIFYが“H”レベルになることにより検知される。
図12は、消去ベリファイリードのタイミング図である。制御ゲート線CG1,CG2,…,CG16を0Vに設定して読み出しを行う。その結果、制御ゲート線CG1,CG2,…,CG16で選択されるメモリセルのしきい値電圧が0V以上であるか否かが検出される。また、電源電圧変動、温度変動、加工ばらつき等に対するマージンを設けるために、ビット線プリチャージ電位をリードの1Vから1.3Vに上げ、更にビット線放電時間(図12の時刻RCLK4から時刻RCLK5までの時間)をリードよりも短縮している。すべてのカラムのどこかに消去不十分のメモリセルが存在するか否かは時刻RCLK8に信号VERIFYが“H”レベルになることにより検知される。
なお、上述した例では、NAND型EEPROMを例にとって説明したが、本発明はNOR型、AND型(A.Nozoe:ISSCC,Digest of Technichal Papers,1995)、DINOR型(S.Kobayashi:ISSCC,Digest of Technichal Papers,1995)、NAND型、Virtual Ground Arrey型(Lee,et al.:Symposium on VLSI Circuits,Digest of Technichal Papers,1994)等のいかなるメモリセルアレイでも適用可能であり、さらにはフラッシュメモリに限らず、マスクROM、EPROM等でも良い。
また、図2及び図5ではセンスノードNsenseに対する周囲の配線等からの容量結合ノイズを低減するために、このセンスノードNsenseに容量(トランジスタ)TrN4を接続している。センスノードNsenseの配線容量によって所望の容量が得られる場合には、容量TrN4がなくても良いことは勿論である。
次に、本発明の実施の形態に係る電圧バイアス回路について説明する。
図13は、本発明の実施の形態に係る電圧バイアス回路である。この電圧バイアス回路は、トランジスタQ11〜Q19及びキャパシタCB2,CB3を含んで構成されている。トランジスタQ11の電流通路は、電源VccとノードNa間に接続される。トランジスタQ12の電流通路の一端は電源Vccに接続され、ゲートは上記トランジスタQ11のゲートに接続される。上記トランジスタQ13の電流通路の一端及びゲートは上記トランジスタQ12の電流通路の他端に接続され、電流通路の他端は上記トランジスタQ11のゲートに接続される。上記トランジスタQ12,Q13の電流通路の接続点には、キャパシタCB2の一方の電極が接続され、このキャパシタCB2の他方の電極にクロック信号CLK1が供給される。トランジスタQ14の電流通路の一端は上記トランジスタQ11のゲートに接続され、ゲートは接地され、電流通路の他端には電圧V1が印加される。この回路部は、高電圧スイッチSW2を構成している。
また、トランジスタQ16の電流通路は、高電圧VHとノードNa間に接続される。トランジスタQ17の電流通路の一端は高電圧VHに接続され、ゲートは上記トランジスタQ16のゲートに接続される。上記トランジスタQ18の電流通路の一端及びゲートは上記トランジスタQ17の電流通路の他端に接続され、電流通路の他端は上記トランジスタQ16のゲートに接続される。上記トランジスタQ17,Q18の電流通路の接続点には、キャパシタCB3の一方の電極が接続され、このキャパシタCB3の他方の電極にクロック信号CLK2が供給される。トランジスタQ19の電流通路の一端は上記トランジスタQ16のゲートに接続され、ゲートは接地され、電流通路の他端には電圧V2が印加される。この回路部は、高電圧スイッチSW3を構成している。
そして、上記ノードNaと接地点間にトランジスタQ15の電流通路が接続され、このトランジスタQ15のゲートには電圧V3が印加されるようになっている。
上記のような構成において、ノードNaを接地する際には、電圧V3を電源電圧Vcc、電圧V1,V2を接地電圧Vssにすればよい。また、電圧V1,V3を接地電圧Vss、電圧V2を電源電圧VccにしてキャパシタCB3にクロック信号CLK2を印加すると、高電圧スイッチSW1を介してノードNaに高電圧VHが印加される。電圧V1を電源電圧Vcc、電圧V2,V3を接地電圧VssにしてキャパシタCB2にクロック信号CLK1を印加すると、ノードNaは電源電圧Vccにバイアスされる。ノードNaを高電圧VHから電源電圧Vccに放電する場合にも電圧V1を電源電圧Vcc、電圧V2,V3を接地電圧Vssにしてクロック信号CLK1を印加すればよい。また、図13中、Vccは外部電源電圧から降圧されたチップ内電源電圧であってもよい。
このように本発明の電圧バイアス回路によると、高速且つ消費電流が少ないバイアス回路を実現できる。
なお、図23に示したように、高電圧スイッチSW1を通じてノードNaを電源電圧Vccにバイアスする場合には、クロック信号CLK1を入力してキャパシタCB1を駆動し続ける。この容量を駆動する際の消費電流は50μA程度なので、読み出し・書き込み等の動作時に消費されるチップ全体の電流(10mA程度)に比べれば無視できるほどに小さい。また、クロックを発生する回路(リングオシレータ等)でも電流を消費する。しかしながら、待機状態(スタンドバイ状態)ではチップ全体で消費される電流を5μA程度に低減する必要があるので、スタンドバイ時に高電圧スイッチ回路を動作させるのは望ましくない。この問題を解決するのが図14に示した回路である。
図14では電源電圧Vccの充電パスとしてpチャネルトランジスタを介するパスが追加されている。すなわち、電源VccとノードNa間にトランジスタQ20,Q21の電流通路を直列接続して設け、トランジスタQ20のゲートに電圧V4をインバータINV2を介して供給すると共に、この電圧V4をトランジスタQ21のゲートに供給するようにしている。他の構成は図13に示した回路と同じであるので、同一構成部分には同じ符号を付してその詳細な説明は省略する。
上記のような構成では、スタンドバイ時には、電圧V1,V2,V3を接地電圧Vss、電圧V4を電源電圧VccにすることによりトランジスタQ20,Q21を介してノードNaを電源電圧Vccに充電できる。トランジスタQ21はノードNaが電源電圧Vccになった後は電流を消費しないので、待機時の電流を低減できる。図14で、ノードNaを接地する際には、電圧V3を電源電圧Vcc、電圧V1,V2,V4を接地電圧Vssにすればよい。また、電圧V1,V3,V4を接地電圧Vss、電圧V2を電源電圧VccにしてキャパシタCB3にクロック信号CLK2を印加すると、高電圧スイッチSW3を介してノードNaに高電圧VHが印加される。ノードNaを高電圧VHから電源電圧Vccに放電する際には、電圧V1を電源電圧Vcc、電圧V2,V3,V4を接地電圧VssにしてキャパシタCB2にクロック信号CLK1を印加すればよい。また、待機時以外の読み出し、書き込み、消去等の動作時にノードNaに電源電圧Vccを印加する際に、電圧V1を電源電圧Vccにして高電圧スイッチSW2を介して充電しても良いし、電圧V4を電源電圧VccにしてトランジスタQ20を介して充電しても良いし、電圧V1,V4を共に電源電圧Vccにしても良い。このように、本発明によると高速且つ待機時の消費電流も少ないバイアス回路を実現できる。
図15は、上述した電圧バイアス回路が適用される半導体記憶装置について説明するためのもので、NANDセル型EEPROMの構成例を示すブロック図である。このNANDセル型EEPROMは、メモリセルアレイ1A,1B、データ書き込み、読み出しを行うためのセンスアンプ兼データラッチ2、ワード線選択を行うロウデコーダ3A,3B、ビット線選択を行うカラムデコーダ4、アドレスバッファ5、I/Oセンスアンプ6、データ出力バッファ7、基板電位制御回路8、ビット線プリチャージ回路9A,9B、及び降圧回路10等を含んで構成されている。このNAND型EEPROMは、オープンビット線方式であり、メモリセルアレイ1A,1Bが2分割され、これらに対応してロウデコーダ3A,3B及びビット線プリチャージ回路9A,9Bが設けられている。また、外部電源電圧Vccを受ける2種類のパッドPD1,PD2を備えており、パッドPD1に印加された電源電圧Vcc1を降圧回路10で降圧してチップ内電源電圧Vddを生成し、上記センスアンプ兼データラッチ2、ロウデコーダ3A,3B、カラムデコーダ4、アドレスバッファ5、及びI/Oセンスアンプ6にそれぞれ電源として供給するようになっている。更に、データ出力バッファ7、基板電位制御回路8、及びビット線プリチャージ回路9A,9Bにはそれぞれ、上記パッドPD2に供給される外部電源電圧Vcc2が電源として供給される。Vcc1とVcc2は、チップ外部で共通端子Vccとなる。
図16は、上記図15に示した回路におけるメモリセルアレイ1Aの構成例を示す回路図である。図示する如く、NANDセルがマトリックス状に配列されており、各NANDセルの第1の選択トランジスタはビット線BL0A,BL1A,BL2A,BL3A,BL4A,…に接続され、第2の選択トランジスタはソース線に接続されている。上記ソース線は、基準電位配線に共通接続される。また、各NANDセルMC中の第1,第2の選択ゲートには、上記ビット線BL0A,BL1A,BL2A,BL3A,BL4A,…と交差する方向に配置された選択ゲート線SG1,SG2が行(または列)毎に接続され、各NANDセル中のメモリセルの制御ゲートには、上記選択ゲート線SG1,SG2と平行に配置された制御ゲート線CG1〜CG8が行(または列)毎に接続されている。
このメモリセル部の構成には様々なバリエーションが考えられ、NOR型フラッシュメモリや、AND型EEPROM(H.Kume et al.;IEDM Tech.Dig.,Dec.1992,pp.991−993)、DINOR型等でも良い。また、EEPROMに限らず、いわゆるEPROMやマスクROMでも有効である。
図17は、図16中のビット線BL2A,BL3Aが接続されるセンスアンプ兼データラッチ回路2の構成例を示す回路図である。図17のSS3A,SS4Aは図14に示した電圧バイアス回路によりバイアスされる。但し、この場合、図14中でVccと記したものは、チップ内の降圧電源Vddである。つまり、スタンドバイ時にSS3A,SS4Aは図14のpチャネルトランジスタTr20,Tr21を介して電源電圧Vddに充電される。
図18は、上記図15に示した回路におけるビット線プリチャージ回路9A,9Bの構成例である。この回路は電源電圧Vcc2で動作するインバータ回路構成になっており、入力された信号PREAを反転して信号BLPREAを生成するようになっている。
次に、上記図16に示した回路におけるメモリセルMC1に書き込みを行う場合の書き込み手順を以下に説明する。図19は、この書き込み動作のタイミング図である。図17に示したように本例では2本のビット線を1個のセンスアンプで共有する。従って、2本のビット線のうち、1本のビット線が選択される。例えばMC1に書き込む場合には、図16のメモリセルMC2,MC3は書き込み非選択になる。メモリセルMC1の書き込みデータはビット線BL2Aから供給され、メモリセルMC2,MC3にはビット線BL1A,BL3Aから書き込み非選択電位が印加される。
図16のメモリセルMC1に書き込むデータはセンスアンプ回路(図17のSA1)にラッチされている。つまり、“0”書き込みの場合にはノードN1は0V、N2はVdd、“1”書き込みの場合にはノードN1はVdd、N2は0Vになる。
書き込み動作にはいると、まず時刻t1にSS3AをVHにする。VHはビット線BL3A,BL1Aを電源電圧Vdd(例えば2.5V)に充電できるような、例えば6Vであればよい。一方、ビット線プリチャージ活性化信号PREAが“L”レベルになり、信号BLPREAが電源電圧Vddに充電される。その結果、ビット線BL1A,BL3Aは電源電圧Vddに充電される。また、センスアンプSA1の書き込みデータを反映してビット線BL2Aは設定される。“0”書き込みの場合にはBL2Aは0Vに設定される。“1”書き込みの場合にはビット線BL2Aは電源電圧Vddに充電される。
時刻t2に制御ゲートCG1,CG2,…,CG8を昇圧する。選択した制御ゲートCG1はVpgm(20V程度)、非選択制御ゲートCG2,CG3,…,CG8はVpass(10V程度)に昇圧された結果、“1”書き込みを行うメモリセルMC1及び書き込み非選択のメモリセルMC2,MC3のチャネルは中間電位(8V程度)制御ゲートCG1はVpp(20V程度)なので、これらのメモリセルは書き込まれないが、“0”書き込みを行うメモリセルのチャネルは0V、制御ゲートはVpp(20V程度)なので基板から浮遊ゲートに電子が注入されて“0”書き込みが行われる。書き込み終了後、SS3Aは図14の高電圧スイッチ2を介して高電圧VHから電源電圧Vddに充電される。SS4Aは図14のpチャネルトランジスタを介して電源電圧Vddに充電しても良いし、高電圧スイッチSW2を介して電源電圧Vddに充電しても良い。書き込み終了後の待機状態では、図14の電圧V1,V2,V3を接地電圧Vss、電圧V4を電源電圧VddにすることによりノードNaは電源電圧Vddにバイアスされる。スタンドバイ時にSS3A,SS4Aを電源電圧Vddにするのは、書き込み終了後の待機状態にもビット線を信号BLPREAを介して0Vに接地するためである。待機時(スタンドバイ時)にビット線を接地した方が好ましいのは以下の理由である。読み出しデータが出力されるビット線は読み出し動作を行う前に0Vに接地されている必要がある。例えば書き込み時終了直後に読み出しを行う場合、ビット線に電荷が残っていると誤読み出しする可能性がある。SS3A,SS4Aを待機時に0Vに接地する方法では、ビット線が0Vに放電されるまでに充分待ってから書き込みを終了しなければならず、書き込み時間が増加する。あるいは、読み出しコマンドが入力してからビット線を放電する必要があるので、読み出し時間が増加する。本発明のように、SS3A,SS4Aを待機時に電源電圧Vddにしてビット線を接地する方法では、例えば読み出しのコマンドが入力する間もビット線を接地することができるので、書き込み時間あるいは読み出し時間を短縮できる。
1,1A,1B…メモリセルアレイ、2…センスアンプ兼ラッチ回路、3,3A,3B…ロウデコーダ、4…カラムデコーダ、5…アドレスバッファ、6…I/Oセンスアンプ、7…データ出力バッファ、8…基板電位制御回路、9A,9B…ビット線プリチャージ回路、10…降圧回路、Q11〜Q19…トランジスタ、CB2,CB3…キャパシタ、SW2,SW3…高電圧スイッチ。