JP2005057542A - Cmоsゲート回路、半導体集積回路、半導体集積回路搭載チップ、半導体デバイス及び論理処理装置 - Google Patents
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Abstract
【課題】 構成簡単にして、しかも容易にオフリーク電流が低減化され得るCMОSゲート回路を得ること。
【解決手段】 pチャネルMОSトランジスタ1、nチャネルMОSトランジスタ2のうち、例えばトランジスタ2に対して、これ自体がオフ状態におかれる間、トランジスタ2に印加される電圧が低減されるべく、トランジスタ2に直列接続された状態でトランジスタ2に同期して動作する電圧低減回路、具体的には、nチャネルMОSトランジスタ3とpチャネルMОSトランジスタ4とからなる並列接続体が設けられる場合、nMОS2のソース側電圧がグランドレベルからしきい値電圧Vth+α分だけ持ち上がる分だけ、nMОS2のソース・ドレイン間電圧が小さくなり、オフリーク電流の低減化が図れることになる。
【選択図】 図1
【解決手段】 pチャネルMОSトランジスタ1、nチャネルMОSトランジスタ2のうち、例えばトランジスタ2に対して、これ自体がオフ状態におかれる間、トランジスタ2に印加される電圧が低減されるべく、トランジスタ2に直列接続された状態でトランジスタ2に同期して動作する電圧低減回路、具体的には、nチャネルMОSトランジスタ3とpチャネルMОSトランジスタ4とからなる並列接続体が設けられる場合、nMОS2のソース側電圧がグランドレベルからしきい値電圧Vth+α分だけ持ち上がる分だけ、nMОS2のソース・ドレイン間電圧が小さくなり、オフリーク電流の低減化が図れることになる。
【選択図】 図1
Description
本発明は、オフリーク電流が低減化されたCMОSゲート回路に係り、更には、そのCMOSゲート回路を基本構成要素として含む半導体集積回路や半導体集積回路搭載チップ、半導体デバイス及び論理処理装置に関する。
近年、機器のモバイル化に伴い、LSI自体等での消費電力のより一層の低消費電力化が要請されているのが実情である。一方、半導体プロセスの微細化に伴い、電力消費の要因の1つとして、トランジスタでのオフリーク電流がクローズアップされてきているのも事実である。この対策方法として、これまでにあっては、専ら、チップが不使用状態、あるいは待機状態におかれる場合に、そのチップへの電源を切断してしまうことや、ある回路が待機状態におかれる場合には、その回路への電源を切断する、といった方法が採られているのが殆どである。しかしながら、これら方法は、あくまでも、そのチップ、あるいは回路の待機状態時におけるオフリーク電流の低減化には有効とされているも、実動作状態時におけるオフリーク電流の低減化には繋がらないものとなっている。
ここで、CMOS(Complementary MOS、相補型MOS)ゲート回路の基本回路、即ち、CMOSインバータの構成を図3(A)に示す。図示のように、電源電圧VDDとグランド電位との間には、pチャネルMОSトランジスタ(以下、単にpMОSと称す)1とnチャネルMОSトランジスタ(以下、単にnMОSと称す)2が直列状態として接続されており、これらpMОS1、nMОS2それぞれのゲートには入力データAが共通に入力されている。
図3(B)にはまた、その入出力特性が示されているが、これから明らかなように、入力データAがHレベルにある間、pMОS1、nMОS2はそれぞれ、オフ状態、オン状態におかれることで、出力データOとしてLレベルが得られるものであることが判る。一方、それとは逆に、入力データAがLレベルにある間には、pMОS1、nMОS2はそれぞれ、オン状態、オフ状態におかれることで、出力データOとしてHレベルが得られることが判る。
その図3(B)にはまた、併せて貫通電流Iが示されているが、この貫通電流Iは、入力データAの状態遷移、即ち、入力データAがHレベルからLレベル、またはLレベルからHレベルに状態遷移する場合に、pMОS1とnMОS2がともに瞬間的にオン状態におかれることにより発生されるようになっている。CMOSインバータでのリーク電流による電力消費は、この貫通電流Iによるものが支配的であり、入力データAが安定な状態にある期間(安定期間)内では、pMОS1、nMОS2のうち、何れか一方がオフ状態におかれることから、貫通電流Iが流れる余地はなく、したがって、これによる電力消費は生じないようになっている。
因みに、特許文献1では、リーク電流が低減化されるべく、回路が待機状態におかれる場合には、その回路への電源が切断されている。
特開2001―36396号公報
しかしながら、pMОSやnMОSには、それ自体がオフ状態におかれる場合にも微小なリーク電流、即ち、オフリーク電流が流れており、特に近年での半導体プロセスの微細化により、このオフリーク電流が無視し得ない程度に増加しているのが現状である。この結果、たとえ、入力データが安定状態にあったとしても、オフ状態におかれているpMОS、またはnMОSを介してオフリーク電流が流れ続けることになる。そして、このオフリーク電流は、入力データの安定時間が長い程、その総和が多くなるので、チップの消費電流を下げるべく、たとえ、動作周波数を落としたとしても、その結果、オフリーク電流が増えることになり、結果的に消費電流、したがって、消費電力の低減化にはつながらないことになる。
本発明の目的は、構成簡単にして、しかも容易にオフリーク電流が低減化され得るCMОSゲート回路、更には、このようなCMОSゲート回路を基本構成要素として構成されてなる半導体集積回路や半導体集積回路搭載チップ、半導体デバイス、論理処理装置を提供することにある。
本発明のCMOSゲート回路は、pMОS、nMОSのうち、少なくとも何れか一方に対し、そのトランジスタがオフ状態におかれる間、そのトランジスタに印加される電圧(ソース・ドレイン間電圧)が低減されるべく、そのトランジスタに直列接続された状態でそのトランジスタに同期して動作する電圧低減回路が設けられるように、構成したものである。また、その電圧低減回路は、具体的に、nMОSとpMОSとからなる並列接続体として構成されるようにしたものである。
したがって、CMOSゲート回路を構成しているpMОS、nMОSのうち、例えばnMOSに並列接続体が接続された上、Lレベルの入力データによりそのnMОSがオフ状態におかれる場合を想定すれば、そのnMОSには、オン状態におかれているpMОSを介し電源電圧VDDが印加されるところとなる。しかしながら、その際に、並列接続体を構成しているpMОSも同時にオン状態におかれ、このpMОSのソース・ゲート間電圧(しきい値電圧)をVthとすれば、そのnMОSには電源電圧VDDが印加されることはなく、(VDD−Vth)分の電圧が印加される結果、その分、オフリーク電流が抑制可能となる。このように、ゲート構成のうち、オフ状態におかれているトランジスタ側のソース・ドレイン間電圧が小さく抑えられることで、半導体集積回路全体でのオフリーク電流の低減化、したがって、全体としての低消費電力化が図られるものである。
構成簡単にして、しかも容易にオフリーク電流が低減化され得るCMОSゲート回路、更には、このようなCMОSゲート回路を基本構成要素として構成されてなる半導体集積回路や半導体集積回路搭載チップ、半導体デバイス、論理処理装置が提供される。
以下、本発明の一実施の形態について、図1,図2により説明する。
先ず本発明に係るCMOSインバータの一例での構成を図1(A)に示す。図示のように、CMOSインバータを構成しているpMОS1,nMОS2のうち、nMОS2でのオフリーク電流を低減させることを目的として、nMОS2に対しては、nMОS3とpMОS4とからなる並列接続体が直列接続された上、入力データAはこれらnMОS3,pMОS4nそれぞれのゲートに入力されるようになっている。一方、pMОS1,nMОS2それぞれのゲートには入力データAが印加される一方、それぞれのドレインは相互に接続された上、この相互接続点から出力データOが取り出されるようになっている。そして、ソースは、pMОS1については電源電圧(因みに、この電圧値は、今後の半導体プロセスの微細化により1V程度になると予想されている)VDDに、また、nMОS2については、nMОS3のドレイン、pMОS4のソースそれぞれに接続されるようになっている。
先ず本発明に係るCMOSインバータの一例での構成を図1(A)に示す。図示のように、CMOSインバータを構成しているpMОS1,nMОS2のうち、nMОS2でのオフリーク電流を低減させることを目的として、nMОS2に対しては、nMОS3とpMОS4とからなる並列接続体が直列接続された上、入力データAはこれらnMОS3,pMОS4nそれぞれのゲートに入力されるようになっている。一方、pMОS1,nMОS2それぞれのゲートには入力データAが印加される一方、それぞれのドレインは相互に接続された上、この相互接続点から出力データOが取り出されるようになっている。そして、ソースは、pMОS1については電源電圧(因みに、この電圧値は、今後の半導体プロセスの微細化により1V程度になると予想されている)VDDに、また、nMОS2については、nMОS3のドレイン、pMОS4のソースそれぞれに接続されるようになっている。
ここで、Lレベルの入力データAによりpMОS1,nMОS2がそれぞれ、オン状態、オフ状態におかれることで、出力データОとしてHレベルが出力されている場合でのオフリーク電流について考えることにすれば、既述の図3(A)に示す一般的なCMOSインバータ構成の場合、nMОS2はそのドレインが電源電圧VDDにバイアスされ、そのソースがグランドにつながるため、トランジスタとしてはオフ状態であっても、そのソース・ドレイン間に電源電圧VDDと同じ電圧が加わり、その電圧に応じたオフリーク電流が流れることになる。
一方、図1(A)に示すCMOSインバータでは、nMОS2のゲート、ドレインについては図3(A)に示すCMOSインバータと同じ状態にあるが、そのソースについては、グランドとの間にnMОS3,pMОS4が介在されるようになっている。これらnMОS3,pMОS4それぞれの動作についてであるが、nMОS3については、そのゲートに入力データAが印加されることによって、nMОS2に同期してオン状態、オフ状態におかれるようになっている。一方、pMОS4については、そのゲートに入力データAが印加されることによって、同じく、pMОS1に同期してオン状態、オフ状態におかれるようになっている。
したがって、入力データAがLレベル状態にある場合には、nMОS3はオフ状態、pMОS4はオン状態にあり、pMОS4のドレインがグランドにつながっていることから、このpMОS4を介してノードBでの電圧はグランドレベルまでは下がることはない。図1(B)に示す入出力特性には、併せてノードBでの電圧変化も示されているが、これからも判るように、ノードBでの電圧は、pMОS4のしきい値電圧Vth+α分だけ持ち上がることになる。この結果、nMОS2のソース側電圧がグランドレベルからしきい値電圧Vth+αの分だけ持ち上がり、この分だけ、nMОS2のソース・ドレイン間電圧が小さくなるため、オフリーク電流が低減化され得るものである。よって、pMОS4のしきい値電圧Vthをコントロールすれば、nMОS2にかかる電圧を小さくし得、オフリーク電流を極小に抑え得るものである。因みに、上記αについて簡単ながら説明すれば、出力データОとしてHレベルが得られる場合、ノードBでの電圧は、最終的にはしきい値電圧Vthに落ち着くことになるが、実際には、それよりも若干大きい値となり、その差がαとして表現されている。
一方、また、入力データAの状態が反転されて、出力データОとしてLレベルが得られる場合には、nMОS2、nMОS3がともにオン状態におかれ、したがって、出力データОの電圧はグランドレベルまで下がることになる。因みに、nMОS3がオフ状態におかれる場合、nMОS3を介してのオフリーク電流は、そのソース・ドレイン間電圧がしきい値電圧Vth程度のため、無視し得るレベルとなる。
以上のように、nMОS2にかかる電圧がnMОS2自体の動作に同期させてコントロールされ得ることから、待機時だけでなく、実動作時においてもオフリーク電流が抑制され得る結果、半導体集積回路全体としての消費電力が低減化されることになる。
以上の例は、出力データОとしてHレベルが出力される際に、nMОS2を介してのオフリーク電流対策であるが、図2に示すように、pMОS1に対し、nMОS5とpMОS6とからなる並列接続体が直列接続されれば、同様な理由により、出力データОとしてLレベルが出力される際に、pMОS1を介してのオフリーク電流対策も採られ得るものとなっている。また、これら2つのオフリーク電流対策を同時に行うことも可能となっている。
以上、本発明のCMОSゲート回路について説明したが、これ以外の発明としては、このCMОSゲート回路を基本構成要素として、構成されてなる半導体集積回路や、この半導体集積回路が搭載されてなる半導体集積回路搭載チップ、更には、この半導体集積回路搭載チップを、パッケージ内部に封止してなる半導体デバイス、更にはまた、この半導体デバイスを構成要素として含む論理処理装置が容易に考えられるものとなっている。何れにしても、本発明を用いたゲート構造によるLSI設計を行うことにより、LSIの動作時、非動作時に関係なく、オフリーク電流の低減化が可能となり、その結果、LSIの低消費電力化が可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき、具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々変更可能であることはいうまでもない。
1,4,6…pチャネルMSトランジスタ、2,3,5…nチャネルMSトランジスタ
Claims (7)
- pチャネルMОSトランジスタ、nチャネルMОSトランジスタのうち、少なくとも何れか一方に対し、
該トランジスタがオフ状態におかれる間、該トランジスタに印加される電圧が低減されるべく、該トランジスタに直列接続された状態で該トランジスタに同期して動作する電圧低減回路が
設けられてなるCMОSゲート回路。 - 請求項1記載のCMОSゲート回路において、
上記電圧低減回路は、並列接続体とされる
CMОSゲート回路。 - 請求項2記載のCMОSゲート回路において、
上記並列接続体は、nチャネルMОSトランジスタとpチャネルMОSトランジスタとが並列接続されたものとされる
CMОSゲート回路。 - pチャネルMОSトランジスタ、nチャネルMОSトランジスタのうち、少なくとも何れか一方に対し、該トランジスタがオフ状態におかれる間、該トランジスタに印加される電圧が低減されるべく、該トランジスタに直列接続された状態で該トランジスタに同期して動作する電圧低減回路が設けられてなるCMОSゲート回路を基本構成要素として、構成されてなる
半導体集積回路。 - CMОSゲート回路の構成要素としてのpチャネルMОSトランジスタ、nチャネルMОSトランジスタのうち、少なくとも何れか一方に対し、該トランジスタがオフ状態におかれる間、該トランジスタに印加される電圧が低減されるべく、該トランジスタに直列接続された状態で該トランジスタに同期して動作する電圧低減回路が設けられた上、該CMОSゲート回路を基本構成要素として構成される半導体集積回路が搭載されてなる
半導体集積回路搭載チップ。 - CMОSゲート回路の構成要素としてのpチャネルMОSトランジスタ、nチャネルMОSトランジスタのうち、少なくとも何れか一方に対し、該トランジスタがオフ状態におかれる間、該トランジスタに印加される電圧が低減されるべく、該トランジスタに直列接続された状態で該トランジスタに同期して動作する電圧軽減回路が設けられた上、該CMОSゲート回路を基本構成要素として構成される半導体集積回路が搭載されてなる半導体集積回路搭載チップを、パッケージ内部に封止してなる
半導体デバイス。 - CMОSゲート回路の構成要素としてのpチャネルMОSトランジスタ、nチャネルMОSトランジスタのうち、少なくとも何れか一方に対し、該トランジスタがオフ状態におかれる間、該トランジスタに印加される電圧が低減されるべく、該トランジスタに直列接続された状態で該トランジスタに同期して動作する電圧低減回路が設けられた上、該CMОSゲート回路を基本構成要素として構成される半導体集積回路を搭載してなる半導体集積回路搭載チップをパッケージ内部に封止してなる半導体デバイスが、構成要素として含まれている
論理処理装置。
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JP2003287023A JP2005057542A (ja) | 2003-08-05 | 2003-08-05 | Cmоsゲート回路、半導体集積回路、半導体集積回路搭載チップ、半導体デバイス及び論理処理装置 |
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JP2007180797A (ja) * | 2005-12-27 | 2007-07-12 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
-
2003
- 2003-08-05 JP JP2003287023A patent/JP2005057542A/ja active Pending
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