JP2008042763A - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP2008042763A JP2008042763A JP2006217352A JP2006217352A JP2008042763A JP 2008042763 A JP2008042763 A JP 2008042763A JP 2006217352 A JP2006217352 A JP 2006217352A JP 2006217352 A JP2006217352 A JP 2006217352A JP 2008042763 A JP2008042763 A JP 2008042763A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- circuit block
- power supply
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】半導体集積回路は、第1の内部電圧で動作する第1の回路ブロック11と、第2の内部電圧で動作し、かつ第1の回路ブロック11の後段に接続され、かつ第1の回路ブロック11から信号が供給される第2の回路ブロック12と、第1の高位側電源電圧を用いて第1の回路ブロック11に第1の内部電圧を供給し、かつ第2の高位側電源電圧を用いて第2の回路ブロック12に第2の内部電圧を供給し、かつ第2の内部電圧が第1の内部電圧を超えないように制御する電圧制御回路13,14とを具備する。
【選択図】 図1
Description
図1は、本発明の第1の実施形態に係る半導体集積回路を説明するブロック図である。半導体集積回路は、第1の回路ブロック11、第2の回路ブロック12、第1の電圧制御回路13、及び第2の電圧制御回路14を備えている。
第2の実施形態は、第1の電圧制御回路13及び第2の電圧制御回路14の回路構成の一例について示している。
第3の実施形態は、高位側内部電圧Vin1が高位側内部電圧Vin2以上になるように、第1の電圧制御回路13が内部電圧Vin1を制御するようにしている。
第4の実施形態は、低位側電源電圧VSSを制御することで、半導体集積回路の貫通電流を防止するようにしている。図8は、本発明の第4の実施形態に係る半導体集積回路を説明するブロック図である。
第5の実施形態は、内部電圧Vin3が内部電圧Vin4を超えないように、第3の電圧制御回路15が内部電圧Vin3を制御するようにしている。
第6の実施形態は、第1の回路ブロック11及び第2の回路ブロック12への高位側電源電圧の供給及び遮断を制御することにより、貫通電流を防止するようにしている。
第7の実施形態は、低位側電源電圧VSSの供給及び遮断のタイミングを制御することで、第1の回路ブロック11及び第2の回路ブロック12の貫通電流を防ぐようにしている。
Claims (5)
- 第1の内部電圧で動作する第1の回路ブロックと、
第2の内部電圧で動作し、かつ前記第1の回路ブロックの後段に接続され、かつ前記第1の回路ブロックから信号が供給される第2の回路ブロックと、
第1の高位側電源電圧を用いて前記第1の回路ブロックに前記第1の内部電圧を供給し、かつ第2の高位側電源電圧を用いて前記第2の回路ブロックに前記第2の内部電圧を供給し、かつ前記第2の内部電圧が前記第1の内部電圧を超えないように制御する電圧制御回路と
を具備することを特徴とする半導体集積回路。 - 前記電圧制御回路は、
前記第1の回路ブロックに前記第1の内部電圧を供給する第1の電圧制御回路と、
前記第2の回路ブロックに前記第2の内部電圧を供給し、かつ前記第2の内部電圧が前記第1の内部電圧を超えないように制御する第2の電圧制御回路と
を含むことを特徴とする請求項1に記載の半導体集積回路。 - 第1の内部電圧で動作する第1の回路ブロックと、
第2の内部電圧で動作し、かつ前記第1の回路ブロックの後段に接続され、かつ前記第1の回路ブロックから信号が供給される第2の回路ブロックと、
第1の低位側電源電圧を用いて前記第1の回路ブロックに前記第1の内部電圧を供給し、かつ第2の低位側電源電圧を用いて前記第2の回路ブロックに前記第2の内部電圧を供給し、かつ前記第1の内部電圧が前記第2の内部電圧を超えないように制御する電圧制御回路と
を具備することを特徴とする半導体集積回路。 - 第1の電源電圧で動作する第1の回路ブロックと、
第2の電源電圧で動作し、かつ前記第1の回路ブロックの後段に接続され、かつ前記第1の回路ブロックから信号が供給される第2の回路ブロックと、
前記第1及び第2の回路ブロックに対する前記第1及び第2の電源電圧の供給/遮断を制御し、かつ電源投入時、前記第1の電源電圧を先に供給し、電源遮断時、前記第2の電源電圧を先に遮断する電圧制御回路と
を具備することを特徴とする半導体集積回路。 - 前記電圧制御回路は、
前記第1の電源電圧と前記第1の回路ブロックとの電流パスに設けられた第1のスイッチ素子と、
前記第2の電源電圧と前記第2の回路ブロックとの電流パスに設けられた第2のスイッチ素子と、
前記第1及び第2のスイッチ素子のオン/オフを制御する信号生成回路と
を含むことを特徴とする請求項4に記載の半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006217352A JP4829034B2 (ja) | 2006-08-09 | 2006-08-09 | 半導体集積回路 |
US11/743,433 US7639065B2 (en) | 2006-08-09 | 2007-05-02 | Semiconductor integrated circuit including circuit blocks and voltage controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006217352A JP4829034B2 (ja) | 2006-08-09 | 2006-08-09 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008042763A true JP2008042763A (ja) | 2008-02-21 |
JP4829034B2 JP4829034B2 (ja) | 2011-11-30 |
Family
ID=39050091
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006217352A Expired - Fee Related JP4829034B2 (ja) | 2006-08-09 | 2006-08-09 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7639065B2 (ja) |
JP (1) | JP4829034B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016040888A (ja) * | 2014-08-13 | 2016-03-24 | 株式会社ソシオネクスト | 半導体装置 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2472050B (en) * | 2009-07-22 | 2013-06-19 | Wolfson Microelectronics Plc | Power management apparatus and methods |
US8502590B2 (en) * | 2009-12-14 | 2013-08-06 | The Boeing Company | System and method of controlling devices operating within different voltage ranges |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002297271A (ja) * | 2001-03-28 | 2002-10-11 | Toshiba Corp | 半導体装置 |
JP2003218682A (ja) * | 2002-01-28 | 2003-07-31 | Hitachi Ltd | 半導体集積回路装置 |
JP2004015670A (ja) * | 2002-06-10 | 2004-01-15 | Sharp Corp | 半導体集積回路および半導体モジュール |
WO2004079908A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 半導体集積回路 |
JP2006148562A (ja) * | 2004-11-19 | 2006-06-08 | Fujitsu Ltd | 半導体集積回路及び制御方法 |
JP2006204013A (ja) * | 2005-01-20 | 2006-08-03 | Nec Corp | 電源投入順序制御装置、方法及びプログラム |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3410914B2 (ja) * | 1996-12-05 | 2003-05-26 | 東芝マイクロエレクトロニクス株式会社 | 半導体集積回路 |
TW329049B (en) | 1997-02-24 | 1998-04-01 | Winbond Electronics Corp | The circuit for preventing latch-up the multi-power-on IC |
JP4608063B2 (ja) * | 2000-08-28 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | 出力インターフェース回路 |
JP4020680B2 (ja) * | 2002-04-12 | 2007-12-12 | 株式会社ルネサステクノロジ | 半導体集積回路 |
JP4145565B2 (ja) * | 2002-05-17 | 2008-09-03 | 株式会社ルネサステクノロジ | 半導体装置 |
JP2004165993A (ja) | 2002-11-13 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体集積回路の多電源インターフェース装置 |
JP2005236848A (ja) | 2004-02-23 | 2005-09-02 | Toshiba Microelectronics Corp | 半導体集積回路及びその内部電源立ち下げ方法 |
-
2006
- 2006-08-09 JP JP2006217352A patent/JP4829034B2/ja not_active Expired - Fee Related
-
2007
- 2007-05-02 US US11/743,433 patent/US7639065B2/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002297271A (ja) * | 2001-03-28 | 2002-10-11 | Toshiba Corp | 半導体装置 |
JP2003218682A (ja) * | 2002-01-28 | 2003-07-31 | Hitachi Ltd | 半導体集積回路装置 |
JP2004015670A (ja) * | 2002-06-10 | 2004-01-15 | Sharp Corp | 半導体集積回路および半導体モジュール |
WO2004079908A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 半導体集積回路 |
JP2006148562A (ja) * | 2004-11-19 | 2006-06-08 | Fujitsu Ltd | 半導体集積回路及び制御方法 |
JP2006204013A (ja) * | 2005-01-20 | 2006-08-03 | Nec Corp | 電源投入順序制御装置、方法及びプログラム |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016040888A (ja) * | 2014-08-13 | 2016-03-24 | 株式会社ソシオネクスト | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4829034B2 (ja) | 2011-11-30 |
US7639065B2 (en) | 2009-12-29 |
US20080036434A1 (en) | 2008-02-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6373285B1 (en) | Level shift circuit | |
US7908499B2 (en) | Semiconductor integrated circuit comprising master-slave flip-flop and combinational circuit with pseudo-power supply lines | |
US7362136B2 (en) | Dual voltage single gate oxide I/O circuit with high voltage stress tolerance | |
US7102410B2 (en) | High voltage level converter using low voltage devices | |
JP2008061242A (ja) | 低電力レベルシフタ及び低電力レベルシフティング方法 | |
JP2004363843A (ja) | 半導体集積回路 | |
US6759701B2 (en) | Transistor circuit | |
JP2007174311A (ja) | 電圧選択回路 | |
US7844923B2 (en) | Semiconductor integrated circuit designing method, semiconductor integrated circuit device, and electronic device | |
JP4027936B2 (ja) | 半導体装置 | |
JP4829034B2 (ja) | 半導体集積回路 | |
JP2006295773A (ja) | 半導体集積回路 | |
US20060226875A1 (en) | Level shifter circuit | |
US20070152745A1 (en) | System and method for reducing leakage current of an integrated circuit | |
JP2008010940A (ja) | 電圧制御回路及び電圧制御回路を有する半導体集積回路 | |
US20090015313A1 (en) | Level Shift Circuit and Semiconductor Integrated Circuit Including the Same | |
US10601405B2 (en) | Buffer circuit | |
JP2003249563A (ja) | 半導体集積回路 | |
CN111816653A (zh) | 半导体装置 | |
JP2009141396A (ja) | ハザード対策回路、出力回路および半導体装置 | |
JP4588436B2 (ja) | レベルシフタ回路 | |
JP2011155351A (ja) | 半導体装置 | |
US7439772B2 (en) | Level shifting circuit and method reducing leakage current | |
JP2004304475A (ja) | トレラント入力回路 | |
US7202699B1 (en) | Voltage tolerant input buffer |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080922 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110104 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110307 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110823 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110915 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140922 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140922 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |