JP2018152567A - オンチップ粗遅延較正 - Google Patents
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Abstract
【課題】チップ内のプロセス変動、電圧変動及び温度変動などの局所変動の補償を行う半導体比較回路を提供する。【解決手段】入力に応答して、能動オンチップ構成要素および受動オンチップ構成要素の出力を比較することによって、較正下のオンチップデバイスのプロセス、電圧及び温度コーナーが取得される。第1のオンチップ遅延線が、遅延の異なる段において出力(D[])のアレイを生成するいくつかの能動デバイスを含む。第2のオンチップ遅延線が単出力(CLK)を生成する。DFFアレイが、単出力クロックCLKを用いて出力(D[])のアレイをサンプリングする。異なるプロセス及び温度コーナーにおける異なる遅延変動により、DFFアレイから異なる出力が生じる。DFFアレイからの異なる出力は、CLKの1つのサイクル内の較正下のオンチップデバイスの迅速な較正のためのものであり、プロセス及び温度コーナーに関する情報を与える。【選択図】図1
Description
関連出願の相互参照
[0001]本出願は、2012年1月18日に出願された、Chenらの米国仮特許出願第61/587,705号の利益を主張する。
[0001]本出願は、2012年1月18日に出願された、Chenらの米国仮特許出願第61/587,705号の利益を主張する。
技術分野
[0002]本開示は、一般に半導体較正回路に関する。より詳細には、本開示は、チップ内のプロセス変動、電圧変動、および温度変動など、局所変動の補償を行うことに関する。
[0002]本開示は、一般に半導体較正回路に関する。より詳細には、本開示は、チップ内のプロセス変動、電圧変動、および温度変動など、局所変動の補償を行うことに関する。
[0003]半導体適用例では、半導体パッケージ上の回路の遅延較正が、プロセス、電圧、および温度(PVT)変動をオフセットすることができる。現在の較正方法は、較正下のパッケージ上にオフチップ構成要素(off-chip component)ならびに外部ピンを含む。較正プロセスを行うために、何らかの形態の比較が一般に実行される。たとえば、較正のためにオフチップ構成要素が使用されるとき、オフチップ構成要素は、オンチップ構成要素(on-chip component)との比較のための基準として、通常、使用される。
[0004]相補型金属酸化物半導体(CMOS:complementary metal oxide semiconductor)技術の継続的な急速なスケーリングのために、オフチップ構成要素の使用は、より費用がかかるようになりつつある。したがって、オフチップ構成要素は、高精度の遅延較正に依拠する適用例に限定されるべきである。
[0005]本開示の態様によれば、較正は、オフチップ構成要素なしに完全にオンチップで実行され得る。代わりに、較正は、2つの異なるタイプのオンチップ構成要素を用いて実行される。その2つの異なるタイプのオンチップ構成要素は、金属酸化物半導体電界効果トランジスタ(MOSFET:metal oxide semiconductor field effect transistor)などの能動デバイスと、ポリシリコン(ポリ)抵抗器などの受動デバイスとを含む。これらのデバイスの比較が、異なるプロセスおよび温度コーナー(PTコーナー)にわたって異なる変動を示す。また、電圧変動が複数の電源で補償され得る。
[0006]本開示の一態様は、較正下のチップ上の能動デバイスと受動デバイスとの間の遅延差を判断することを含む、オンチップ構成要素の遅延較正の方法を提供する。オンチップ構成要素の較正は、判断された差に基づく。例示的な構成では、本方法は、チップ上の能動デバイスと受動デバイスとの間の実際の変動に依存するようにオンチップ構成要素を構成することを含む。本開示の態様による遅延較正の方法は、極めて迅速および効率的に実行される。たとえば、開示する較正プロセスは単一のサイクル時間内に完了され得る。開示する較正プロセスはまた、他の処理タスクを中断することなしに、および開示する遅延較正プロセスと他の処理タスクとの間で行ったり戻ったり切り替えることなしに、連続的に実行され得る。
[0007]本開示の別の態様は、ワイヤレス通信のための装置を提供する。本開示のこの態様によれば、本装置は、較正下のチップ上の受動デバイスの第1の遅延線と較正下のチップ上の能動デバイスの第2の遅延線との間の遅延差を判断するための手段を含む。本装置はまた、判断された差に基づいてオンチップ構成要素を較正するための手段を含む。
[0008]本開示の別の態様は、Dフリップフロップアレイ(D-flip-flop array)と、入力とDフリップフロップアレイとの間に結合されたオンチップ能動遅延線と、入力とDフリップフロップアレイとの間に結合されたオンチップ受動遅延線とを含む、ワイヤレス通信のための装置を提供する。本開示のこの態様によれば、Dフリップフロップアレイは、オンチップ能動遅延線とオンチップ受動遅延線との間の遅延差に応答して較正コードを生成するように構成される。
[0009]ここでは、以下の詳細な説明がより良く理解され得るように、本開示の特徴および技術的利点についてやや広く概説した。以下で、本開示の追加の特徴および利点について説明する。本開示の同じ目的を実行するための他の構造を変更または設計するための基礎として本開示が容易に利用され得ることが当業者によって理解されるべきである。また、そのような等価な構成が添付の特許請求の範囲に記載の本開示の教示から逸脱しないことが当業者によって理解されるべきである。さらなる目的および利点とともに、本開示の構成と動作の方法の両方に関して、本開示を特徴づけると考えられる新規の特徴は、添付の図に関連して以下の説明を検討するとより良く理解されよう。ただし、図の各々は、例示および説明のみの目的で与えたものであり、本開示の限界を定めるものではないことを明確に理解される。
[00010]本開示の特徴、特性、および利点は、全体を通じて同様の参照符号が同様のものを指す図面と併せて、以下に記載する詳細な説明を理解する時、より明らかになろう。
[00017]半導体チップ上の異なるデバイスが、まったく異なるプロセス、電圧、および温度変動を有し得る。たとえば、MOSFETなどの能動オンチップ構成要素のプロセスおよび温度変動は、概して、ポリ抵抗器などの受動オンチップ構成要素のプロセスおよび温度変動とはまったく異なる。異なるプロセスおよび電圧にわたって、オンチップ能動デバイスの飽和駆動電流(IDSAT)など、性能メトリックにおいて、+/−60%の範囲内の変動が見られ得る。対照的に、オンチップ受動抵抗器の抵抗の変動は、たとえば約+/−20%の範囲内にすぎないことがある。異なるプロセスおよび温度変動のために、入力に応答して、能動オンチップ構成要素および受動オンチップ構成要素など、異なるオンチップ構成要素の出力を比較することによって、較正下のデバイスのプロセスおよび温度コーナーに関する情報が取得され得る。
[00018]図1に、本開示の態様による、オンチップ較正を実行するための回路100を含む設計アーキテクチャのトップレベルブロック図を示す。回路100は、入力106とDフリップフロップアレイ(DFFアレイ)108への入力との間に結合された、第1の遅延線102と第2の遅延線104とを含む。第1の遅延線102はいくつかの能動構成要素114を含み、第2の遅延線104はいくつかの受動構成要素116を含む。電圧調整器110が第1の遅延線102と第2の遅延線104との間に結合される。較正下のデバイス112がDFFアレイ108の出力に結合される。
[00019]入力信号(たとえば、立上りエッジまたは立下りエッジのいずれか)が第1の遅延線102と第2の遅延線104の両方に供給される。第1の遅延線102の遅延は能動デバイス(たとえば、インバータ)によって支配され、第2の遅延線104の遅延は受動デバイス(たとえば、ポリ抵抗器)によって支配される。両方の遅延線は、それらの電源の変動を低減するために電圧調整器110によって電力供給される。電圧変動も補償されるべきである場合、別個の電源が各遅延線102、104に結合される。
[00020]第1の遅延線102は、第1の遅延線の異なる段から出力D[0]、D[1]、...D[7]、D[7]のアレイを生成する。第2の遅延線104は、それの遅延を用いて単出力(CLK)のみを生成する。各入力106について、第1の遅延線102によって生成された出力D[ ]のアレイのタイミングおよび第2の遅延線104からのCLK出力のタイミングは、プロセス、温度および電圧に依存する。出力D[0]のアレイは、オンチップ能動構成要素変動に基づいて変動する。CLK出力は、オンチップ受動構成要素変動に基づいて変動する。異なる条件の下でCLK出力を出力D[ ]のアレイと比較することによって、異なるプロセス、温度および電圧条件についての、能動構成要素変動と受動構成要素変動との間の差が見られ得る。本開示の態様によれば、CLK出力と出力D[ ]のアレイとの間の差は、較正目的のためにプロセス、温度および電圧条件を示すコードを生成するために使用され得る。
[00021]図2に、2つの異なる事例において粗較正(coarse calibration)のために使用され得る、第1の遅延線102の出力と第2の遅延線104の出力との間の差を示す。高速高速(FF:fast-fast)プロセスコーナーにおける第1の遅延線102および第2の遅延線104からの出力を、第1の事例202に示す。第1の事例202では、FFコーナーにおける能動遅延線の遅延はFFコーナーにおける受動線の遅延よりも小さい。この場合、DFFアレイ108は、第2の遅延線104からのCLK出力を受信する前に、第1の遅延線102からの6つの出力(D[0]...D[5])を感知する。6つの出力は、CLKに応答してDFFアレイ108においてラッチされる。ラッチされた出力は、FFプロセスコーナーにおける能動構成要素遅延と受動構成要素遅延との間の差の符号化表現を与える。
[00022]低速低速(SS:slow-slow)プロセスコーナーにおける第1の遅延線102および第2の遅延線104からの出力を、第2の事例204に示す。第2の事例204では、SSコーナーにおける能動遅延線の遅延はSSコーナーにおける受動線の遅延よりも長く、小さい。この場合、DFFアレイ108は、第2の遅延線104からのCLK出力を受信する前に、第1の遅延線102からのただ1つの出力(D[0])を感知する。単出力(D[0])は、CLKに応答してDFFアレイ108においてラッチされる。ラッチされた出力は、SSプロセスコーナーにおける能動構成要素遅延と受動構成要素遅延との間の差の符号化表現を与える。
[00023]一構成では、ワイヤレス通信のための装置は、較正下のチップ上の受動デバイスの第1の遅延線と較正下のチップ上の能動デバイスの第2の遅延線との間の遅延差を判断するための手段と、判断された差に基づいてオンチップ構成要素を較正するための手段とを含む。遅延差を判断するための手段およびオンチップ構成要素を較正するための手段は、たとえばDFFアレイ108であり得る。別の構成では、上述の手段は、上述の手段によって具陳された機能を実行するように構成された任意のモジュールまたは任意の装置であり得る。特定の手段について説明したが、開示する構成を実施するために、開示する手段のすべてが必要とされるとは限らないことが、当業者によって理解されよう。さらに、本開示への集中を維持するために、いくつかのよく知られている手段については説明していない。
[00024] 装置100は、極めて迅速および効率的に較正コードを生成する。たとえば、装置106は、入力を受信し、入力の単一のサイクル時間内に較正コードを生成するように構成される。
[00025] 本開示の態様によれば、装置100は、開示する遅延較正プロセスを連続的に実行し得る。これにより、較正が、他の処理タスク中断する必要なしに、および開示する遅延較正プロセスと他の処理タスクとの間で交互に切り替えることなしに、なお一層効率的に実行されることが許される。
[00026] 図3に、開示する較正方法の構成が有利に採用され得る例示的なワイヤレス通信システム300を示す。説明のために、図3は、3つのリモートユニット320、330、および350と、2つの基地局340とを示している。ワイヤレス通信システムはより多くのリモートユニットおよび基地局を有し得ることを認識されよう。リモートユニット320、330、および350は、それぞれ較正回路325A、325B、および325Cを含む。図3は、基地局340からリモートユニット320、330、および350への順方向リンク信号380と、リモートユニット320、330、および350から基地局340への逆方向リンク信号390とを示している。
[00027]図3では、リモートユニット320は携帯電話として示され、リモートユニット330はポータブルコンピュータとして示され、リモートユニット350はワイヤレスローカルループシステム中の固定ロケーションリモートユニットとして示されている。たとえば、リモートユニットは、セルフォン、ハンドヘルドパーソナル通信システム(PCS)ユニット、個人情報端末などのポータブルデータユニット、またはメーター読取り機器などの固定ロケーションデータユニットであり得る。図3は、本開示の教示による、較正回路を採用し得るリモートユニットを示すが、本開示は、これらの例示的な図示されたユニットに限定されない。たとえば、本開示の構成による較正回路は、任意のデバイスにおいて適切に採用され得る。
[00028]本開示の態様による遅延較正の方法について、図4を参照しながら説明する。ブロック402において、較正下のチップ上の能動デバイス(遅延線)と受動デバイスとの間の遅延差を判断する。ブロック404において、判断された差に基づいてオンチップ構成要素を較正する。
[00029]較正結果は能動デバイスと受動デバイスとの間の差に依存する。これらの2つのタイプのデバイスの変動が、チップ基板材料、たとえば、シリコンにおいてほぼ完全に相関する場合、この設計は極めてうまく機能する。しかしながら、それらの製造、材料およびプロセスがやや異なるので、これらのデバイスの変動がほぼ完全に相関すると仮定されないことがある。一方、両方のタイプのデバイスが、たとえば、ポリシリコンなどの同様の構造を共有するので、これらのデバイスの変動はまた、互いに完全に独立しているとは限らない。不完全な相関の結果として、較正結果の精度が影響を受けることがある。この影響を低減するために、本開示の態様によれば、較正されるべき構成要素は、不完全な相関からの影響が消去され得るように、能動デバイスと受動デバイスとの差に基づいて設計され得る。
[00030]一例では、不完全な相関からの影響が消去され得るように、較正されるべきリング発振器は、それの発振周波数が能動デバイスの遅延と受動デバイスの遅延との間の差に依存するように設計され得る。リング発振器は、概して、奇数個のインバータ段を含む。図5に、リング発振器500における単一の段の例示的な設計を示す。リング発振器500は、インバータ回路502とキーパー回路504とを含む。キーパー回路504は、抵抗器506、508を含む。本開示の態様によれば、リング発振器500は、3つの1次プロセスコーナー、すなわち、低速低速(SS)、典型的典型的(TT:typical-typical)コーナーおよび高速高速(FF)コーナーにおいて所望の周波数付近で発振するように設計される。
[00031]リング発振器500などの回路を設計し、解析するために使用されるデバイスモデルは、概して、受動デバイスおよび能動デバイスが完全相関を有すると仮定する。しかしながら、実際のチップ上では、能動デバイスおよび受動デバイスのプロパティは、それらがデバイスモデル中にあるのと正確に同じではなく、完全相関を有しない。たとえば、FFプロセスコーナーでは、チップ上の受動抵抗器が、FFプロセスコーナーについて対応するデバイスモデルが予測したよりも抵抗率が高いことがある。受動デバイスと能動デバイスとの間の予測された差よりも大きい差は、得られた較正コードを変更し、発振器における追加のレッグをオフにし、それを遅くすることを試みることができる。しかしながら、キーパー回路504の影響は主に受動抵抗器506、508によって決定されるので、それの抵抗の増加はより弱いキーパー機能を生じる。これは、リング発振器500の発振器周波数の速度を上げる傾向があり、受動デバイスの抵抗の予測された差よりも大きい差の影響に対向する。言い換えれば、キーパー回路504は、不完全な相関からの影響をオフセットし、較正結果の精度を維持するように設計される。
[00032]特定の回路について説明したが、開示する構成を実施するために、開示する回路のすべてが必要とされるとは限らないことが、当業者によって理解されよう。さらに、本開示への集中を維持するために、いくつかのよく知られている回路については説明していない。
[00033]図6は、上記で開示した較正回路など、半導体構成要素の回路、レイアウト、および論理設計のために使用される設計ワークステーションを示すブロック図である。設計ワークステーション600は、オペレーティングシステムソフトウェア、サポートファイル、およびCadenceまたはOrCADなどの設計ソフトウェアを含んでいる、ハードディスク601を含む。設計ワークステーション600はまた、回路610、または較正回路などの半導体構成要素612の設計を可能にするためのディスプレイ602を含む。回路設計610または半導体構成要素612を有形に記憶するための記憶媒体604が提供される。回路設計610または半導体構成要素612は、GDSIIまたはGERBERなど、ファイル形式で記憶媒体604に記憶され得る。記憶媒体604は、CD−ROM、DVD、ハードディスク、フラッシュメモリ、または他の適切なデバイスであり得る。さらに、設計ワークステーション600は、記憶媒体604から入力を受け付けるか、または記憶媒体604に出力を書き込むためのドライブ装置603を含む。
[00034]記憶媒体604に記録されたデータは、論理回路構成、フォトリソグラフィマスクのためのパターンデータ、または電子ビームリソグラフィなどのシリアル書込みツールのためのマスクパターンデータを指定し得る。データは、論理シミュレーションに関連するタイミング図またはネット回路など、論理検証データをさらに含み得る。記憶媒体604にデータを与えることにより、半導体ウエハを設計するためのプロセスの数が減少するので、回路設計610または半導体構成要素612の設計が容易になる。
[00035]ファームウェアおよび/またはソフトウェア実装の場合、本方法は、本明細書で説明した機能を実行するモジュール(たとえば、プロシージャ、関数など)を用いて実装され得る。命令を有形に実施する機械可読媒体が、本明細書で説明した方法の実装において使用され得る。たとえば、ソフトウェアコードは、メモリに記憶され、プロセッサユニットによって実行され得る。メモリは、プロセッサユニットの内部またはプロセッサユニットの外部に実装され得る。本明細書で使用する「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのタイプを指し、メモリの特定のタイプまたはメモリの数、あるいはメモリが記憶される媒体のタイプに限定されるべきではない。
[00036]ファームウェアおよび/またはソフトウェアで実装される場合、機能は、1つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶され得る。例としては、データ構造で符号化されたコンピュータ可読媒体、およびコンピュータプログラムで符号化されたコンピュータ可読媒体がある。コンピュータ可読媒体は物理的コンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM(登録商標)、CD−ROMまたは他の光ディスク(disk)ストレージ、磁気ディスク(disk)ストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態で所望のプログラムコードを記憶するために使用され得、コンピュータによってアクセスされ得る他の媒体を含むことができ、本明細書で使用するディスク(disk)およびディスク(disc)は、コンパクトディスク(disc)(CD)、レーザーディスク(登録商標)(disc)、光ディスク(disc)、デジタル多用途ディスク(disc)(DVD)、フロッピー(登録商標)ディスク(disk)およびblu−ray(登録商標)ディスク(disc)を含み、ディスク(disk)は、通常、データを磁気的に再生し、ディスク(disc)は、データをレーザーで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含めるべきである。
[00037]コンピュータ可読媒体上での記憶に加えて、命令および/またはデータは、通信装置中に含まれる伝送媒体上の信号として与えられ得る。たとえば、通信装置は、命令とデータとを示す信号を有するトランシーバを含み得る。命令およびデータは、1つまたは複数のプロセッサに、特許請求の範囲で概説する機能を実装させるように構成される。
[00038]本開示およびその利点について詳細に説明したが、添付の特許請求の範囲によって定義された本開示の趣旨および範囲から逸脱することなく、様々な変更、置換および改変を本明細書で行うことができることを理解されたい。その上、本出願の範囲は、本明細書で説明したプロセス、機械、製造、組成物、手段、方法およびステップの特定の構成に限定されるものではない。当業者が本開示の開示から容易に諒解するように、本明細書で説明した対応する構成と実質的に同じ機能を実行するか、または実質的に同じ結果を達成する、現在存在するかまたは後で開発される、プロセス、機械、製造、組成物、手段、方法、またはステップは本開示に従って利用され得る。したがって、添付の特許請求の範囲は、それらの範囲内にそのようなプロセス、機械、製造、組成物、手段、方法、またはステップを含むものとする。
[00038]本開示およびその利点について詳細に説明したが、添付の特許請求の範囲によって定義された本開示の趣旨および範囲から逸脱することなく、様々な変更、置換および改変を本明細書で行うことができることを理解されたい。その上、本出願の範囲は、本明細書で説明したプロセス、機械、製造、組成物、手段、方法およびステップの特定の構成に限定されるものではない。当業者が本開示の開示から容易に諒解するように、本明細書で説明した対応する構成と実質的に同じ機能を実行するか、または実質的に同じ結果を達成する、現在存在するかまたは後で開発される、プロセス、機械、製造、組成物、手段、方法、またはステップは本開示に従って利用され得る。したがって、添付の特許請求の範囲は、それらの範囲内にそのようなプロセス、機械、製造、組成物、手段、方法、またはステップを含むものとする。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[C1]
較正下のチップ上の受動デバイスの第1の遅延線と較正下の前記チップ上の能動デバイスの第2の遅延線との間の遅延差を判断することと、
前記判断された差に基づいてオンチップ構成要素を較正することとを備える、遅延較正の方法。
[C2]
前記チップ上の前記能動デバイスと前記受動デバイスとの間の実際の変動に依存するように前記オンチップ構成要素を構成することをさらに備える、C1に記載の方法。
[C3]
前記遅延差を判断することの前に、前記第1の遅延線と前記第2の遅延線の両方において同じ位相の入力を受信することをさらに備える、C1に記載の方法。
[C4]
前記第1の遅延線と前記第2の遅延線とに共通の電力を供給することをさらに備える、C1に記載の方法。
[C5]
前記第1の遅延線に第1の電力を、および、前記第2の遅延線に第2の電力を供給することをさらに備える、C1に記載の方法。
[C6]
前記第1の電力および前記第2の電力のうちの1つが一定の基準電力である、C5に記載の方法。
[C7]
較正下の前記チップを、モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つの中に組み込むことをさらに備える、C1に記載の方法。
[C8]
較正下のチップ上の受動デバイスの第1の遅延線と較正下の前記チップ上の能動デバイスの第2の遅延線との間の遅延差を判断するための手段と、
前記判断された差に基づいてオンチップ構成要素を較正するための手段とを備える、ワイヤレス通信のための装置。
[C9]
前記第1の遅延線と前記第2の遅延線とに共通の電力を供給するための手段をさらに備える、C8に記載の装置。
[C10]
前記第1の遅延線に第1の電力を供給するための手段と、
前記第2の遅延線に第2の電力を供給するための手段とをさらに備える、C8に記載の装置。
[C11]
モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つの中に組み込まれた、C8に記載の装置。
[C12]
Dフリップフロップアレイと、
入力と前記Dフリップフロップアレイとの間に結合されたオンチップ能動遅延線と、
前記入力と前記Dフリップフロップアレイとの間に結合されたオンチップ受動遅延線とを備える、ワイヤレス通信のための装置であって、前記Dフリップフロップアレイが、前記オンチップ能動遅延線と前記オンチップ受動遅延線との間の遅延差に応答して較正コードを生成するように構成される、装置。
[C13]
前記第1の遅延線と前記第2の遅延線とに共通の電力を供給するように構成された第1の電源をさらに備える、C12に記載の装置。
[C14]
前記第1の遅延線に第1の電力を供給するように構成された第1の電源と、
前記第2の遅延線に第2の電力を供給するように構成された第2の電源とをさらに備える、C12に記載の装置。
[C15]
モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つの中に組み込まれた、C12に記載の装置。
[C16]
プログラムコードを記録した非一時的コンピュータ可読媒体を備える、ワイヤレスネットワークにおけるワイヤレス通信のためのコンピュータプログラム製品であって、前記プログラムコードが、
較正下のチップ上の第1の遅延線と第2の遅延線能動デバイス(遅延線)と較正下の前記チップ上の受動デバイスとの間の遅延差を判断するためのプログラムコードと、
前記判断された差に基づいてオンチップ構成要素を較正するためのプログラムコードとを備える、コンピュータプログラム製品。
[C17]
モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つの中に組み込まれた、C16に記載のコンピュータプログラム製品。
[C18]
較正下のチップ上の受動デバイスの第1の遅延線と較正下の前記チップ上の能動デバイスの第2の遅延線との間の遅延差を判断するステップと、
前記判断された差に基づいてオンチップ構成要素を較正するステップとを備える、遅延較正の方法。
[C19]
前記チップ上の前記能動デバイスと前記受動デバイスとの間の実際の変動に依存するように前記オンチップ構成要素を構成するステップをさらに備える、C18に記載の方法。
[C20]
較正下の前記チップを、モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つの中に組み込むステップをさらに備える、C18に記載の方法。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[C1]
較正下のチップ上の受動デバイスの第1の遅延線と較正下の前記チップ上の能動デバイスの第2の遅延線との間の遅延差を判断することと、
前記判断された差に基づいてオンチップ構成要素を較正することとを備える、遅延較正の方法。
[C2]
前記チップ上の前記能動デバイスと前記受動デバイスとの間の実際の変動に依存するように前記オンチップ構成要素を構成することをさらに備える、C1に記載の方法。
[C3]
前記遅延差を判断することの前に、前記第1の遅延線と前記第2の遅延線の両方において同じ位相の入力を受信することをさらに備える、C1に記載の方法。
[C4]
前記第1の遅延線と前記第2の遅延線とに共通の電力を供給することをさらに備える、C1に記載の方法。
[C5]
前記第1の遅延線に第1の電力を、および、前記第2の遅延線に第2の電力を供給することをさらに備える、C1に記載の方法。
[C6]
前記第1の電力および前記第2の電力のうちの1つが一定の基準電力である、C5に記載の方法。
[C7]
較正下の前記チップを、モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つの中に組み込むことをさらに備える、C1に記載の方法。
[C8]
較正下のチップ上の受動デバイスの第1の遅延線と較正下の前記チップ上の能動デバイスの第2の遅延線との間の遅延差を判断するための手段と、
前記判断された差に基づいてオンチップ構成要素を較正するための手段とを備える、ワイヤレス通信のための装置。
[C9]
前記第1の遅延線と前記第2の遅延線とに共通の電力を供給するための手段をさらに備える、C8に記載の装置。
[C10]
前記第1の遅延線に第1の電力を供給するための手段と、
前記第2の遅延線に第2の電力を供給するための手段とをさらに備える、C8に記載の装置。
[C11]
モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つの中に組み込まれた、C8に記載の装置。
[C12]
Dフリップフロップアレイと、
入力と前記Dフリップフロップアレイとの間に結合されたオンチップ能動遅延線と、
前記入力と前記Dフリップフロップアレイとの間に結合されたオンチップ受動遅延線とを備える、ワイヤレス通信のための装置であって、前記Dフリップフロップアレイが、前記オンチップ能動遅延線と前記オンチップ受動遅延線との間の遅延差に応答して較正コードを生成するように構成される、装置。
[C13]
前記第1の遅延線と前記第2の遅延線とに共通の電力を供給するように構成された第1の電源をさらに備える、C12に記載の装置。
[C14]
前記第1の遅延線に第1の電力を供給するように構成された第1の電源と、
前記第2の遅延線に第2の電力を供給するように構成された第2の電源とをさらに備える、C12に記載の装置。
[C15]
モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つの中に組み込まれた、C12に記載の装置。
[C16]
プログラムコードを記録した非一時的コンピュータ可読媒体を備える、ワイヤレスネットワークにおけるワイヤレス通信のためのコンピュータプログラム製品であって、前記プログラムコードが、
較正下のチップ上の第1の遅延線と第2の遅延線能動デバイス(遅延線)と較正下の前記チップ上の受動デバイスとの間の遅延差を判断するためのプログラムコードと、
前記判断された差に基づいてオンチップ構成要素を較正するためのプログラムコードとを備える、コンピュータプログラム製品。
[C17]
モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つの中に組み込まれた、C16に記載のコンピュータプログラム製品。
[C18]
較正下のチップ上の受動デバイスの第1の遅延線と較正下の前記チップ上の能動デバイスの第2の遅延線との間の遅延差を判断するステップと、
前記判断された差に基づいてオンチップ構成要素を較正するステップとを備える、遅延較正の方法。
[C19]
前記チップ上の前記能動デバイスと前記受動デバイスとの間の実際の変動に依存するように前記オンチップ構成要素を構成するステップをさらに備える、C18に記載の方法。
[C20]
較正下の前記チップを、モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つの中に組み込むステップをさらに備える、C18に記載の方法。
Claims (20)
- 較正下のチップ上の受動デバイスの第1の遅延線と較正下の前記チップ上の能動デバイスの第2の遅延線との間の遅延差を判断することと、
前記判断された差に基づいてオンチップ構成要素を較正することとを備える、遅延較正の方法。 - 前記チップ上の前記能動デバイスと前記受動デバイスとの間の実際の変動に依存するように前記オンチップ構成要素を構成することをさらに備える、請求項1に記載の方法。
- 前記遅延差を判断することの前に、前記第1の遅延線と前記第2の遅延線の両方において同じ位相の入力を受信することをさらに備える、請求項1に記載の方法。
- 前記第1の遅延線と前記第2の遅延線とに共通の電力を供給することをさらに備える、請求項1に記載の方法。
- 前記第1の遅延線に第1の電力を、および、前記第2の遅延線に第2の電力を供給することをさらに備える、請求項1に記載の方法。
- 前記第1の電力および前記第2の電力のうちの1つが一定の基準電力である、請求項5に記載の方法。
- 較正下の前記チップを、モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つの中に組み込むことをさらに備える、請求項1に記載の方法。
- 較正下のチップ上の受動デバイスの第1の遅延線と較正下の前記チップ上の能動デバイスの第2の遅延線との間の遅延差を判断するための手段と、
前記判断された差に基づいてオンチップ構成要素を較正するための手段とを備える、ワイヤレス通信のための装置。 - 前記第1の遅延線と前記第2の遅延線とに共通の電力を供給するための手段をさらに備える、請求項8に記載の装置。
- 前記第1の遅延線に第1の電力を供給するための手段と、
前記第2の遅延線に第2の電力を供給するための手段とをさらに備える、請求項8に記載の装置。 - モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つの中に組み込まれた、請求項8に記載の装置。
- Dフリップフロップアレイと、
入力と前記Dフリップフロップアレイとの間に結合されたオンチップ能動遅延線と、
前記入力と前記Dフリップフロップアレイとの間に結合されたオンチップ受動遅延線とを備える、ワイヤレス通信のための装置であって、前記Dフリップフロップアレイが、前記オンチップ能動遅延線と前記オンチップ受動遅延線との間の遅延差に応答して較正コードを生成するように構成される、装置。 - 前記第1の遅延線と前記第2の遅延線とに共通の電力を供給するように構成された第1の電源をさらに備える、請求項12に記載の装置。
- 前記第1の遅延線に第1の電力を供給するように構成された第1の電源と、
前記第2の遅延線に第2の電力を供給するように構成された第2の電源とをさらに備える、請求項12に記載の装置。 - モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つの中に組み込まれた、請求項12に記載の装置。
- プログラムコードを記録した非一時的コンピュータ可読媒体を備える、ワイヤレスネットワークにおけるワイヤレス通信のためのコンピュータプログラム製品であって、前記プログラムコードが、
較正下のチップ上の第1の遅延線と第2の遅延線能動デバイス(遅延線)と較正下の前記チップ上の受動デバイスとの間の遅延差を判断するためのプログラムコードと、
前記判断された差に基づいてオンチップ構成要素を較正するためのプログラムコードとを備える、コンピュータプログラム製品。 - モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つの中に組み込まれた、請求項16に記載のコンピュータプログラム製品。
- 較正下のチップ上の受動デバイスの第1の遅延線と較正下の前記チップ上の能動デバイスの第2の遅延線との間の遅延差を判断するステップと、
前記判断された差に基づいてオンチップ構成要素を較正するステップとを備える、遅延較正の方法。 - 前記チップ上の前記能動デバイスと前記受動デバイスとの間の実際の変動に依存するように前記オンチップ構成要素を構成するステップをさらに備える、請求項18に記載の方法。
- 較正下の前記チップを、モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つの中に組み込むステップをさらに備える、請求項18に記載の方法。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201261587705P | 2012-01-18 | 2012-01-18 | |
US61/587,705 | 2012-01-18 | ||
US13/368,906 US8680908B2 (en) | 2012-01-18 | 2012-02-08 | On-chip coarse delay calibration |
US13/368,906 | 2012-02-08 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014553393A Division JP2015511427A (ja) | 2012-01-18 | 2013-01-17 | オンチップ粗遅延較正 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018152567A true JP2018152567A (ja) | 2018-09-27 |
Family
ID=48779550
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014553393A Pending JP2015511427A (ja) | 2012-01-18 | 2013-01-17 | オンチップ粗遅延較正 |
JP2018072371A Pending JP2018152567A (ja) | 2012-01-18 | 2018-04-04 | オンチップ粗遅延較正 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014553393A Pending JP2015511427A (ja) | 2012-01-18 | 2013-01-17 | オンチップ粗遅延較正 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8680908B2 (ja) |
EP (1) | EP2805416A1 (ja) |
JP (2) | JP2015511427A (ja) |
KR (1) | KR20140123956A (ja) |
CN (1) | CN104054263B (ja) |
WO (1) | WO2013109688A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20140266290A1 (en) * | 2013-03-14 | 2014-09-18 | Bhavin Odedara | Process detection circuit |
CN104378088B (zh) * | 2013-08-15 | 2017-06-09 | 瑞昱半导体股份有限公司 | 延迟时间差检测及调整装置与方法 |
US9503090B2 (en) | 2014-08-19 | 2016-11-22 | International Business Machines Corporation | High speed level translator |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05199088A (ja) * | 1991-02-25 | 1993-08-06 | Toshiba Corp | 遅延回路 |
US5796682A (en) * | 1995-10-30 | 1998-08-18 | Motorola, Inc. | Method for measuring time and structure therefor |
US6166821A (en) * | 1998-10-02 | 2000-12-26 | Electronics For Imaging, Inc. | Self calibrating pulse width modulator for use in electrostatic printing applications |
US7595686B2 (en) | 2001-11-09 | 2009-09-29 | The Regents Of The University Of Colorado | Digital controller for high-frequency switching power supplies |
US7315270B2 (en) | 2005-03-04 | 2008-01-01 | The Regents Of The University Of Colorado | Differential delay-line analog-to-digital converter |
JP2007110686A (ja) * | 2005-09-14 | 2007-04-26 | Advantest Corp | デジタル回路、半導体デバイス及びクロック調整方法 |
CN1862273B (zh) * | 2006-01-09 | 2010-04-21 | 北京大学深圳研究生院 | 一种测试时钟信号抖动的片上*** |
US7750706B1 (en) * | 2006-07-21 | 2010-07-06 | Marvell International Ltd. | Circuits, architectures, apparatuses, systems, and methods for low voltage clock delay generation |
JP4271244B2 (ja) | 2007-03-26 | 2009-06-03 | 株式会社半導体理工学研究センター | アナログ・デジタル(ad)変換器及びアナログ・デジタル変換方法 |
JP2011169594A (ja) * | 2008-06-13 | 2011-09-01 | Advantest Corp | マルチストローブ回路およびそのキャリブレーション方法および試験装置 |
US8228106B2 (en) * | 2010-01-29 | 2012-07-24 | Intel Mobile Communications GmbH | On-chip self calibrating delay monitoring circuitry |
US20130002274A1 (en) * | 2010-03-29 | 2013-01-03 | Nec Corporation | Aging degradation diagnosis circuit and aging degradation diagnosis method for semiconductor integrated circuit |
-
2012
- 2012-02-08 US US13/368,906 patent/US8680908B2/en not_active Expired - Fee Related
-
2013
- 2013-01-17 KR KR1020147022900A patent/KR20140123956A/ko not_active Application Discontinuation
- 2013-01-17 CN CN201380005672.5A patent/CN104054263B/zh not_active Expired - Fee Related
- 2013-01-17 JP JP2014553393A patent/JP2015511427A/ja active Pending
- 2013-01-17 EP EP13704267.7A patent/EP2805416A1/en not_active Withdrawn
- 2013-01-17 WO PCT/US2013/021836 patent/WO2013109688A1/en active Application Filing
-
2018
- 2018-04-04 JP JP2018072371A patent/JP2018152567A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
EP2805416A1 (en) | 2014-11-26 |
US8680908B2 (en) | 2014-03-25 |
KR20140123956A (ko) | 2014-10-23 |
CN104054263B (zh) | 2017-02-22 |
WO2013109688A1 (en) | 2013-07-25 |
US20130181759A1 (en) | 2013-07-18 |
CN104054263A (zh) | 2014-09-17 |
JP2015511427A (ja) | 2015-04-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180426 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180426 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190702 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20200212 |