JPH06224300A - 半導体集積回路の設計方法および評価用半導体集積回路 - Google Patents

半導体集積回路の設計方法および評価用半導体集積回路

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JPH06224300A
JPH06224300A JP5010809A JP1080993A JPH06224300A JP H06224300 A JPH06224300 A JP H06224300A JP 5010809 A JP5010809 A JP 5010809A JP 1080993 A JP1080993 A JP 1080993A JP H06224300 A JPH06224300 A JP H06224300A
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Hideki Fukuda
秀樹 福田
Yoshimune Hagiwara
吉宗 萩原
Tatsu Ito
達 伊藤
Shuichi Torii
周一 鳥居
Tokinori Ozawa
時典 小澤
Osamu Yamashiro
治 山城
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Hitachi Ltd
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Abstract

(57)【要約】 【構成】 メーカが保有する標準化された機能ブロック
とユーザが既に開発し保有する機能ブロックと、ユーザ
が新たに開発した機能ブロックとを組み合わせて１つの
半導体集積回路を設計する場合において、予めメーカが
保有する設計データおよびユーザが保有する設計データ
を用いて半導体基板上にそれらの機能の実現に必要な素
子およびゲートアレイを構成する素子群を形成したもの
を準備し、ユーザが新たに開発したゲートアレイで構成
される機能ブロックの論理設計データに基づいて当該機
能ブロックの配線パターンを設計するとともに、この配
線パターンデータおよび上記メーカ保有設計データと上
記ユーザ保有設計データとを用いてた半導体基板全体の
配線パターンを決定するようにした。 【効果】 既に使用されて実績のある回路を利用して新
たな機能を有するＡＳＩＣを開発する場合の開発期間を
短縮できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の設計
技術さらにはＡＳＩＣ（特定用途向け半導体集積回路）
の設計に適用して特に有効な技術に関し、例えばメーカ
が保有する標準化された機能ブロック（モジュール）と
ユーザが既に開発し保有する機能ブロック（スタンダー
ド・セル）とユーザが新たに開発した機能ブロック（ゲ
ートアレイ論理）とを組み合わせて１つの半導体集積回
路を設計する場合に利用して有効な技術に関する。
【０００２】
【従来の技術】近年、汎用ＬＳＩ（大規模半導体集積回
路）に対しＡＳＩＣと呼ばれる半導体集積回路が広く使
用されるようになって来ている。従来、ＡＳＩＣと呼ば
れる半導体集積回路の開発には、開発期間を短縮するた
めゲートアレイ方式かスタンダード・セル方式が用いら
れている。ここで、ゲートアレイ方式とは、予め多数の
論理ゲートが半導体チップ上に規則的に配列され、配線
を形成することにより所望の論理を実現する方式であ
る。また、スタンダード・セル方式とは、予めライブラ
リに登録されている標準セル（ＣＰＵコアと呼ばれるメ
ガセルが含まれることもある）を用いてＬＳＩを組み立
てる方式である。なお、ＡＳＩＣの設計方法に関して
は、例えば「日経エレクトロニクス」１９８８年、３月
７日号（ｎｏ．４４２）第１１５頁〜１４２頁に記載が
ある。
【０００３】上記設計方式のうち、ゲートアレイ方式を
用いてＡＳＩＣを開発する場合の設計手法は、一般に次
のようなものであった。すなわち、まずユーザにおい
て、メーカから提供されるセルライブラリ・ツール等を
利用して所望の論理を有する論理回路の設計を行ない、
その論理設計データをメーカに渡す。一方、メーカは、
規則的な論理ゲートを構成するための拡散層パターンが
形成された半導体チップ（配線が形成される前のゲート
アレイ・チップ）を製造して待機する。そして、メーカ
は、ユーザから論理設計データを受け取ると、それに基
づいて配線パターンの設計を行ない、上記チップ上に配
線を形成した評価用ＬＳＩを製造しユーザに提供する。
しかる後、ユーザが、メーカから提供されたＬＳＩを実
機（ユーザ応用システム）に組み込んで開発したＬＳＩ
の評価を行なうというものである。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の設計手法にあっては、実機テストで欠陥が
発生された場合、論理設計の変更、配線パターンの変更
等の後再度ＬＳＩを製造し直さなければならないためＴ
ＡＴ（ターン・アラウンド・タイム）が長くなるという
問題点がある。また、今後メーカが保有するモジュール
と呼ばれる標準化された機能ブロックと、ユーザが既に
開発し保有するスタンダード・セルと呼ばれる機能ブロ
ックと、ユーザが新たに開発するゲートアレイで構成さ
れた機能ブロックとを組み合わせた大規模なＡＳＩＣの
開発が多くなると予想される。
【０００５】ところが、このようなＡＳＩＣの開発に際
してはユーザが必要とする新機能ブロックの論理設計が
終了しないとＬＳＩ全体の最終的な論理を決定できない
ため、ユーザから最終的な論理設計データを受け取って
から拡散層の形成を含むプロセスによって評価用ＬＳＩ
を製造することとなる。そのため、そのような大規模な
ＡＳＩＣの開発はゲートアレイのみからなるＬＳＩを開
発する場合に比べて開発期間が長くなるという問題点が
あることが本発明者らによって明らかにされた。
【０００６】この発明の目的は、メーカが保有するモジ
ュールと呼ばれる標準化された機能ブロックもしくはユ
ーザが既に開発し保有するスタンダード・セルと呼ばれ
る機能ブロックあるいはこれら両方の機能ブロックと、
ユーザが新たに開発するゲートアレイで構成された機能
ブロックとを組み合わせた大規模ＡＳＩＣを短期間に開
発可能な設計手法を提供することにある。
【０００７】この発明の他の目的は、メーカが保有する
モジュールと呼ばれる標準化された機能ブロックもしく
はユーザが既に開発し保有するスタンダード・セルと呼
ばれる機能ブロックあるいはこれら両方の機能ブロック
と、ユーザが新たに開発するゲートアレイで構成された
機能ブロックとを組み合わせた大規模ＡＳＩＣを短期間
に開発するのに好適な評価用半導体集積回路を提供する
ことにある。この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、メーカが開発し保有する標準化
された機能ブロックまたはユーザが既に開発し保有する
機能ブロックあるいはこれら両方の機能ブロックと、ユ
ーザが新たに開発した機能ブロックとを組み合わせて１
つの半導体集積回路を設計する場合において、予めメー
カが開発し保有する標準化された機能ブロックの設計デ
ータもしくはユーザが既に開発し保有する機能ブロック
の設計データを用いて半導体基板上にそれらの機能ブロ
ックの機能の実現に必要な素子の拡散層とゲートアレイ
を構成する素子の拡散層の形成を行なったものを準備し
ておき、ユーザが新たに開発したゲートアレイで構成さ
れる機能ブロックの論理設計データに基づいて当該機能
ブロックの配線パターンを設計するとともに、この配線
パターンデータおよび上記メーカ保有機能ブロックの設
計データと上記ユーザ保有機能ブロックの設計データと
を用いて、上記準備された半導体基板全体の配線パター
ンを決定するようにしたものである。
【０００９】また、予めメーカが開発し保有する標準化
された機能ブロックの設計データまたはユーザが既に開
発し保有する機能ブロックの設計データを用いて半導体
基板上にそれらの機能ブロックの機能の実現に必要な素
子の拡散層および配線と、これらの機能ブロックとユー
ザが新たに開発する機能ブロックを外部装置とみなして
それと接続するための配線とを形成したものを準備して
おき、ユーザが新たに開発した機能ブロックを別個の半
導体基板上に形成された論理の書込みが可能なゲートア
レイで構成し、上記準備された半導体基板と上記書込み
可能なゲートアレイで構成されたユーザ新規開発機能ブ
ロックとを接続して評価テストを行ない、そのテスト結
果に基づいて最終論理設計データを得るようにしたもの
である。さらに、上記の場合、ユーザが新たに開発する
機能ブロックを外部装置とみなしてそれと接続するため
の配線を形成する代わりに、ユーザが新たに開発する機
能ブロックが配置される基板上でのレイアウト位置に、
予め論理の書込みが可能なゲートアレイ部を形成してお
くようにしても良い。
【００１０】
【作用】上記した手法によれば、メーカはユーザが新た
に開発する機能ブロックの論理設計データを受け取る前
に目的とする半導体集積回路チップの製造（拡散層形成
まで）を開始することができ、上記論理設計データをユ
ーザから受け取った後はその機能ブロックの配線パター
ンを設計すれば直ちに残りの配線形成工程を行なうこと
で評価用ＬＳＩを製造することができるため、大規模Ａ
ＳＩＣの開発期間の短縮化を図るという目的が達成され
る。
【００１１】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。 （実施例１）図１には、本発明に係るＬＳＩの設計方法
を適用して好適なＡＳＩＣのブロック構成の一例が示さ
れている。図において、１０は単結晶シリコン基板のよ
うな半導体基板、１１はメーカが過去に設計し保有する
標準化されたＣＰＵコアや周辺回路のような機能ブロッ
ク（以下、モジュールとも称する）、１２はユーザが既
に開発し保有する機能ブロック（以下、スタンダード・
セルとも称する）、また１３はユーザが新たに開発した
ゲートアレイで構成される機能ブロック、１４は例えば
メモリや演算器のようにメーカが提供するコンパイラを
用いて所望の容量もしくはビット数を有するものが簡単
に生成できる機能ブロック等上記以外の機能ブロックで
ある。ただし、メモリや演算器はモジュールまたはスタ
ンダード・セルとして与えられることもある。２０は上
記半導体基板１０の周縁に沿って形成された外部端子と
してのボンディングパッドである。
【００１２】次に、上記構成のＬＳＩの設計方法を図５
を用いて説明する。まず、ユーザはメーカが提供するセ
ルライブラリ・ツール等を利用して所望の論理を有する
ＬＳＩを実現するのに必要な上記機能ブロック１１，１
２，１３，１４を決定し、それらを組み合わせたＬＳＩ
全体の論理設計を行なう。この段階でユーザは、確定し
た機能ブロック１１，１２および１４の仕様、機能、回
路等のデータすなわちモジュールの種類、スタンダード
・セルの論理設計データ、コンパイルド・セルの構成等
のデータと、未確定部分（ユーザが新たに開発しようと
している機能ブロック１３）の規模や入出力信号等のデ
ータをメーカに渡す。これらのデータのうちユーザが既
に開発し保有するスタンダード・セルに関しては、回路
素子の拡散層パターン・データや配線パターン・データ
が含まれているのがよい。ユーザは、これらのデータを
メーカに渡した後、直ちに未確定部分（機能ブロック１
３）の論理設計を開始する。
【００１３】一方、メーカは、受け取った上記データお
よび自己が保有しているモジュールやセルのデータに基
づいて、回路のレイアウトを決定した後、確定した機能
ブロック１１，１２および１４の部分に関してはそれら
のブロックを構成する回路素子の拡散層を、また機能ブ
ロック１３に関してはその規模に応じた数の基本論理ゲ
ートからなるゲートアレイを構成するための素子の拡散
層を形成するのに必要なマスクの設計、制作を行ない、
それらを用いて拡散層が形成された半導体チップ（配線
が形成される前のチップ）を製造する。また、各機能ブ
ロック間を接続するための配線パターン設計をして待機
する。
【００１４】そして、メーカは、ユーザから未確定であ
った部分の論理設計データを受け取ると、そのデータに
基づいて、コンタクトホールやスルーホール、配線パタ
ーン等の設計を行なう。次に、その設計データおよび既
に受け取っている確定部分（スタンダード・セル）の配
線パターン・データおよび自己が保有しているモジュー
ルの配線パターン・データを用いて、上記チップ上に配
線を形成した評価用ＬＳＩを製造しユーザに提供する。
しかる後、ユーザは、メーカから提供された上記評価用
ＬＳＩを実機（ユーザ応用システム）に組み込んで開発
したＬＳＩの評価を行なう。なお、評価の結果、バグが
発見されるとユーザは論理の修正を行ない、その修正デ
ータはメーカに渡され、配線パターンの修正が行なわれ
て新たに評価用ＬＳＩが製造されてユーザに提供され、
再評価されることとなる。この修正のときにも既に準備
しておいた拡散層まで形成されたチップが使用される。
【００１５】この実施例の設計方法によれば、ユーザが
未確定部分（機能ブロック１３）の論理設計を行なって
いる間にメーカは目的とする半導体集積回路チップの製
造を開始することができる。そして、上記未確定部分の
論理設計データをユーザから受け取った後はその機能ブ
ロックの配線パターンを設計すれば直ちに残りの配線形
成工程を行なうことで評価用ＬＳＩを完成することがで
きる。そのため、ユーザでの最終論理設計が終了してか
らデータをメーカに渡してチップの設計、製造を開始し
ていた従来方法に比べて、プロセスの６０〜７０％を予
め先行できるようになり、その結果ＬＳＩの開発期間が
１．５〜２ヵ月短縮される。また、上記実施例の設計方
法によれば、新規開発の機能ブロック１３に予め複数の
機能回路を組み込んでおいて、配線パターンの変更でい
ずれかの機能を選択できるようにすることができ、これ
によって例えば基本機能を同一とし副機能もしくは付加
機能のみ異なる複数の品種をシリーズで展開する場合に
も、開発期間を短縮することができるという利点があ
る。
【００１６】（実施例２）図２には、本発明に係るＬＳ
Ｉの設計方法を適用して好適なＡＳＩＣのブロック構成
の他の実施例が示されている。この実施例の評価用ＬＳ
Ｉは、図１に示されているＬＳＩとほぼ同様の機能ブロ
ックで構成されている。図１の実施例と異なるのは、図
１の実施例においてはユーザが新たに開発しようとして
いる機能ブロック１３が、ゲートアレイによって他の機
能ブロック１１，１２，１４と同一の半導体チップ１０
上に形成されるのに対し、この実施例では、ユーザが新
たに開発しようとしている機能ブロック１３がチップ１
０上には形成されず、当該機能ブロック１３が外部にあ
ると仮定した場合に必要な接続用端子２１と、この端子
２１と他の機能ブロック１１，１２，１４とを結ぶ配線
３０がチップ１０上に形成されている点である。新規開
発機能ブロック１３が形成されるべき部位は、素子が形
成されない空白領域もしくはゲートアレイ用の素子（絶
縁膜で被覆され電気的接続がなされていない）が形成さ
れた領域とされる。
【００１７】この実施例の評価用ＬＳＩ（以下、エバリ
ュエーションチップと称する）は、図６に示されている
ように、ユーザが所望の論理を有するＬＳＩを実現する
のに必要な上記機能ブロック１１，１２，１３，１４を
決定し、それらを組み合わせたＬＳＩ全体の概略論理設
計が終了した段階で、ユーザから渡される確定した機能
ブロック１１，１２および１４の仕様、機能、回路等の
データに基づいて、メーカにより直ちに、半導体チップ
の設計すなわち暫定ＬＳＩの回路レイアウト、拡散層お
よび配線パターンの設計が開始され、その設計データに
基づいてエバリュエーションチップの製造が行なわれ
る。完成したエバリュエーションチップは論理をプログ
ラムすることが可能なＦＰＧＡ（フィールド・プログラ
マブル・ゲートアレイ）４０とともに、ユーザに供給さ
れる。なお、このときメーカは、拡散層まで形成したチ
ップすなわち配線が形成されていないチップを同時に形
成してストックしておく。
【００１８】一方、ユーザはＬＳＩ全体の概略論理設計
データをメーカに渡した後、新たに開発しようとしてい
る機能ブロック１３の詳細論理設計を開始する。そし
て、この詳細論理設計が終了した時点で既にエバリュエ
ーションチップがメーカから供給されていれば、この詳
細論理設計データに基づいてＦＰＧＡ４０に新規開発機
能ブロック１３の論理をプログラムする。そして、この
ＦＰＧＡ４０と上記エバリュエーションチップ（１０）
とを、図３に示すように接続し、さらにこれらを実機
（ユーザ応用システム）に組み込んでエバリュエーショ
ンチップ（１０）およびＦＰＧＡ４０の論理の評価を行
なう。図３では、エバリュエーションチップ（１０）と
ＦＰＧＡ４０を別々のパッケージに組み込んで同一プリ
ント基板５０上に搭載し、プリント配線５１で接続する
ようにしているが、エバリュエーションチップ（１０）
とＦＰＧＡ４０を同一のパッケージに組み込んでその中
でボンディングワイヤ等で相互に接続するように構成し
ても良い。
【００１９】なお、上記評価の結果、バグが発見される
とユーザは論理の修正を行ない、その修正データに基づ
いてＦＰＧＡ４０の書換えもしくは入替えを行なって再
度評価し、最終論理が決定される。そして、その最終論
理データはメーカに渡され、配線パターンの設計が行な
われて、新規開発機能ブロック１３を搭載した評価用Ｌ
ＳＩが製造されてユーザに提供され、最終評価がなされ
る。この実施例の評価用ＬＳＩ（エバリュエーションチ
ップ）によれば、ユーザにおける論理の修正が極めて簡
単かつ短時間に行なえるため、新規開発機能ブロック１
３で論理の修正がある度にメーカに配線パターンの変
更、評価用ＬＳＩの製造の依頼を行なう必要のある実施
例１の方法に比べてさらに開発期間の短縮化が可能にな
るという利点がある。すなわち、本実施例は、２回以上
の論理の修正がありそうな場合に利用すると特に有効で
ある。
【００２０】（実施例３）図４には、本発明に係るＬＳ
Ｉの設計方法を適用して好適なＡＳＩＣのブロック構成
の他の実施例が示されている。この実施例の評価用ＬＳ
Ｉは、実施例２において新規開発機能ブロック１３を構
成するため別個のチップとされているＦＰＧＡ４０を、
評価用ＬＳＩと同一の半導体チップ１０上に形成するよ
うにしたものである。この実施例の評価用ＬＳＩは、Ｆ
ＰＧＡを内蔵しているため実施例２と同様にユーザにお
ける論理の修正が極めて簡単で、しかもチップ間の接続
が不要であるため実施例２に比べて取扱いが容易である
という利点がある。
【００２１】以上説明したように、上記実施例は、少な
くともメーカが開発し保有する標準化された機能ブロッ
クまたはユーザが既に開発し保有する機能ブロックある
いはこれら両方の機能ブロックと、ユーザが新たに開発
した機能ブロックとを組み合わせて１つの半導体集積回
路を設計する場合において、予めメーカが開発し保有す
る機能ブロックの設計データまたはユーザが既に開発し
保有する機能ブロックの設計データを用いて半導体基板
上にそれらの機能ブロックおよびその機能の実現に必要
な素子の拡散層およびゲートアレイを構成する素子の拡
散層を形成したものを準備しておき、ユーザが新たに開
発したゲートアレイで構成される機能ブロックの論理設
計データに基づいて当該機能ブロックの配線パターンを
設計するとともに、この配線パターンデータおよび上記
メーカ保有機能ブロックのデータと上記ユーザ保有機能
ブロックのデータとを用いて上記準備された半導体基板
全体の配線パターンを決定するようにしたので、メーカ
はユーザが新たに開発する機能ブロックの論理設計デー
タを受け取る前に目的とする半導体集積回路チップの製
造（拡散層形成まで）を開始することができ、上記論理
設計データをユーザから受け取った後はその機能ブロッ
クの配線パターンを設計すれば直ちに残りの配線形成工
程を行なうことで評価用ＬＳＩを製造することができる
ため、大規模ＡＳＩＣの開発期間の短縮化を図ることが
できるという効果がある。さらに、各機能ブロックを半
導体チップに搭載するにあたり、各々の信号入出力部に
テスト用回路を付加し、パッケージの端子より読出し、
書込みが行なえるように構成することによって、テスト
の容易化を図ることができ、ＬＳＩのテスト時間の短縮
ひいてはＡＳＩＣの開発期間の短縮に一層の効果を上げ
ることができる。
【００２２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、メーカが保有する標準化された機能ブロッ
クと、ユーザが既に開発し保有する機能ブロックと、ユ
ーザが新たに開発したゲートアレイで構成される機能ブ
ロックと、上記以外の機能ブロックとを組み合わせて１
つの半導体集積回路を設計する場合について説明した
が、この発明はそれに限定されるものでなく、メーカが
保有する標準化された機能ブロックとユーザが新たに開
発したゲートアレイで構成される機能ブロックとを組み
合わせて１つの半導体集積回路を設計する場合や、ユー
ザが既に開発し保有する機能ブロックとユーザが新たに
開発したゲートアレイで構成される機能ブロックとを組
み合わせて１つの半導体集積回路を設計する場合にも、
適用することができる。
【００２３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＰＵ
コアを有するシングルチップ・マイコンのような制御用
ＬＳＩの開発に適用した場合について説明したが、この
発明はそれに限定されず、既に使用されて実績のある回
路を利用して新たな機能を有するＬＳＩを開発する場合
一般に利用することができる。
【００２４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、メーカが開発し保有するモ
ジュールと呼ばれる標準化された機能ブロックもしくは
ユーザが既に開発し保有するスタンダード・セルと呼ば
れる機能ブロックあるいはこれら両方の機能ブロック
と、ユーザが新たに開発するゲートアレイで構成された
機能ブロックとを組み合わせた大規模ＡＳＩＣを短期間
に開発することができる。
【図面の簡単な説明】
【図１】本発明に係るＬＳＩの設計方法を適用して好適
なＡＳＩＣの一構成例を示すブロック図、
【図２】大規模ＡＳＩＣを短期間に開発するのに好適な
評価用半導体集積回路の構成例を示すブロック図、
【図３】実施例２における評価用半導体集積回路とＦＰ
ＧＡとの接続状態を示すブロック図、
【図４】大規模ＡＳＩＣを短期間に開発するのに好適な
評価用半導体集積回路の他の構成例を示すブロック図、
【図５】本発明に係るＬＳＩの設計方法の具体的手順の
一例を、ユーザにおける設計とメーカにおける設計との
関連で示すフローチャート、
【図６】本発明に係るＬＳＩの設計方法の具体的手順の
他の例を、ユーザにおける設計とメーカにおける設計と
の関連で示すフローチャートである。
【符号の説明】
１０ 半導体チップ １１ メーカ保有機能ブロック（モジュール） １２ ユーザ保有機能ブロック（スタンダード・セル） １３ ユーザ新規開発機能ブロック １４ その他の機能ブロック（コンパイルド・セル） ２０ ボンディングパッド ２１ 外部ＦＰＧＡ接続端子 ３０ 配線 ４０ ＦＰＧＡ（フィールド・プログラマブル・ゲート
アレイ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鳥居 周一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 小澤 時典 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 山城 治 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 少なくともメーカが開発し保有する機能
    ブロックまたはユーザが既に開発し保有する機能ブロッ
    クと、ユーザが新たに開発した機能ブロックとを組み合
    わせて１つの半導体集積回路を設計する場合において、
    予めメーカが開発し保有する機能ブロックの設計データ
    またはユーザが既に開発し保有する機能ブロックの設計
    データを用いて半導体基板上にそれらの機能ブロックの
    機能の実現に必要な素子の拡散層とゲートアレイを構成
    する素子の拡散層を形成したものを準備しておき、ユー
    ザが新たに開発したゲートアレイで構成される機能ブロ
    ックの論理設計データに基づいて当該機能ブロックの配
    線パターンを設計するとともに、この配線パターンデー
    タおよび上記メーカ保有機能ブロックの設計データと上
    記ユーザ保有機能ブロックの設計データとを用いて、上
    記準備された半導体基板全体の配線パターンを決定する
    ようにしたことを特徴とする半導体集積回路の設計方
    法。
  2. 【請求項２】 少なくともメーカが開発し保有する機能
    ブロックまたはユーザが既に開発し保有する機能ブロッ
    クと、ユーザが新たに開発した機能ブロックとを組み合
    わせて１つの半導体集積回路を設計する場合において、
    予めメーカが開発し保有する機能ブロックの設計データ
    もしくはユーザが既に開発し保有する機能ブロックの設
    計データを用いて半導体基板上にそれらの機能ブロック
    のレイアウトおよびその機能の実現に必要な素子の拡散
    層および配線と、これらの機能ブロックとユーザが新た
    に開発する機能ブロックを外部装置とみなしてそれと接
    続するための配線とを形成したものを準備しておき、ユ
    ーザが新たに開発した機能ブロックを別個の半導体基板
    上に形成された論理の書込みが可能なゲートアレイで構
    成し、上記準備された半導体基板と上記書込み可能なゲ
    ートアレイで構成されたユーザ新規開発機能ブロックと
    を接続して評価テストを行ない、そのテスト結果に基づ
    いて最終論理設計データを得るようにしたことを特徴と
    する半導体集積回路の設計方法。
  3. 【請求項３】 少なくともメーカが開発し保有する機能
    ブロックまたはユーザが既に開発し保有する機能ブロッ
    クと、ユーザが新たに開発した機能ブロックとを組み合
    わせて１つの半導体集積回路を設計する場合において、
    予めメーカが開発し保有する機能ブロックの設計データ
    もしくはユーザが既に開発し保有する機能ブロックの設
    計データを用いて半導体基板上にそれらの機能ブロック
    の機能の実現に必要な素子の拡散層および配線を形成す
    るとともに、ユーザが新たに開発する機能ブロックが配
    置される基板上でのレイアウト位置に、論理の書込みが
    可能なゲートアレイ部を形成したものを準備しておき、
    上記書込み可能なゲートアレイ部で上記ユーザ新規開発
    機能ブロックを構成して評価テストを行ない、そのテス
    ト結果に基づいて最終論理設計データを得るようにした
    ことを特徴とする半導体集積回路の設計方法。
  4. 【請求項４】 少なくともメーカが開発し保有する機能
    ブロックまたはユーザが既に開発し保有する機能ブロッ
    クと、論理の書込みが可能なゲートアレイ部とが１つの
    半導体基板上に形成されてなることを特徴とする評価用
    半導体集積回路。
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