JP2005038927A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体素子103と前記半導体素子103に電気的に接続された電極106とが絶縁性を有する封止材107によって封止され、外部の実装基板200と接合材300を介して接合される実装面の周囲に前記電極106を露出させて成る半導体装置100であって、前記電極106は、前記実装面が前記接合材300を介して前記実装基板200に接合された状態において、前記実装面を取り囲んだ側面の側から前記接合材300を視認可能な形状を呈する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、外部端子に溶着させる接合材への視認性を向上させた半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
近年、半導体装置に対する小型化・薄型化の要請に伴って、VQFN(Very thin Quad Flat Nonleaded Package)やVSON(Very Thin Small Outline Nonleaded Package)など、パッケージ底面(実装面)から外部端子を露出させたノンリード型の半導体装置が提案されている(特許文献1参照)。
【0003】
図14は、VQFN型の従来の半導体装置100の実装面を示す斜視図である。同図に示すとおり、従来の半導体装置100の実装面の周縁部には複数の外部端子端子(ボンディングパッド)106が所定のパッドピッチで露出している。
【0004】
図15は、従来の半導体装置100のプリント配線板200への実装状態を示す断面図である。プリント配線板200の上面部には、半田(Solder)などの接合材300が導電パターン以外に溶着されるのを防止すべく、ソルダーレジスト(Solder Resist)201によって被覆されている。また、ソルダーレジスト201に被覆されていない部位が導電パターンとしてのランド(land)202となる。
【0005】
ここで、従来の半導体装置100の外部端子106は、接合材300を介してプリント配線板のランド202と接合されることになる。なお、ファインピッチ化(狭パッドピッチ化)の要請に応じて、外部端子106の間隔(パッドピッチ)は狭小化されてきており、隣り合う外部端子106それぞれに溶着された接合材300が重なり合う、所謂半田ブリッジの現象が発生しやすくなる。この半田ブリッジの発生を防ぐために、外部端子106に溶着させる接合材300の量は極力抑えられている。
【0006】
【特許文献1】
特開2003−31753号公報
【0007】
【発明が解決しようとする課題】
ところで、半導体装置のプリント配線板への実装後には、外部端子106とランド202間に形成される接合材300のフィレット(形状)が所定の検査装置が備えるCCDカメラ等でモニター表示される。そして、モニター表示された撮像に基づいて、接合材300を介した外部端子106とランド202の接合状態の良否判定が目視確認によって行われることになる。
【0008】
しかしながら、VQFNなどノンリード型の半導体装置では、外部端子106が実装面(パッケージ裏面)に露出して配置されており、また、ファインピッチ化のために接合材300の量が極力抑えられているために、接合材300の形状を目視確認しづらく、外部端子106とランド202の接合状態の良否判定を行うことが困難であった。
【0009】
本発明は、前述した事情に鑑みてなされたものであり、外部端子に溶着させる接合材への視認性を向上させた半導体装置及びその製造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】
前記課題を解決するための主たる本発明は、半導体素子と前記半導体素子に電気的に接続された電極とが絶縁性を有する封止材によって封止され、外部の実装基板と接合材を介して接合される実装面の周囲に前記電極を露出させて成る半導体装置であって、前記電極は、前記実装面が前記接合材を介して前記実装基板に接合された状態において、前記実装面を取り囲んだ側面の側から前記接合材を視認可能な形状を呈していることとする。当該半導体装置を接合材を介して実装基板と接合した場合には、接合材の状態が当該半導体装置の側面の側から視認可能となり、目視確認による接合材の状態についての良否判定が容易に行えることになる。
【0011】
また、本発明に係る半導体装置の主たる製造方法としては、実装基板と接合材を介して接合される実装面の周囲に電極を露出させた状態で、導電箔に区画された各区画領域において電気的に接続された当該電極と半導体素子とを絶縁性を有する封止材によって封止する封止工程と、前記実装面側の前記各区画領域の境界部に対して、第1のブレードを前記実装面に対して垂直方向に所定長移動させて切削することで、前記電極における前記境界部寄りの縁部を除去する切削工程と、前記縁部を除去した後、前記各区画領域を分離する分離工程と、を有することとする。
本発明の他の特徴については、添付図面及び本明細書の記載により明らかにする。
【0012】
【発明の実施の形態】
===実施例===
以下、本発明の実施の形態を図面に基づいて具体的に説明する。
【0013】
<半導体装置の構成>
図1は、本発明に係る半導体装置100のプリント配線板(『実装基板』)200への実装状態を示す断面図である。なお、半導体装置100は、VQFNやVSONなどのノンリード型と同様、プリント配線板200と接合材300を介して接合される側の実装面(底面)において、外部端子106となるボンディングパッド(『電極』)104を露出させた形状を呈している。
【0014】
銅等で構成されるダイパッド101上には、Ag(銀)ペースト、半田、接着剤などのダイボンディング用の接合材102を介して半導体素子103が固着(ダイボンディング)されている。半導体素子103の表面には電極パッド(不図示)が形成されており、当該電極パッドと銅等で構成されるボンディングパッド104とが金属細線105を介して電気的に接続(ワイヤーボンディング)される。なお、ボンディングパッド104は、封止材107との密着性(アンカー効果)を向上させるべく、当該半導体装置100の上面側に突起部を有した形状を採用しているが、勿論当該突起部を除去した形状としてもよい。
【0015】
ダイパッド101、半導体素子103及びボンディングパッド104がそれぞれ電気的に接続された状態で、絶縁性を有する封止材107によって封止されて封止体110を形成する。なお、封止材107としては、エポキシ樹脂等の熱硬化性樹脂(トランスファーモールド法の場合)や、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂(インジェクションモールド法の場合)などを採用することができる。
【0016】
封止後のダイパッド101については、その底面を封止体110の実装面に露出させなくてもよいし、露出させてもよい。ダイパッド101の底面を露出させない場合は、ダイパッド101及び半導体素子103の絶縁性が確実に保護されることになる。ダイパッド101の底面を露出させた場合には、当該底面を封止しない分当該半導体装置100の厚さを薄くすることができる。また、当該半導体装置100から発生する熱を当該ダイパッド101の底面から放出することも可能となる。
【0017】
封止後のボンディングパッド104については、その底面を封止体110の実装面に露出させてある。ここで、封止体110の実装面に露出したボンディングパッド104の部位が、接合材300を介して当該半導体装置100をプリント配線板200に接合(実装)するための外部端子106を形成することになる。
【0018】
外部端子106上では、半田めっきや金属めっき(Ni(ニッケル),Ag(銀)など)といっためっき層108が形成される。なお、接合材300の形状の容積を向上させるべく、封止体110の側面側に面しているボンディングパッド104の側面についても外部端子106として露出させてもよい。
【0019】
プリント配線板200は、当該半導体装置100を実装するための基板であり、当該半導体装置100の実装面と対向する上面はソルダーレジスト(Solder Resist)201によって被覆されている。なお、ソルダーレジスト201とは、半田(Solder)などの接合材300がプリント配線板200上の導電パターン以外に溶着されるのを防止するための被膜である。一方、このソルダーレジスト201によって被覆されていない部位が導電パターンとしてのランド(land)202となる。すなわち、半導体装置100をプリント配線板200上に実装する場合には、外部端子106とランド202との間に接合材300が溶着された状態となる。なお、半導体装置100の外部端子106以外のランド(不図示)が、接合材300を介してプリント配線板200のランド202と接合されてもよい。
【0020】
ところで、本発明に係る半導体装置100では、その実装面が接合材300を介してプリント配線板200に接合された状態において、実装面を取り囲んだ側面の側から接合材300について視認可能な形状を呈している。このような形状を呈することで、半導体装置100を実装した場合には、外部端子106とランド202間に形成される接合材300の形状が、半導体装置100の側面の側から視認可能となり、検査工程において接合材300の状態の良否判定が容易に行えることになる。
【0021】
なお、図2は、本発明に係る半導体装置100の一実施形態を示す実装面側から見た斜視図である。同図に示すように、半導体装置100の形状としては、実装面における外部端子106を含めた側面寄りの縁部が除去されて、実装面に対して直線状に傾斜した切断面120を形成するようにしてもよい。このような形状を呈することによって、半導体装置100をプリント配線板200に実装した場合には、当該傾斜の角度方向に沿った半導体装置100の斜め上方向から接合材300の状態を容易に視認することが可能となる。
【0022】
また、図3は、本発明に係る半導体装置100のその他の一実施形態を示す実装面側から見た斜視図である。同図に示すように、半導体装置100の形状としては、実装面における外部端子106を含めた側面寄りの縁部が除去されて、実装面に対して湾曲状に傾斜した切断面130を形成するようにしてもよい。このような形状を呈することによって、直線状に傾斜した切断面120を有した形状と同様に、半導体装置100をプリント配線板200に実装した場合には、当該半導体装置100の斜め上方向から接合材300の状態を容易に視認することが可能となる。また、直線状に傾斜した切断面120を有した形状と比較した場合、湾曲状に傾斜させた分多くの接合材300を溶着させることが可能となるため接合強度を向上させることができる。
【0023】
<半導体装置の製造方法>
本発明に係る半導体装置100の製造工程について、図5乃至図12を適宜参照しつつ、図4のフローチャートに基づいて説明する。
【0024】
=== ダイボンディング〜封止 ===
まず、Cu(銅)、Al(アルミ)又は、Fe−Niの合金などを成分とした板状の導電箔700を用意する。そして、当該導電箔700上にレジストパターンを形成した後に、当該レジストパターンをマスクにしてエッチングを施すことで、当該導電箔700に区画された各区画領域上に所望のダイパッド101及びボンディングパッド104を形成する。なお、ボンディングパッド104は、導電箔700の各区画領域の周囲に所定数配置されるように形成される。また、隣接する各区画領域の互いのボンディングパッド104は、連結された状態で形成されるものとする。
【0025】
つぎに、シリコンウェハー等から予めダイシングしておいた半導体素子103を、導電箔700の各区画領域に形成されたダイパッド101上に接合材102を介して固着(ダイボンディング)する(S400)。そして、キュア工程によって接合材102を熱硬化させた後(S401)、半導体素子103の電極(不図示)と導電箔700の各区画領域の周囲に形成されたボンディングパッド(『電極』)106とを金属細線105を介して電気的に接続(ワイヤボンディング)する(S402)。
【0026】
そして、導電箔700の各区画領域における実装面(プリント配線板200と接合材300を介して接合される側の面)の周囲にボンディングパッド104を外部端子106として露出させた状態で、当該導電箔700について一括した封止を実施する(S403)。この結果、導電箔700の各実装面の周囲にボンディングパッド104が露出する以外は封止材107によって封止された封止体110が形成されることになる。
【0027】
ところで、導電箔700の実装面側に樹脂シート800を貼り付けた状態で封止を行うようにすれば、当該樹脂シート800によってボンディングパッド104の実装面側が封止材107によって封止されることを防止できる。さらに、封止工程(S403)の際に、樹脂シート800を介して封止材107が加圧されることによって、外部端子106が封止体110の実装面に露出しやすくなるため、封止工程(S403)の前には樹脂シート800を導電箔700に予め貼り付けておくことが好ましい(図5参照)。なお、樹脂シート800を採用する場合には、封止工程(S403)後、導電箔700から樹脂シート800を除去する工程(S404)が必要となる。
【0028】
=== ハーフカット〜検査工程 ===
以下では、本発明に係る半導体装置100の製造工程において特徴的なハーフカット工程から検査工程に至るまでの工程について説明する。
【0029】
まず、図6に示すとおり、封止後の導電箔(以下、ユニットと称する。)700における実装面とは真逆となる面(上面)に対して、ポレオレフィンなどを材質としたダイシングシート600を貼り付けておく。そして、ダイシング装置(不図示)が備える後述の切削ブレード(『第1のブレード』)400の刃先とユニット700の実装面とが対向すべく、ユニット700を当該ダイシング装置が備えるワークテーブル500上に真空吸着によって固着(接着)する。なお、この際、ダイシングシート600によってユニット700の固着状態が保持されやすくなる。
【0030】
つぎに、切削ブレード400について、ユニット700の実装面における一切削ライン(各区画領域の境界部)の上方に位置決めした後、当該実装面に対して垂直な切削方向へ所定長移動させる。こうした切削ブレード400の位置決め後に、スピンドルモーター(不図示)等で切削ブレード400を回転駆動させるとともに、ワークテーブル500に固着されたユニット700を当該一切削ラインに沿った方向に移動させることで、ハーフカット工程(S405)が実施される(図7参照)。
【0031】
ここで、切削ブレード400とは、外部端子106とプリント配線板200のランド202との間に溶着させる接合材300を半導体装置100の側面から視認するための切断面(120又は130など)を形成すべく、ユニット700の実装面側の境界部における外部端子106を含めた半導体装置100の側面寄りの縁部を切削するためのブレードのことである。こうした切削ブレード400としては、V字状の刃先(図8(A)参照)を有するブレード400aや、U字状の刃先(図8(B)参照)を有するブレード400b等を採用することができる。
【0032】
なお、V字状の刃先を有する切削ブレード400aを採用した場合には、ユニット700の実装面側の境界部の形状がVノッチとなり、その結果、外部端子106を含めた半導体装置100の側面寄りの縁部が切削された形状は、実装面に対して直線状に傾斜することになる。一方、U字状の刃先を有する切削ブレード400bを採用した場合には、ユニット700の実装面側の境界部の形状がUノッチとなり、その結果、外部端子106を含めた半導体装置100の側面寄りの縁部が切削された形状は、実装面に対して湾曲状に傾斜することになる。
【0033】
ハーフカット工程(S405)に関する詳細な実施形態として、図9に示す半導体装置100の断面図ならびに図10に示す半導体装置100の斜視図を用いて説明する。なお、切削ブレード400としては、V字状の刃先を有する切削ブレード400aを採用するものとする。また、図9及び図10に示す半導体装置100a及び100bは、ユニット700の境界部を介して隣接して配置されたものを表している。さらに、ユニット700の実装面側の境界部では、半導体装置100a及び100bの互いの外部端子106a及び106bが連結された状態で露出されているものとする(図6参照)。
【0034】
まず、ユニット700が固着されたワークテーブル500をダイシング装置が備える回転機構(不図示)によって回転駆動する等して、切削ブレード400aの回転軸と直交する方向を半導体装置100a及び100bの境界部となる切削ラインの方向(図10に示すY方向)に一致させる。その後、半導体装置100a及び100bの境界部(切削ライン)上方の初期位置に切削ブレード400aが位置するように、切削ブレード400aの回転軸と平行する方向(図10に示すX方向)に切削ブレード400aを移動調整した後、実装面に対して垂直となる切削方向(図10に示すZ方向)へ切削ブレード400aを所定長移動することで切削ブレード400aの位置決めが完了する。
【0035】
つぎに、切削ブレード400aを回転駆動させて、半導体装置100a及び100bの境界部となる切削ラインの方向(図10に示すY方向)へ切削ブレード400aを移動させていくことで、半導体装置100a及び100bの境界部にはVノッチ状の溝が形成されることになる。なお、この際、半導体装置100a及び100bの境界部に位置する外部端子106a及び106bでは、半導体装置100a及び100bの側面寄りの縁部140a及び140bが切削される。
【0036】
そして、前述した工程がユニット700の実装面における全ての切削ラインに対して実施されることによって、ハーフカットの工程が完了する。
【0037】
なお、後述の電解めっき法によるめっき層形成工程(S406)を踏まえて、切削ブレード400aを切削方向(図10に示すZ方向)に移動させる場合に、外部端子106a及び106bの厚さ方向(図10に示すW方向)の途中まで移動させるようにしてもよい。このことによって、外部端子106a及び106bが完全に分離されず電気的に接続された状態が維持されることになる。
【0038】
ハーフカット工程(S405)を実施してさらにダイシングシート600を除去した後、図11に示すように、直線状に傾斜した切断面120a及び120bを含めた外部端子106a及び106b上に対して、電解めっき法に基づいてめっき層108a及び108bを形成させる(S406)。なお、電解めっき法とは、銅めっき浴などの電解溶液中にアノード及びカソード電極を設けておく。そして、被めっき物をカソード電極として配置して電極間に電圧を印加することで、被めっき物の表面に電子を析出させてめっき層を形成するものである。
【0039】
ここで、前述したとおり、ハーフカット工程(S405)によって、外部端子106a及び106bは完全に分離しておらず互いに電気的に接続された状態が維持されている。そこで、所定の外部端子106をカソード電極端子に接続させた上で電解めっき法を実施することで、半導体装置100a及び100bを含めたユニット700内全ての外部端子106に対して一括してめっき層を形成することができる。
【0040】
めっき層形成工程(S406)が実施された後には、ユニット700から個々の半導体装置100を分離するためのフルカット工程(S407)を実施する。なお、フルカット工程は、前述したハーフカット工程(S405)と同様にダイシング装置(不図示)を利用して行われる。
【0041】
具体的には、めっき層108a及び108bが形成されたユニット700の上面(実装面と真逆の面)に改めてダイシングシート600を貼り付けた上で、ダイシング装置のワークテーブル500上に真空吸着によって固着する。そして、図12に示すように、切削ブレード400aと比較してブレード幅の狭い分離ブレード(『第2のブレード』)400cを操作することでユニット700をダイシングし、個々の半導体装置100を分離していく(S408)。そして、個々に分離された半導体装置100に対して外観検査、プロセス検査、電気的特性検査などの検査工程(S409)が実施され、良品として選別された半導体装置のみが最終的に出荷されることになる。
【0042】
以上のようにして製造された半導体装置100は、図1に示すように、外部端子106とランド202との間に接合材300を溶着させて当該半導体装置100をプリント配線板200に実装した場合には、接合材300の状態が当該半導体装置100の側面から視認可能となる。このため、接合材の状態の目視確認による良否判定が容易に行えることになる。また、外部端子106において切削された縁部の分多く接合材300を溶着させることが可能となるので、接合材300の視認性ならびに接合強度を向上させることができる。
【0043】
以上、本発明の実施形態について、その実施形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【0044】
例えば、図13に示すように、前述したハーフカットの工程(S405)において、境界部における外部端子106を貫通して封止材107に至るまで切削した後、ローラー(不図示)等でユニット700の実装面とは真逆の面から圧力を加えることで、ユニット700から個々の半導体装置100を分離するようにしてもよい。所謂チョコレートブレークを実施することによって、フルカット(S407)の工程が不要となるため、当該半導体装置100の製造工程数をその分削減することができる。
【0045】
【発明の効果】
本発明によれば、外部端子に溶着させる接合材への視認性を向上させた半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る半導体装置の実装状態を示す断面図である。
【図2】本発明の一実施形態に係る半導体装置の実装面を示す斜視図である。
【図3】本発明の一実施形態に係る半導体装置の実装面を示す斜視図である。
【図4】本発明の一実施形態に係る半導体装置の製造工程のフローチャートである。
【図5】本発明の一実施形態に係る半導体装置の製造工程を説明する図である。
【図6】本発明の一実施形態に係る半導体装置の製造工程を説明する図である。
【図7】本発明の一実施形態に係る半導体装置の製造工程を説明する図である。
【図8】本発明の一実施形態に係る切削ブレードの形状を説明する図である。
【図9】本発明の一実施形態に係る半導体装置の製造工程を説明する図である。
【図10】本発明の一実施形態に係る半導体装置の製造工程を説明する図である。
【図11】本発明の一実施形態に係る半導体装置の製造工程を説明する図である。
【図12】本発明の一実施形態に係る半導体装置の製造工程を説明する図である。
【図13】本発明の一実施形態に係る半導体装置の製造工程を説明する図である。
【図14】従来の半導体装置の実装面を示す斜視図である。
【図15】従来の半導体装置の実装状態を示す断面図である。
【符号の説明】
100 半導体装置
101 ダイパッド
102 接合材
103 半導体素子
104 ボンディングパッド
105 金属細線
106 外部端子
107 封止材
108 めっき層
110 封止体
120 直線状に傾斜した切断面
130 湾曲状に傾斜した切断面
140 縁部
200 プリント配線板
201 ソルダーレジスト
202 ランド
300 接合材
400 切削ブレード
500 ワークテーブル
600 ダイシングシート
700 ユニット
800 樹脂シート
Claims (10)
- 半導体素子と前記半導体素子に電気的に接続された電極とが絶縁性を有する封止材によって封止され、外部の実装基板と接合材を介して接合される実装面の周囲に前記電極を露出させて成る半導体装置であって、
前記電極は、前記実装面が前記接合材を介して前記実装基板に接合された状態において、前記実装面を取り囲んだ側面の側から前記接合材を視認可能な形状を呈していることを特徴とする半導体装置。 - 前記電極は、前記実装面における前記側面寄りの縁部が除去された形状を呈することを特徴とする請求項1に記載の半導体装置。
- 前記電極の前記縁部が除去された形状は、前記実装面に対して直線状に傾斜していることを特徴とする請求項2に記載の半導体装置。
- 前記電極の前記縁部が除去された形状は、前記実装面に対して湾曲状に傾斜していることを特徴とする請求項2に記載の半導体装置。
- 前記実装面に露出させた前記電極にはめっき層が形成されることを特徴とする請求項1乃至4のいずれかに記載の半導体装置。
- 実装基板と接合材を介して接合される実装面の周囲に電極を露出させた状態で、導電箔に区画された各区画領域において電気的に接続された当該電極と半導体素子とを絶縁性を有する封止材によって封止する封止工程と、前記実装面側の前記各区画領域の境界部に対して、第1のブレードを前記実装面に対して垂直方向に所定長移動させて切削することで、前記電極における前記境界部寄りの縁部を除去する切削工程と、
前記縁部を除去した後、前記各区画領域を分離する分離工程と、を有することを特徴とする半導体装置の製造方法。 - 前記第1のブレードの刃先はV字の形状を呈しており、
前記切削工程において、
前記電極における前記境界部寄りの縁部は、前記実装面に対して直線状に傾斜した形状に切削されることを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記第1のブレードの刃先はU字の形状を呈しており、
前記切削工程において、
前記電極における前記境界部寄りの縁部は、前記実装面に対して湾曲状に傾斜した形状に切削されることを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記封止工程は、
隣接した前記区画領域の互いの前記電極を連結させた状態で前記境界部に露出させるべく封止を行い、
前記切削工程は、
前記境界部に露出した前記電極に対して、前記第1のブレードを前記実装面に対して垂直な前記電極の厚さ方向の途中まで移動させて切削を行い、
前記切削工程と前記分離工程の間における中間工程として、
前記導電箔の実装面側に露出した前記電極にめっき層を一括して形成するめっき層形成工程を有することを特徴とする請求項6乃至8のいずれかに記載の半導体装置の製造方法。 - 前記分離工程は、
前記第1のブレードより幅狭の第2のブレードを用いて前記境界部を切断することで前記各区画領域を分離することを特徴とする請求項6乃至9のいずれかに記載の半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003197860A JP4141340B2 (ja) | 2003-07-16 | 2003-07-16 | 半導体装置の製造方法 |
TW93117884A TWI258852B (en) | 2003-07-16 | 2004-06-21 | Semiconductor device and manufacturing method thereof |
CNB2004100619380A CN100440499C (zh) | 2003-07-16 | 2004-06-29 | 半导体器件及其制造方法 |
KR20040054597A KR100776905B1 (ko) | 2003-07-16 | 2004-07-14 | 반도체 장치 및 그 제조 방법 |
US10/892,483 US7264997B2 (en) | 2003-07-16 | 2004-07-16 | Semiconductor device including inclined cut surface and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003197860A JP4141340B2 (ja) | 2003-07-16 | 2003-07-16 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005038927A true JP2005038927A (ja) | 2005-02-10 |
JP4141340B2 JP4141340B2 (ja) | 2008-08-27 |
Family
ID=34055877
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003197860A Expired - Fee Related JP4141340B2 (ja) | 2003-07-16 | 2003-07-16 | 半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7264997B2 (ja) |
JP (1) | JP4141340B2 (ja) |
KR (1) | KR100776905B1 (ja) |
CN (1) | CN100440499C (ja) |
TW (1) | TWI258852B (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008186891A (ja) * | 2007-01-29 | 2008-08-14 | Denso Corp | モールドパッケージおよびその製造方法ならびにモールドパッケージの実装構造 |
JP2008270690A (ja) * | 2007-04-25 | 2008-11-06 | Aoi Electronics Co Ltd | 半導体装置 |
JP2016219520A (ja) * | 2015-05-18 | 2016-12-22 | Towa株式会社 | 半導体装置及びその製造方法 |
JP2018152390A (ja) * | 2017-03-10 | 2018-09-27 | 日本電気株式会社 | 電子部品および電子部品の製造方法 |
WO2018216486A1 (ja) * | 2017-05-26 | 2018-11-29 | 株式会社村田製作所 | 電子部品およびそれを備えるモジュール |
JP2019102697A (ja) * | 2017-12-05 | 2019-06-24 | エイブリック株式会社 | 半導体装置およびその製造方法 |
JP2020043236A (ja) * | 2018-09-11 | 2020-03-19 | 株式会社東芝 | 半導体装置およびその製造方法 |
WO2020166512A1 (ja) * | 2019-02-15 | 2020-08-20 | Aseジャパン株式会社 | 半導体装置、および、半導体装置の製造方法 |
JP2020161615A (ja) * | 2019-03-26 | 2020-10-01 | 株式会社ディスコ | パッケージチップの製造方法 |
JP2021118292A (ja) * | 2020-01-28 | 2021-08-10 | 株式会社ディスコ | パッケージ基板の加工方法 |
JP2021170683A (ja) * | 2017-08-28 | 2021-10-28 | 大日本印刷株式会社 | リードフレームおよび半導体装置の製造方法 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100587020B1 (ko) * | 2004-09-01 | 2006-06-08 | 삼성전기주식회사 | 고출력 발광 다이오드용 패키지 |
US7675166B2 (en) * | 2005-05-11 | 2010-03-09 | Maxim Integrated Products, Inc. | Integrated circuit package device comprising electrical contacts making solderless and bondless electrical-mechanical connection |
JP2007194469A (ja) * | 2006-01-20 | 2007-08-02 | Renesas Technology Corp | 半導体装置の製造方法 |
US7932587B2 (en) * | 2007-09-07 | 2011-04-26 | Infineon Technologies Ag | Singulated semiconductor package |
JP2009200422A (ja) * | 2008-02-25 | 2009-09-03 | Panasonic Corp | 半導体装置とその製造方法及び実装方法 |
US7768108B2 (en) * | 2008-03-12 | 2010-08-03 | Fairchild Semiconductor Corporation | Semiconductor die package including embedded flip chip |
TWI372861B (en) * | 2008-04-23 | 2012-09-21 | Au Optronics Corp | A substrate including check marks and a method of monitoring conductive glue on the substrate thereof |
CN101924041B (zh) * | 2009-06-16 | 2015-05-13 | 飞思卡尔半导体公司 | 用于装配可堆叠半导体封装的方法 |
US8809121B2 (en) * | 2010-09-29 | 2014-08-19 | Nxp B.V. | Singulation of IC packages |
US8809119B1 (en) | 2013-05-17 | 2014-08-19 | Stats Chippac Ltd. | Integrated circuit packaging system with plated leads and method of manufacture thereof |
US9048228B2 (en) | 2013-09-26 | 2015-06-02 | Stats Chippac Ltd. | Integrated circuit packaging system with side solderable leads and method of manufacture thereof |
DE102016111144B4 (de) * | 2016-06-17 | 2024-03-07 | Tdk Electronics Ag | Verfahren zur Herstellung einer Vielzahl von Bauelementen und Bauelement |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0963993A (ja) * | 1995-08-24 | 1997-03-07 | Hitachi Ltd | 半導体ウェハのダイシング方法およびダイシング装置ならびにダイオードペレットの製造方法およびダイオードペレット |
JPH10313082A (ja) * | 1997-03-10 | 1998-11-24 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
JP2000294715A (ja) * | 1999-04-09 | 2000-10-20 | Hitachi Ltd | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6294439B1 (en) * | 1997-07-23 | 2001-09-25 | Kabushiki Kaisha Toshiba | Method of dividing a wafer and method of manufacturing a semiconductor device |
US6624505B2 (en) * | 1998-02-06 | 2003-09-23 | Shellcase, Ltd. | Packaged integrated circuits and methods of producing thereof |
KR19990075107A (ko) * | 1998-03-17 | 1999-10-05 | 김규현 | 반도체웨이퍼 절단용 블레이드의 구조 및 이를이용한 절단 방법 |
WO2000007239A1 (de) * | 1998-07-28 | 2000-02-10 | Infineon Technologies Ag | Integriertes bauelement, verbundkörper aus einem integrierten bauelement und einer leiterstruktur, chip-karte und verfahren zur herstellung des integrierten bauelementes |
JP3062192B1 (ja) * | 1999-09-01 | 2000-07-10 | 松下電子工業株式会社 | リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置の製造方法 |
IL133453A0 (en) * | 1999-12-10 | 2001-04-30 | Shellcase Ltd | Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby |
US6448107B1 (en) * | 2000-11-28 | 2002-09-10 | National Semiconductor Corporation | Pin indicator for leadless leadframe packages |
KR100708049B1 (ko) * | 2001-04-11 | 2007-04-16 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조 방법 |
JP2003023134A (ja) * | 2001-07-09 | 2003-01-24 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2003031753A (ja) * | 2001-07-19 | 2003-01-31 | Sony Corp | 半導体装置及びその製造方法 |
US6972480B2 (en) * | 2003-06-16 | 2005-12-06 | Shellcase Ltd. | Methods and apparatus for packaging integrated circuit devices |
-
2003
- 2003-07-16 JP JP2003197860A patent/JP4141340B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-21 TW TW93117884A patent/TWI258852B/zh not_active IP Right Cessation
- 2004-06-29 CN CNB2004100619380A patent/CN100440499C/zh not_active Expired - Fee Related
- 2004-07-14 KR KR20040054597A patent/KR100776905B1/ko not_active IP Right Cessation
- 2004-07-16 US US10/892,483 patent/US7264997B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0963993A (ja) * | 1995-08-24 | 1997-03-07 | Hitachi Ltd | 半導体ウェハのダイシング方法およびダイシング装置ならびにダイオードペレットの製造方法およびダイオードペレット |
JPH10313082A (ja) * | 1997-03-10 | 1998-11-24 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
JP2000294715A (ja) * | 1999-04-09 | 2000-10-20 | Hitachi Ltd | 半導体装置及び半導体装置の製造方法 |
Cited By (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008186891A (ja) * | 2007-01-29 | 2008-08-14 | Denso Corp | モールドパッケージおよびその製造方法ならびにモールドパッケージの実装構造 |
JP2008270690A (ja) * | 2007-04-25 | 2008-11-06 | Aoi Electronics Co Ltd | 半導体装置 |
JP2016219520A (ja) * | 2015-05-18 | 2016-12-22 | Towa株式会社 | 半導体装置及びその製造方法 |
JP2018152390A (ja) * | 2017-03-10 | 2018-09-27 | 日本電気株式会社 | 電子部品および電子部品の製造方法 |
US10931258B2 (en) | 2017-05-26 | 2021-02-23 | Murata Manufacturing Co., Ltd.' | Electronic device and module including the same |
WO2018216486A1 (ja) * | 2017-05-26 | 2018-11-29 | 株式会社村田製作所 | 電子部品およびそれを備えるモジュール |
JPWO2018216486A1 (ja) * | 2017-05-26 | 2020-03-12 | 株式会社村田製作所 | 電子部品およびそれを備えるモジュール |
JP7223347B2 (ja) | 2017-08-28 | 2023-02-16 | 大日本印刷株式会社 | リードフレームおよび半導体装置の製造方法 |
JP2021170683A (ja) * | 2017-08-28 | 2021-10-28 | 大日本印刷株式会社 | リードフレームおよび半導体装置の製造方法 |
JP2019102697A (ja) * | 2017-12-05 | 2019-06-24 | エイブリック株式会社 | 半導体装置およびその製造方法 |
JP7033445B2 (ja) | 2017-12-05 | 2022-03-10 | エイブリック株式会社 | 半導体装置およびその製造方法 |
US11264313B2 (en) | 2018-09-11 | 2022-03-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
JP7096741B2 (ja) | 2018-09-11 | 2022-07-06 | 株式会社東芝 | 半導体装置の製造方法 |
JP2020043236A (ja) * | 2018-09-11 | 2020-03-19 | 株式会社東芝 | 半導体装置およびその製造方法 |
DE112020000826T5 (de) | 2019-02-15 | 2021-10-28 | Ase Japan Co., Ltd. | Halbleiterbauteil und verfahren zum herstellen eines halbleiterbauteils |
WO2020166512A1 (ja) * | 2019-02-15 | 2020-08-20 | Aseジャパン株式会社 | 半導体装置、および、半導体装置の製造方法 |
JPWO2020166512A1 (ja) * | 2019-02-15 | 2021-12-16 | Aseジャパン株式会社 | 半導体装置、および、半導体装置の製造方法 |
JP7382354B2 (ja) | 2019-02-15 | 2023-11-16 | Aseジャパン株式会社 | 半導体装置、および、半導体装置の製造方法 |
JP2020161615A (ja) * | 2019-03-26 | 2020-10-01 | 株式会社ディスコ | パッケージチップの製造方法 |
JP7391465B2 (ja) | 2019-03-26 | 2023-12-05 | 株式会社ディスコ | パッケージチップの製造方法 |
JP2021118292A (ja) * | 2020-01-28 | 2021-08-10 | 株式会社ディスコ | パッケージ基板の加工方法 |
Also Published As
Publication number | Publication date |
---|---|
KR100776905B1 (ko) | 2007-11-19 |
US7264997B2 (en) | 2007-09-04 |
US20050012187A1 (en) | 2005-01-20 |
JP4141340B2 (ja) | 2008-08-27 |
KR20050009183A (ko) | 2005-01-24 |
TW200504982A (en) | 2005-02-01 |
CN100440499C (zh) | 2008-12-03 |
CN1577827A (zh) | 2005-02-09 |
TWI258852B (en) | 2006-07-21 |
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JP2004186643A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060614 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080130 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080513 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080610 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130620 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |