JP2021034600A - 半導体装置 - Google Patents

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thickness direction
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寛之 新開
Hiroyuki Shinkai
寛之 新開
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Rohm Co Ltd
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Rohm Co Ltd
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    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/141—Disposition
    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
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    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
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    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/14179—Corner adaptations, i.e. disposition of the bump connectors at the corners of the semiconductor or solid-state body
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    • H01L2224/14515—Bump connectors having different functions
    • H01L2224/14517—Bump connectors having different functions including bump connectors providing primarily mechanical bonding
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/171—Disposition
    • H01L2224/17104—Disposition relative to the bonding areas, e.g. bond pads
    • H01L2224/17106—Disposition relative to the bonding areas, e.g. bond pads the bump connectors being bonded to at least one common bonding area
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    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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Abstract

【課題】 配線層と半導体素子との間に介在する複数の接合層に作用する熱応力の集中を低減することが可能な半導体装置を提供する。【解決手段】 配線層２０と、配線層２０の上に配置され、導電性を有する複数の接合層（複数の第１接合層３９１）と、配線層２０に対向する裏面と、前記裏面に設けられた複数のパッド３１１と、を有するとともに、前記複数の接合層を介して配線層２０に接合された半導体素子３１と、を備え、厚さ方向に沿って視て、前記複数の接合層は、格子状に配列され、複数のパッド３１１の各々は、半導体素子３１の内部に構成された回路と、前記複数の接合層のいずれかと、に導通し、前記厚さ方向に沿って視て、複数のパッド３１１の少なくともいずれかが前記複数の接合層から離れて位置する。【選択図】 図１

Description

本発明は、フリップチップ実装型の半導体素子を備える半導体装置に関する。
特許文献１には、フリップチップ実装型の半導体素子を備える半導体装置の一例が開示されている。フリップチップ実装型の半導体素子は、裏面に設けられた複数のパッドを、ハンダバンプなどの複数の接合層を個別に介することによって配線層に接合される。
フリップチップ実装型の半導体素子を配線層に接合させる際、複数の接合層は、当該半導体素子の複数のパッドに対して個別に配置されることが一般的である。このため、複数のパッドの配置分布に対応して、複数の接合層が配置されることとなる。
特許文献１の図５Ａに示すように、複数のパッドの配置分布に不均一である場合、これに対応して複数の接合層の配置分布も不均一となる。ここで、半導体装置の使用の際、半導体素子から発せられた熱と、外気温の変化とに起因した熱応力が複数の接合層に作用する。複数の接合層の配置分布が不均一であると、当該複数の接合層の各々に作用する熱応力に差異が生じる。複数の接合層の配置分布が粗であるほど、当該熱応力の集中を来すこととなる。複数の接合層に作用する熱応力の集中が過度になると、当該複数の接合層の少なくともいずれかに亀裂が発生するおそれがある。当該接合層に亀裂が発生すると、半導体素子と配線層との導通が阻害されることが懸念される。したがって、当該複数の接合層に作用する熱応力の集中を低減する方策が求められる。
特開２０１４−１１０３５５号公報
本発明は上述の事情に鑑み、配線層と半導体素子との間に介在する複数の接合層に作用する熱応力の集中を低減することが可能な半導体装置を提供することをその課題とする。
本発明によって提供される半導体装置は、配線層と、前記配線層の上に配置され、かつ導電性を有する複数の接合層と、前記配線層に対向する裏面と、前記裏面に設けられた複数のパッドと、を有するとともに、前記複数の接合層を介して前記配線層に接合された半導体素子と、を備え、厚さ方向に沿って視て、前記複数の接合層は、格子状に配列され、前記複数のパッドの各々は、前記半導体素子の内部に構成された回路と、前記複数の接合層のいずれかと、に導通し、前記厚さ方向に沿って視て、前記複数のパッドの少なくともいずれかが前記複数の接合層から離れて位置することを特徴としている。
本発明の実施において好ましくは、前記厚さ方向に沿って視て、前記複数の接合層は、前記半導体素子と重なっている。
本発明の実施において好ましくは、前記半導体素子は、前記裏面に配置され、かつ前記複数のパッドの各々の一部が露出する絶縁膜と、前記絶縁膜の上に設けられた再配線と、を有し、前記再配線は、前記複数のパッドの少なくともいずれかにつながるとともに、前記複数の接合層の少なくともいずれかを介して前記配線層に接合されている。
本発明の実施において好ましくは、前記再配線は、本体層、および複数のバンプ層を有し、前記本体層は、前記複数のパッドの少なくともいずれかと、前記絶縁膜との双方に接し、前記複数のバンプ層は、前記本体層から前記厚さ方向に突出し、前記複数のバンプ層の各々は、前記複数の接合層のいずれかを介して前記配線層に接合されている。
本発明の実施において好ましくは、前記厚さ方向に沿って視て、前記複数の接合層の各々の外形の大きさは、前記半導体素子の中心から前記半導体素子の周縁に向かうにつれて徐々に大である。
本発明の実施において好ましくは、前記半導体素子は、前記絶縁層の上に設けられ、かつ前記回路との電気絶縁がなされたダミーパッドを有し、前記ダミーパッドは、前記複数の接合層のいずれかを介して前記配線層に接合されている。
本発明の実施において好ましくは、前記ダミーパッドは、前記複数の接合層のうち、前記厚さ方向に沿って視て前記半導体素子の中心に対して最外周に位置する前記複数の接合層のいずれかに対向している。
本発明の実施において好ましくは、前記ダミーパッドは、前記複数の接合層のうち、前記厚さ方向に沿って視て四隅に位置する４つの当該接合層のいずれかに対向している。
本発明の実施において好ましくは、前記裏面に対向する主面を有する絶縁層をさらに備え、前記絶縁層は、前記厚さ方向において前記配線層に対して前記半導体素子とは反対側に位置し、前記配線層は、前記主面に配置された複数の本体部を有し、前記複数の接合層の各々は、前記複数の本体部のいずれかの上に配置されている。
本発明の実施において好ましくは、前記配線層は、前記複数の本体部のいずれかから前記厚さ方向に突出する複数のバンプ部を有し、前記複数の接合層は、前記複数のバンプ部に対して個別に配置されている。
本発明の実施において好ましくは、前記絶縁層は、前記主面から前記厚さ方向に貫通する複数の貫通部を有し、前記配線層は、前記複数の貫通部に個別に収容された部分を含み、かつ前記複数の本体部のいずれかにつながるものを含む複数の基部を有し、前記複数の基部の各々は、前記厚さ方向において前記主面とは反対側を向き、かつ前記複数の貫通部のいずれかから露出する底面を有する。
本発明の実施において好ましくは、複数の端子をさらに備え、前記複数の端子は、前記複数の基部の前記底面を個別に覆っている。
本発明の実施において好ましくは、前記複数の基部の各々は、前記複数の基部のいずれかの前記底面につながり、かつ前記厚さ方向に対して直交する方向を向く側面を有し、前記複数の基部の各々の前記側面は、前記複数の貫通部のいずれかから露出する露出部を含む。
本発明の実施において好ましくは、前記複数の端子の各々は、前記複数の基部のいずれかの前記底面を覆う底部と、当該底部につながる前記複数の基部のいずれかの前記露出部を覆う側部と、を有する。
本発明の実施において好ましくは、複数の電子部品をさらに備え、前記複数の電子部品の各々は、互いに離れて位置する一対の電極を有し、前記複数の電子部品の各々の前記一対の電極は、前記配線層との導通が確保された状態で前記配線層に接合されている。
本発明の実施において好ましくは、前記配線層は、前記複数の本体部のいずれかから前記厚さ方向に突出するものを含む複数の台座部を有し、前記複数の電子部品の各々の前記一対の電極は、前記複数の台座部のうち、隣り合う２つの当該台座部に対して個別に接合されている。
本発明の実施において好ましくは、封止樹脂をさらに備え、前記封止樹脂は、前記主面および前記配線層の双方に接し、かつ前記半導体素子、および前記複数の電子部品を覆っている。
本発明にかかる半導体装置によれば、配線層と半導体素子との間に介在する複数の接合層に作用する熱応力の集中を低減することが可能となる。
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。 図１に対応する平面図であり、半導体素子、複数の電子部品、および封止樹脂を透過している。 図１に示す半導体装置の底面図である。 図１のＩＶ−ＩＶ線に沿う断面図である。 図１のＶ−Ｖ線に沿う断面図である。 図１のＶＩ−ＶＩ線に沿う断面図である。 図４の部分拡大図である。 図５の部分拡大図である。 図６の部分拡大図である。 図１に示す半導体装置を構成する半導体素子の底面図である。 図１０のＸＩ−ＸＩ線に沿う部分拡大断面図である。 図１に示す半導体装置を構成する半導体素子の他の実施例にかかる底面図である。 図１２のＸＩＩＩ−ＸＩＩＩ線に沿う部分拡大断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 本発明の第２実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。 図２８に対応する平面図であり、半導体素子、複数の電子部品、および封止樹脂を透過している。 図２８のＸＸＸ−ＸＸＸ線に沿う断面図である。 図２８のＸＸＸＩ−ＸＸＸＩ線に沿う断面図である。 図３０の部分拡大図である。
本発明を実施するための形態について、添付図面に基づいて説明する。
〔第１実施形態〕
図１〜図１３に基づき、本発明の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、絶縁層１０、配線層２０、複数の接合層３９、半導体素子３１、複数の電子部品３２、封止樹脂４０、および複数の端子５０を備える。半導体装置Ａ１０は、配線基板に表面実装される樹脂パッケージ形式によりものである。ここで、図１は、理解の便宜上、封止樹脂４０を透過している。図２は、理解の便宜上、図１に対して半導体素子３１、および複数の電子部品３２をさらに透過している。図２において透過した半導体素子３１、および複数の電子部品３２を、それぞれ想像線（二点鎖線）で示している。
半導体装置Ａ１０の説明においては、その便宜上、配線層２０の厚さ方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。図１に示すように、半導体装置Ａ１０は、厚さ方向ｚに沿って視て矩形状である。
絶縁層１０には、図１〜図６に示すように、配線層２０が配置されている。絶縁層１０は、厚さ方向ｚにおいて配線層２０に対して半導体素子３１とは反対側に位置する。絶縁層１０は、ポリイミドを含む材料からなる。この他の絶縁層１０の材料として、ポリベンゾオキサゾール（ＰＢＯ）を含む材料、フェノール樹脂を含む材料、ポリアミドおよびエポキシ樹脂を含む材料など、有機化合物を主体とする材料を採ることができる。絶縁層１０は、主面１０１、裏面１０２、および複数の貫通部１１を有する。
図４〜図６に示すように、主面１０１および裏面１０２は、厚さ方向ｚにおいて互いに反対側を向く。主面１０１は、半導体素子３１、および複数の電子部品３２に対向している。裏面１０２は、半導体装置Ａ１０の外部に対して露出し、かつ半導体装置Ａ１０を実装する際、対象となる配線基板に対向する。複数の貫通部１１は、主面１０１から裏面１０２に至って絶縁層１０を厚さ方向ｚに貫通している。半導体装置Ａ１０においては、複数の貫通部１１の各々は、その第２方向ｙの一方が開口している。
配線層２０は、図２〜図６（ただし、図３を除く。）に示すように、絶縁層１０の主面１０１と、絶縁層１０の複数の貫通部１１とに配置されている。配線層２０は、半導体素子３１、および複数の電子部品３２と、半導体装置Ａ１０が実装される配線基板との導電経路の一部を構成している。図７〜図９に示すように、配線層２０は、下地層２０Ａおよび本体層２０Ｂを含む。
下地層２０Ａは、絶縁層１０に接している。下地層２０Ａの一部は、絶縁層１０の複数の貫通部１１の各々に収容されている。下地層２０Ａは、絶縁層１０に接するバリア層と、当該バリア層に積層されたシード層とから構成される。バリア層の組成は、チタン（Ｔｉ）を含む。シード層の組成は、銅（Ｃｕ）を含む。本体層２０Ｂは、下地層２０Ａに積層されている。本体層２０Ｂの一部は、複数の貫通部１１の各々に収容されている。配線層２０において、本体層２０Ｂが主たる導電経路となる。本体層２０Ｂの組成は、下地層２０Ａの当該シード層の組成と同一である。このため、本体層２０Ｂの組成は、銅を含む。
図２、図５および図６に示すように、配線層２０は、複数の基部２１、複数の本体部２２、複数のバンプ部２３、および複数の台座部２４を有する。これらのうち、複数の基部２１、複数の本体部２２は、図７〜図９に示すように、下地層２０Ａおよび本体層２０Ｂから構成される。
図２、図５および図６に示すように、複数の基部２１は、絶縁層１０の複数の貫通部１１に対して個別に収容された部分と、絶縁層１０の主面１０１から厚さ方向ｚに突出する部分とを含む。厚さ方向ｚに沿って視て、複数の基部２１の各々の形状および大きさは、当該基部２１の一部が収容された複数の貫通部１１のいずれかの形状および大きさと等しい。図９に示すように、複数の基部２１の各々は、底面２１１および側面２１２を有する。底面２１１は、厚さ方向ｚにおいて主面１０１とは反対側を向き、かつ複数の貫通部１１のいずれかから露出している。底面２１１は、厚さ方向ｚにおいて絶縁層１０の裏面１０２に対して、主面１０１に近づく側に位置する。側面２１２は、複数の基部２１のいずれかの底面２１１につながり、かつ厚さ方向ｚに対して直交する方向（半導体装置Ａ１０においては第１方向ｘおよび第２方向ｙ）を向く。側面２１２は、複数の貫通部１１のいずれかを規定する絶縁層１０の表面に接している。複数の基部２１の各々の側面２１２は、複数の貫通部１１のいずれかにおいて、その第２方向ｙの一方が開口した部分から露出する露出部２１２Ａを含む。
図２〜図６（ただし、図３を除く。）に示すように、複数の本体部２２は、絶縁層１０の主面１０１に配置されている。複数の本体部２２のいくつかは、複数の基部２１のいずれかにつながっている。
図２、図４、図６および図７に示すように、複数のバンプ部２３の各々は、複数の本体部２２のいずれかから厚さ方向ｚに突出している。半導体装置Ａ１０においては、複数のバンプ部２３の各々は、複数の本体部２２のいずれかに積層された銅層から構成される。なお、本構成は一例であり、複数のバンプ部２３の各々は、複数の本体部２２のいずれかと当該銅層との間に介在し、かつチタンおよび銅を組成に含む金属薄膜を含む構成でもよい。図２に示すように、厚さ方向ｚに沿って視て、複数のバンプ部２３は、格子状に配列されている。厚さ方向ｚに沿って視て、複数のバンプ部２３の各々は、矩形状である。
図２〜図８（ただし、図３および図７を除く。）に示すように、複数の台座部２４の各々は、複数の基部２１、および複数の本体部２２のいずれかから厚さ方向ｚに突出している。半導体装置Ａ１０においては、複数の台座部２４の各々は、複数の基部２１、および複数の本体部２２のいずれかに積層された銅層から構成される。なお、本構成は一例であり、複数の台座部２４の各々は、複数の基部２１、および複数の本体部２２のいずれかと、当該銅層との間に介在し、かつチタンおよび銅を組成に含む金属薄膜を含む構成でもよい。図２に示すように、厚さ方向ｚに沿って視て、複数の台座部２４の各々は、矩形状である。厚さ方向ｚに沿って視て、複数の台座部２４の各々の面積は、複数のバンプ部２３の各々の面積よりも大である。
複数の接合層３９は、図２〜図８（ただし、図３を除く。）に示すように、配線層２０の複数のバンプ部２３、および配線層２０の複数の台座部２４に対して個別に配置されている。このため、複数の接合層３９は、配線層２０の上に配置されている。複数の接合層３９は、導電性を有する。半導体装置Ａ１０においては、複数の接合層３９の各々は、複数のバンプ部２３、および複数の台座部２４のいずれかに積層されたニッケル（Ｎｉ）層と、当該ニッケル層に積層され、かつ錫（Ｓｎ）を組成に含む合金層とにより構成される。なお、本構成は一例であり、複数の接合層３９の各々は、複数のバンプ部２３、および複数の台座部２４と、当該ニッケル層との間に介在し、かつチタンおよび銅を組成に含む金属薄膜を含む構成でもよい。
図２、図４および図６に示すように、複数の接合層３９は、複数の第１接合層３９１、および複数の第２接合層３９２を含む。複数の第１接合層３９１は、配線層２０の複数のバンプ部２３に対して個別に配置されている。このため、複数の第１接合層３９１の各々は、配線層２０の複数の本体部２２のいずれかの上に配置されている。図２に示すように、厚さ方向ｚに沿って視て、複数の第１接合層３９１は、格子状に配列されている。厚さ方向ｚに沿って視て、複数のバンプ部２３の各々は、円形状である。半導体装置Ａ１０においては、厚さ方向ｚに沿って視て、複数の第１接合層３９１の各々の外形の大きさは、いずれも実質的に等しい。複数の第２接合層３９２は、配線層２０の複数の台座部２４に対して個別に配置されている。
半導体素子３１は、図４〜図７（ただし、図５を除く。）に示すように、複数の第１接合層３９１を介して配線層２０の複数のバンプ部２３に接合されている。半導体素子３１は、絶縁層１０の主面１０１、および配線層２０に対向している。半導体素子３１は、フリップチップ実装型の素子である。半導体装置Ａ１０においては、半導体素子３１は、ＬＳＩである。
図１０および図１１に示すように、半導体素子３１は、裏面３１Ａ、複数のパッド３１１、複数のダミーパッド３１２、絶縁膜３１３および再配線３１４を有する。裏面３１Ａは、絶縁層１０の主面１０１、および配線層２０に対向している。複数のパッド３１１は、裏面３１Ａに設けられている。複数のパッド３１１の各々は、半導体素子３１の内部に構成された回路（図示略）に導通している。複数のダミーパッド３１２は、絶縁膜３１３の上に設けられている。複数のダミーパッド３１２の各々は、複数のパッド３１１と異なり、当該回路との電気絶縁がなされている。絶縁膜３１３は、裏面３１Ａに配置されている。複数のパッド３１１、および複数のダミーパッド３１２の各々の一部が、絶縁膜３１３から露出している。絶縁膜３１３の材料の一例として、ポリイミド、またはポリベンゾオキサゾールを含む材料が挙げられる。再配線３１４は、絶縁膜３１３の上に設けられている。再配線３１４は、複数のパッド３１１の少なくともいずれかにつながっている。再配線３１４は、複数のダミーパッド３１２から離れて位置する。再配線３１４の組成は、銅を含む。
図４〜図７（ただし、図５を除く。）に示すように、再配線３１４は、複数の第１接合層３９１の少なくともいずれかを介して、配線層２０の複数のバンプ部２３の少なくともいずれかに接合されている。これにより、複数のパッド３１１の各々は、再配線３１４を介して複数の第１接合層３９１のいずれかと、当該第１接合層３９１が配置された複数のバンプ部２３のいずれかとの双方に導通している。再配線３１４において、表層３１４Ｂが複数の第１接合層３９１のいずれかに接する。
図１２および図１３は、半導体素子３１の他の実施例を示している。図１３に示すように、再配線３１４は、本体層３１４Ａ、および複数のバンプ層３１４Ｂを有する。本体層３１４Ａは、複数のパッド３１１の少なくともいずれかと、絶縁膜３１３との双方に接している。複数のバンプ層３１４Ｂは、本体層３１４Ａから厚さ方向ｚに突出している。複数のバンプ層３１４Ｂと、複数のダミーパッド３１２には、複数の第１接合層３９１が個別に配置されている（図１２および図１３参照）。当該複数の第１接合層３９１は、配線層２０の複数のバンプ部２３に対して個別に配置された複数の第１接合層３９１に対し、追加で配置されたものである。複数のバンプ層３１４Ｂの各々は、複数の第１接合層３９１のいずれかを介して、配線層２０の複数のバンプ部２３の少なくともいずれかに接合されている。
図１に示すように、厚さ方向ｚに沿って視て、複数のパッド３１１の少なくともいずれかは、複数の第１接合層３９１から離れて位置する。厚さ方向ｚに沿って視て、複数の第１接合層３９１は、半導体素子３１と重なっている。
図４〜図７（ただし、図５を除く。）に示すように、複数のダミーパッド３１２の各々は、複数の第１接合層３９１のいずれかを介して、配線層２０の複数のバンプ部２３のいずれかに接合されている。このため、複数のダミーパッド３１２の各々は、複数の第１接合層３９１のいずれかに対向している。図１および図２に示すように複数のダミーパッド３１２のいずれかは、複数の第１接合層３９１のうち、厚さ方向ｚに沿って視て半導体素子３１の中心Ｃ（厚さ方向ｚに沿って視て半導体素子３１の周縁の対角線の交点）に対して最外周に位置する複数の第１接合層３９１のいずれかに対向している。複数のダミーパッド３１２のいずれかは、複数の第１接合層３９１のうち、厚さ方向ｚに沿って視て四隅に位置する４つの当該第１接合層３９１のいずれかに対向している。半導体装置Ａ１０においては、複数のダミーパッド３１２のうち、４つの当該ダミーパッド３１２が、４つの当該第１接合層３９１に対して個別に対向している。
複数の電子部品３２の各々は、図２および図５に示すように、配線層２０の台座部２４のうち、隣り合う２つの当該台座部２４に搭載されている。複数の電子部品３２は、表面実装型、かつチップ型である。複数の電子部品３２の各々は、抵抗器、コンデンサおよびインダクタなどの受動素子、並びにダイオードのいずれかに該当する。半導体装置Ａ１０においては、複数の電子部品３２のいずれかが抵抗器である場合は、厚膜（メタルグレーズ皮膜）型の抵抗器を想定している。あわせて、複数の電子部品３２のいずれかがコンデンサである場合は、セラミックコンデンサを想定している。
図１および図５に示すように、複数の電子部品３２の各々は、一対の電極３２１を有する。一対の電極３２１は、互いに離れて位置する。図８に示すように、複数の電子部品３２の一対の電極３２１の各々は、複数の第２接合層３９２のいずれかを介して、配線層２０の複数の台座部２４のいずれかに接合されている。これにより、複数の電子部品３２の各々の一対の電極３２１は、複数の台座部２４のうち、隣り合う２つの当該台座部２４に対して個別に接合されている。したがって、複数の電子部品３２の各々の一対の電極３２１は、配線層２０との導通が確保された状態となっている。
封止樹脂４０は、図４〜図６に示すように、絶縁層１０の主面１０１、および配線層２０の双方に接している。封止樹脂４０は、半導体素子３１、および複数の電子部品３２を覆っている。封止樹脂４０は、たとえば黒色のエポキシ樹脂を含む絶縁材料からなる。
複数の端子５０は、図３〜図６（ただし、図４を除く。）に示すように、配線層２０の複数の基部２１の底面２１１を個別に覆っている。複数の端子５０は、半導体装置Ａ１０の外部に対して露出している。複数の端子５０の各々が、ハンダを介して配線基板に接合されることによって、半導体装置Ａ１０が当該配線基板に実装される。半導体装置Ａ１０においては、複数の端子５０の各々は、複数の基部２１のいずれかの底面２１１から近い順に、ニッケル層、パラジウム（Ｐｄ）層、金（Ａｕ）層の順に積層された複数の金属層から構成される。複数の端子５０の各々のその他の構成として、複数の基部２１のいずれかの底面２１１から近い順に、銅層、銀（Ａｇ）層、錫層の順に積層された複数の金属層とすることができる。
図９に示すように、複数の端子５０の各々は、底部５０１および側部５０２を有する。底部５０１は、配線層２０の複数の基部２１のいずれかの底面２１１を覆っている。側部５０２は、複数の端子５０のいずれかの底部５０１につながり、かつ当該底部５０１から厚さ方向ｚに延びている。複数の端子５０の側部５０２の各々は、当該底面２１１につながる複数の基部２１のいずれかの露出部２１２Ａを覆っている。
次に、図１４〜図２７に基づき、半導体装置Ａ１０の製造方法の一例について説明する。図１４〜図２７の断面位置は、図６の断面位置と同一である。
最初に、図１４に示すように、基材８０の厚さ方向ｚの一方側の表面に仮固定層８０１を塗布する。基材８０は、ガラス板である。基材８０は、ガラス板の他、シリコンウエハでもよい。仮固定層８０１は、有機化合物を含む材料からなる。
次いで、図１５に示すように、仮固定層８０１の全体を覆う剥離層８０２を形成する。剥離層８０２は、仮固定層８０１に接し、かつチタンからなる金属薄膜と、当該金属薄膜に積層され、かつ銅からなる金属薄膜とからなる。剥離層８０２は、スパッタリング法によりこれらの金属薄膜をそれぞれ成膜することによって形成される。
次いで、図１６に示すように、剥離層８０２を覆う絶縁層８１を形成する。絶縁層８１は、厚さ方向ｚにそれを貫通する複数の貫通部８１１を有する。絶縁層８１は、感光性ポリイミドを含む材料からなる。絶縁層８１は、スピンコータなどを用いて当該材料を剥離層８０２の全体に塗布した後、当該材料に対してリソグラフィパターニングを施すことにより形成される。これにより、絶縁層８１には、複数の貫通部８１１が形成された状態となる。複数の貫通部８１１から、剥離層８０２の一部が露出する。
次いで、図１７〜図１９に示すように、絶縁層８１と、絶縁層８１の複数の貫通部８１１から露出する剥離層８０２の一部との上面に、配線層８２を形成する。配線層８２を形成する工程は、図１７に示す下地層８２Ａを形成する工程と、図１７に示す複数の本体層８２Ｂを形成する工程と、図１８に示す複数のバンプ部２３、および複数の台座部２４を形成する工程とを含む。
まず、図１７に示すように、絶縁層８１と、絶縁層８１の複数の貫通部８１１から露出する剥離層８０２の一部とを覆う下地層８２Ａを形成する。下地層８２Ａは、絶縁層８１と、絶縁層８１の複数の貫通部８１１から露出する剥離層８０２の一部との全体にバリア層をスパッタリング法により成膜させた後、当該バリア層の全体にシード層をスパッタリング法により成膜させることにより形成される。当該バリア層は、厚さが１００ｎｍ〜３００ｎｍのチタンからなる。当該シード層は、厚さが２００ｎｍ〜６００ｎｍの銅からなる。
次いで、図１８に示すように、下地層８２Ａの上面に複数の本体層８２Ｂを形成する。複数の本体層８２Ｂは、銅からなる。複数の本体層８２Ｂは、下地層８２Ａの上面にリソグラフィパターニングを施した後、下地層８２Ａを導電経路とした電解めっきにより形成される。本工程を経ることにより、絶縁層８１の複数の貫通部８１１の各々は、下地層８２Ａと、複数の本体層８２Ｂのいずれかとにより埋め尽くされた状態となる。
次いで、図１９に示すように、複数の本体層８２Ｂの上に複数のバンプ部２３、および複数の台座部２４を形成する。複数のバンプ部２３、および複数の台座部２４は、下地層８２Ａ、および複数の本体層８２Ｂの上にリソグラフィパターニングを施した後、下地層８２Ａ、および複数の本体層８２Ｂを導電経路とした電解めっきにより銅層を析出させることで形成される。他の手法として、複数のバンプ部２３、および複数の台座部２４は、当該リソグラフィパターニングを施した後、下地層８２Ａと同一の構成の金属薄膜をスパッタリング法により当該リソグラフィパターニングの全体に成膜し、当該金属薄膜を導電経路とした電解めっきにより銅層を析出させることで形成してもよい。複数のバンプ部２３、および複数の台座部２４の周囲に位置し、かつ当該リソグラフィパターニングの上面に積層された当該金属薄膜および当該銅層は、リフトオフにより当該リソグラフィパターニングとともに除去される。本工程を経ることにより、配線層８２の形成が完了する。
次いで、図２０に示すように、複数のバンプ部２３の上面に対して、複数の第１接合層３９１を個別に形成する。あわせて、複数の台座部２４の上面に対して、複数の第２接合層３９２を個別に形成する。複数の第１接合層３９１、および複数の第２接合層３９２の形成にあたっては、まず、配線層８２に対してリソグラフィパターニングを施す。これにより、当該リソグラフィパターニングから複数のバンプ部２３、および複数の台座部２４の各々の一部が露出する。次いで、配線層８２を導電経路とした電解めっきにより、複数のバンプ部２３、および複数の台座部２４の各々の上面にニッケル層、および錫を含む合金層をこの順で形成する。最後に、当該リソグラフィパターニングを除去する。これにより、複数の第１接合層３９１、および複数の第２接合層３９２の形成が完了する。他の手法として、複数の第１接合層３９１、および複数の第２接合層３９２は、当該リソグラフィパターニングを施した後、以下の手順によっても形成することができる。まず、下地層８２Ａと同一の構成の金属薄膜をスパッタリング法により当該リソグラフィパターニングの全体に成膜する。次いで、当該金属薄膜を導電経路とした電解めっきにより、当該金属薄膜の上にニッケル層、および錫を含む合金層をこの順で形成する。最後に、リフトオフにより当該リソグラフィパターニングと、これの上面に積層された当該金属薄膜、当該ニッケル層および当該合金層とを除去する。
次いで、図２１に示すように、下地層８２Ａの一部を除去する。下地層８２Ａの除去対象は、複数の本体層８２Ｂが積層されていない部分である。下地層８２Ａは、硫酸（Ｈ2ＳＯ4）および過酸化水素（Ｈ2Ｏ2）の混合溶液を用いたウエットエッチングにより除去される。絶縁層８１の上面に積層され、かつ残存した下地層８２Ａと、これに積層された複数の本体層８２Ｂの一部とが、半導体装置Ａ１０の配線層２０の複数の本体部２２となる。
次いで、図２２に示すように、半導体素子３１を、複数の第１接合層３９１を介して複数のバンプ部２３に接合する。あわせて、複数の電子部品３２を、複数の第２接合層３９２を介して複数の台座部２４に接合する。半導体素子３１は、フリップチップボンディングにより複数のバンプ部２３に接合される。まず、複数の電子部品３２の一対の電極３２１の各々を、複数の第２接合層３９２のいずれかに仮付けする。次いで、コレットを用いて、半導体素子３１の再配線３１４、および半導体素子３１の複数のダミーパッド３１２を、複数の第１接合層３９１に対して個別に仮付けする。次いで、複数の第１接合層３９１、および複数の第２接合層３９２をリフローにより溶融させる。最後に、溶融した複数の第１接合層３９１、および複数の第２接合層３９２を冷却により固化させる。これにより、複数のバンプ部２３に対する半導体素子３１の接合と、複数の台座部２４に対する複数の電子部品３２の接合とが、ともに完了する。
次いで、図２３に示すように、絶縁層８１および配線層８２の双方に接する封止樹脂８３を形成する。封止樹脂８３は、黒色のエポキシ樹脂を含む材料からなる。封止樹脂８３は、コンプレッション成型により形成される。本工程を経ることにより、半導体素子３１、および複数の電子部品３２が封止樹脂８３に覆われた状態となる。
次いで、図２４に示すように、厚さ方向ｚを向く封止樹脂８３の表面にテープ８４を貼り付けた後、基材８０および仮固定層８０１を除去する。まず、封止樹脂８３の当該表面にテープ８４を貼り付ける。テープ８４は、ダイシングテープである。テープ８４は、厚さ方向ｚにおいて封止樹脂８３に対して絶縁層８１および配線層８２とは反対側に位置する。次いで、基材８０にレーザを照射する。これにより、基材８０と仮固定層８０１との接合が弱くなり、仮固定層８０１から基材８０を剥がすことができる。最後に、仮固定層８０１にプラズマを照射することにより、剥離層８０２に付着した仮固定層８０１が除去される。
次いで、図２５に示すように、剥離層８０２を除去する。剥離層８０２は、硫酸および過酸化水素の混合溶液を用いたウエットエッチングにより除去される。本工程を経ることにより、配線層８２の一部が絶縁層８１から視認できる。
次いで、図２６に示すように、絶縁層８１と、絶縁層８１の複数の貫通部８１１に位置する配線層８２と、封止樹脂８３の一部とを、第１方向ｘおよび第２方向ｙの双方向に沿った格子状に切断することにより、複数の個片に分割する。切断には、ダイシングブレードなどが用いられる。ただし、本工程においては、テープ８４は切断されない。このため、隣り合う２つの当該個片との間には、溝Ｇが形成される。本工程を経ることにより、当該個片となった絶縁層８１および封止樹脂８３が、それぞれ半導体装置Ａ１０の絶縁層１０および封止樹脂４０となる。あわせて、当該個片となった絶縁層８１の複数の貫通部８１１に位置する配線層８２が、半導体装置Ａ１０の配線層２０の複数の基部２１となる。本工程を経ることにより、複数の基部２１の露出部２１２Ａが、封止樹脂４０から視認できる。
最後に、図２７に示すように、配線層２０の複数の基部２１の各々の一部を個別に覆う複数の端子５０を形成する。複数の端子５０は、無電解めっきにより形成される。以上の工程を経ることにより、半導体装置Ａ１０が製造される。
次に、半導体装置Ａ１０の作用効果について説明する。
半導体装置Ａ１０は、配線層２０と、配線層２０の上に配置され、かつ導電性を有する複数の接合層（複数の第１接合層３９１）と、裏面３１Ａに設けられた複数のパッド３１１を有し、かつ複数の接合層を介して配線層２０に接合された半導体素子３１とを備える。複数のパッド３１１は、半導体素子３１の内部に構成された回路と、複数の接合層のいずれかとに導通する。図１に示すように、厚さ方向ｚに沿って視て、複数のパッド３１１の少なくともいずれかが複数の接合層から離れて位置する。すなわち、複数のパッド３１１の配置分布にかかわらず、複数の接合層は、均等間隔をもった格子状に配列されたものとなる。これにより、半導体装置Ａ１０の使用の際、半導体素子３１から発生する熱に伴う複数の接合層の熱分布が、より均一化されたものとなる。したがって、半導体装置Ａ１０によれば、配線層２０と半導体素子３１との間に介在する複数の接合層に作用する熱応力の集中を低減することが可能となる。
半導体素子３１は、裏面３１Ａに配置され、かつ複数のパッド３１１の各々の一部が露出する絶縁膜３１３と、絶縁膜３１３の上に設けられた再配線３１４とを有する。再配線３１４は、複数のパッド３１１の少なくともいずれかにつながるとともに、複数の接合層の少なくともいずれかを介して配線層２０に接合されている。これにより、図１に示すように、半導体装置Ａ１０において、厚さ方向ｚに沿って視て、複数のパッド３１１のいずれかが複数の接合層から離れて位置する場合であっても、当該パッド３１１は、再配線３１４を介すことによって複数の接合層のいずれかと導通をなすことができる。
半導体素子３１は、裏面３１Ａに設けられ、かつ半導体素子３１の内部に構成された回路との電気絶縁がなされたダミーパッド３１２を有する。ダミーパッド３１２は、複数の接合層のいずれかを介して配線層２０に接合されている。これにより、複数のパッド３１１と、複数の接合層とのそれぞれの配置形態を考慮して設けられる再配線３１４の複雑化を緩和することができる。
ダミーパッド３１２は、複数の接合層のうち、厚さ方向ｚに沿って視て半導体素子３１の中心Ｃ（図２参照）に対して最外周に位置する複数の接合層のいずれかに対向している。複数の接合層の各々に作用する熱応力は、厚さ方向ｚに沿って視て半導体素子３１の中心Ｃから遠ざかるにつれて徐々に大きくなることが知られている。さらに、ダミーパッド３１２は、半導体素子３１と配線層２０との導通に寄与しない。これにより、複数の接合層に作用する熱応力に対して、比較的大きな熱応力が作用する当該接合層にダミーパッド３１２が接合されることとなるため、万一、当該接合層に熱応力に起因した亀裂が発生しても、半導体素子３１と配線層２０との導通阻害を回避することができる。
ダミーパッド３１２は、複数の接合層のうち、厚さ方向ｚに沿って視て四隅に位置する４つの当該接合層のいずれかに対向している。複数の接合層に作用する熱応力に対して、４つの当該接合層の各々に作用する熱応力がとりわけ大きいことが知られている。これにより、とりわけ大きな熱応力が作用する当該接合層にダミーパッド３１２が接合されることとなるため、半導体素子３１と配線層２０との導通阻害を、より効果的に回避することができる。
配線層２０は、複数の本体部２２のいずれかから厚さ方向ｚに突出する複数のバンプ部２３を有する。複数の接合層は、複数のバンプ部２３に対して個別に配置されている。これにより、図２２に示す半導体装置Ａ１０の製造工程において、リフローにより複数の接合層が溶融した際、溶融した複数の接合層の各々には、当該接合層が配置された複数のバンプ部２３のいずれかの周縁において表面張力が発生する。したがって、溶融した複数の接合層が複数の本体部２２に侵入することを防止できる。
半導体装置Ａ１０は、一対の電極３２１を有する複数の電子部品３２をさらに備える。配線層２０は、複数の本体部２２のいずれかから厚さ方向ｚに突出するものを含む複数の台座部２４を有する。複数の電子部品３２の各々の一対の電極３２１は、複数の台座部２４のうち、隣り合う２つの当該台座部２４に対して個別に接合されている。これにより、半導体素子３１に入力される電気信号の電圧調整などを、複数の電子部品３２が担うことができる。したがって、半導体装置Ａ１０とともに配線基板に実装される電子部品の数を削減することができる。
半導体装置Ａ１０は、厚さ方向ｚにおいて配線層２０に対して半導体素子３１とは反対側に位置する絶縁層１０をさらに備える。絶縁層１０は、厚さ方向ｚに貫通する複数の貫通部１１を有する。配線層２０は、複数の貫通部１１に対して個別に収容された部分を含む複数の基部２１を有する。複数の基部２１の各々は、底面２１１および側面２１２を有する。複数の基部２１の各々の側面２１２は、複数の貫通部１１のいずれかから露出する露出部２１２Ａを含む。半導体装置Ａ１０は、複数の基部２１の底面２１１を個別に覆う複数の端子５０をさらに備える。複数の端子５０は、複数の基部２１のいずれかの底面２１１を覆う底部５０１と、当該底面２１１につながる複数の基部２１のいずれかの露出部２１２Ａを覆う側部５０２とを有する。これにより、半導体装置Ａ１０をハンダにより配線基板に実装する際、複数の端子５０の各々において、当該ハンダが底部５０１のみならず側部５０２にも付着する。したがって、当該配線基板に対する半導体装置Ａ１０の実装強度を向上させることができる。
〔第２実施形態〕
図２８〜図３２に基づき、本発明の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２８は、理解の便宜上、封止樹脂４０を透過している。図２９は、理解の便宜上、図２８に対して半導体素子３１、および複数の電子部品３２をさらに透過している。図２９において透過した半導体素子３１、および複数の電子部品３２を、それぞれ想像線で示している。
半導体装置Ａ２０においては、複数の接合層３９に含まれる複数の第１接合層３９１の構成が、先述した半導体装置Ａ１０の当該構成と異なる。
図２９、図３０および図３２に示すように、半導体装置Ａ２０においては、厚さ方向ｚに沿って視て、複数の第１接合層３９１の各々の外形の大きさは、半導体素子３１の中心Ｃから半導体素子３１の周縁に向かうにつれて徐々に大である。図２９および図３１に示すように、複数の第１接合層３９１のうち、厚さ方向ｚに沿って視て半導体素子３１の中心Ｃに対して最外周に位置する複数の第１接合層３９１の各々の外形の大きさは、いずれも実質的に等しい。
次に、半導体装置Ａ２０の作用効果について説明する。
半導体装置Ａ２０は、配線層２０と、配線層２０の上に配置され、かつ導電性を有する複数の接合層（複数の第１接合層３９１）と、裏面３１Ａに設けられた複数のパッド３１１を有し、かつ複数の接合層を介して配線層２０に接合された半導体素子３１とを備える。複数のパッド３１１は、半導体素子３１の内部に構成された回路と、複数の接合層のいずれかとに導通する。図２８に示すように、厚さ方向ｚに沿って視て、複数のパッド３１１の少なくともいずれかが複数の接合層から離れて位置する。したがって、半導体装置Ａ２０によっても、配線層２０と半導体素子３１との間に介在する複数の接合層に作用する熱応力の集中を低減することが可能となる。
半導体装置Ａ２０においては、厚さ方向ｚに沿って視て、複数の接合層の各々の外形の大きさは、半導体素子３１の中心Ｃ（図２９参照）から半導体素子３１の周縁に向かうにつれて徐々に大である。複数の接合層の各々に作用する熱応力は、厚さ方向ｚに沿って視て半導体素子３１の中心Ｃから遠ざかるにつれて徐々に大きくなることが知られている。したがって、このような構成をとることにより、複数の接合層の各々に作用する熱応力の均一化を、より効果的に図ることができる。
本発明は、先述した半導体装置Ａ１０および半導体装置Ａ２０に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
Ａ１０，Ａ２０：半導体装置
１０：絶縁層
１０１：主面
１０２：裏面
１１：貫通部
２０：配線層
２０Ａ：下地層
２０Ｂ：本体層
２１：基部
２１１：底面
２１２：側面
２１２Ａ：露出部
２２：本体部
２３：バンプ部
２４：台座部
３１：半導体素子
３１Ａ：裏面
３１１：パッド
３１２：ダミーパッド
３１３：絶縁膜
３１４：再配線
３１４Ａ：本体層
３１４Ｂ：バンプ層
３２：電子部品
３２１：電極
３９：接合層
３９１：第１接合層
３９２：第２接合層
４０：封止樹脂
５０：端子
５０１：底部
５０２：側部
Ｃ：中心
８０：基材
８０１：仮固定層
８０２：剥離層
８１：絶縁層
８１１：貫通部
８２：配線層
８２Ａ：下地層
８２Ｂ：本体層
８３：封止樹脂
８４：テープ
Ｇ：溝
ｚ：厚さ方向
ｘ：第１方向
ｙ：第２方向

Claims (17)

  1. 配線層と、
    前記配線層の上に配置され、かつ導電性を有する複数の接合層と、
    前記配線層に対向する裏面と、前記裏面に設けられた複数のパッドと、を有するとともに、前記複数の接合層を介して前記配線層に接合された半導体素子と、を備え、
    厚さ方向に沿って視て、前記複数の接合層は、格子状に配列され、
    前記複数のパッドの各々は、前記半導体素子の内部に構成された回路と、前記複数の接合層のいずれかと、に導通し、
    前記厚さ方向に沿って視て、前記複数のパッドの少なくともいずれかが前記複数の接合層から離れて位置することを特徴とする、半導体装置。
  2. 前記厚さ方向に沿って視て、前記複数の接合層は、前記半導体素子と重なっている、請求項１に記載の半導体装置。
  3. 前記半導体素子は、前記裏面に配置され、かつ前記複数のパッドの各々の一部が露出する絶縁膜と、前記絶縁膜の上に設けられた再配線と、を有し、
    前記再配線は、前記複数のパッドの少なくともいずれかにつながるとともに、前記複数の接合層の少なくともいずれかを介して前記配線層に接合されている、請求項２に記載の半導体装置。
  4. 前記再配線は、本体層、および複数のバンプ層を有し、
    前記本体層は、前記複数のパッドの少なくともいずれかと、前記絶縁膜との双方に接し、
    前記複数のバンプ層は、前記本体層から前記厚さ方向に突出し、
    前記複数のバンプ層の各々は、前記複数の接合層のいずれかを介して前記配線層に接合されている、請求項３に記載の半導体装置。
  5. 前記厚さ方向に沿って視て、前記複数の接合層の各々の外形の大きさは、前記半導体素子の中心から前記半導体素子の周縁に向かうにつれて徐々に大である、請求項３または４に記載の半導体装置。
  6. 前記半導体素子は、前記絶縁層の上に設けられ、かつ前記回路との電気絶縁がなされたダミーパッドを有し、
    前記ダミーパッドは、前記複数の接合層のいずれかを介して前記配線層に接合されている、請求項３ないし５のいずれかに記載の半導体装置。
  7. 前記ダミーパッドは、前記複数の接合層のうち、前記厚さ方向に沿って視て前記半導体素子の中心に対して最外周に位置する前記複数の接合層のいずれかに対向している、請求項６に記載の半導体装置。
  8. 前記ダミーパッドは、前記複数の接合層のうち、前記厚さ方向に沿って視て四隅に位置する４つの当該接合層のいずれかに対向している、請求項７に記載の半導体装置。
  9. 前記裏面に対向する主面を有する絶縁層をさらに備え、
    前記絶縁層は、前記厚さ方向において前記配線層に対して前記半導体素子とは反対側に位置し、
    前記配線層は、前記主面に配置された複数の本体部を有し、
    前記複数の接合層の各々は、前記複数の本体部のいずれかの上に配置されている、請求項２ないし８のいずれかに記載の半導体装置。
  10. 前記配線層は、前記複数の本体部のいずれかから前記厚さ方向に突出する複数のバンプ部を有し、
    前記複数の接合層は、前記複数のバンプ部に対して個別に配置されている、請求項９に記載の半導体装置。
  11. 前記絶縁層は、前記主面から前記厚さ方向に貫通する複数の貫通部を有し、
    前記配線層は、前記複数の貫通部に個別に収容された部分を含み、かつ前記複数の本体部のいずれかにつながるものを含む複数の基部を有し、
    前記複数の基部の各々は、前記厚さ方向において前記主面とは反対側を向き、かつ前記複数の貫通部のいずれかから露出する底面を有する、請求項９または１０に記載の半導体装置。
  12. 複数の端子をさらに備え、
    前記複数の端子は、前記複数の基部の前記底面を個別に覆っている、請求項１１に記載の半導体装置。
  13. 前記複数の基部の各々は、前記複数の基部のいずれかの前記底面につながり、かつ前記厚さ方向に対して直交する方向を向く側面を有し、
    前記複数の基部の各々の前記側面は、前記複数の貫通部のいずれかから露出する露出部を含む、請求項１２に記載の半導体装置。
  14. 前記複数の端子の各々は、前記複数の基部のいずれかの前記底面を覆う底部と、当該底部につながる前記複数の基部のいずれかの前記露出部を覆う側部と、を有する、請求項１３に記載の半導体装置。
  15. 複数の電子部品をさらに備え、
    前記複数の電子部品の各々は、互いに離れて位置する一対の電極を有し、
    前記複数の電子部品の各々の前記一対の電極は、前記配線層との導通が確保された状態で前記配線層に接合されている、請求項９ないし１４のいずれかに記載の半導体装置。
  16. 前記配線層は、前記複数の本体部のいずれかから前記厚さ方向に突出するものを含む複数の台座部を有し、
    前記複数の電子部品の各々の前記一対の電極は、前記複数の台座部のうち、隣り合う２つの当該台座部に対して個別に接合されている、請求項１５に記載の半導体装置。
  17. 封止樹脂をさらに備え、
    前記封止樹脂は、前記主面および前記配線層の双方に接し、かつ前記半導体素子、および前記複数の電子部品を覆っている、請求項１５または１６に記載の半導体装置。
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