JP2005020195A - 2ポート型アイソレータ及び通信装置 - Google Patents
2ポート型アイソレータ及び通信装置 Download PDFInfo
- Publication number
- JP2005020195A JP2005020195A JP2003180027A JP2003180027A JP2005020195A JP 2005020195 A JP2005020195 A JP 2005020195A JP 2003180027 A JP2003180027 A JP 2003180027A JP 2003180027 A JP2003180027 A JP 2003180027A JP 2005020195 A JP2005020195 A JP 2005020195A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- matching capacitor
- port
- dielectric
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P1/00—Auxiliary devices
- H01P1/32—Non-reciprocal transmission devices
- H01P1/36—Isolators
Landscapes
- Non-Reversible Transmitting Devices (AREA)
Abstract
【解決手段】マイクロ波用フェライト20と、該フェライト20上で互いに絶縁されて交差する第1及び第2中心電極21,22と、前記フェライト20に直流磁界を印加する永久磁石9と、中心電極用接続電極1A,1B,1B’,1Cや第1及び第2の整合容量が形成された多層基板30とを磁性体金属板をモールドしたケース8及び磁性体キャップ4に収容した2ポート型アイソレータ。第2の整合容量のQ値は第1の整合容量のQ値よりも大きく設定されている。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、2ポート型アイソレータ、特に、マイクロ波帯で使用される2ポート型アイソレータ及び通信装置に関する。
【0002】
【従来の技術と問題点】
【特許文献1】
特開平9−232818号公報
【0003】
従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有し、自動車電話、携帯電話等の移動体通信機器の送信回路部に使用されている。この種の非可逆回路素子として2ポート型のものが、例えば、特許文献1の図11や図17に等価回路として開示されている。
【0004】
特許文献1の図17に記載のアイソレータは、従来から一般的に知られている構成であり、信号が入力ポートから出力ポートに伝搬する際、二つの共振回路が共振するために電力ロスが大きく、挿入損失が大きいという問題点を有していた。
【0005】
これに対して、特許文献1の図11に記載のアイソレータは、信号が入力ポートから出力ポートに伝搬する際、入力ポートと出力ポートとの間に配置された共振回路は共振しないので、ここでの電力ロスがなく、挿入損失を大幅に低減できる効果を奏する。
【0006】
ところで、特許文献1の図11に記載されている2ポート型アイソレータにおいて、第1及び第2の整合容量は高Qの誘電体材料からなるシート上に電極を形成し、これらのシートを積層することによって構成していた。挿入損失を抑えるには整合容量のQ値を大きくする必要性による。
【0007】
しかし、高Qの誘電体材料は高純度の原料や高精度の製造工程が必要であり、アイソレータの製造コストの上昇を招いていた。また、高Qの誘電体材料はその比誘電率が比較的小さい傾向にあり、必要な整合容量を得るためには整合容量電極の面積を大きくしたり、積層数を増やす必要があった。そのため、アイソレータの小型化や低コスト化が困難であった。
【0008】
また、整合容量電極を多層基板に内蔵する場合、整合容量電極に接続されるビアホールの面積が小さいとビアホールで大きな導体損が発生し、Q値の大きい整合容量が得られない。そこで、ビアホールは一定以上の面積を有する状態で形成せざるを得なかった。しかし、これでは、ビアホールとそのビアホールが貫通する誘電体シートに形成されている整合容量電極との間に一定以上のクリアランスを設ける必要があるので、ビアホールの面積を大きくするとその分整合容量電極の面積が小さくなり、必要な容量値が得られないという問題点も有していた。
【0009】
そこで、本発明の目的は、低コストで挿入損失の低下を図ることのできる2ポート型アイソレータ及び該アイソレータを備えた通信装置を提供することにある。
【0010】
本発明の他の目的は、小型化を損なうことなく前記目的を達成できる2ポート型アイソレータ及び該アイソレータを備えた通信装置を提供することにある。
【0011】
【課題を解決するための手段及び作用】
前記目的を達成するため、本発明に係る2ポート型アイソレータは、永久磁石と、前記永久磁石により直流磁界が印加されるマイクロ波用フェライトと、前記マイクロ波用フェライトの主面又は内部に配置され、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続されている第1中心電極と、前記第1中心電極と電気的絶縁状態で交差して前記マイクロ波用フェライトの主面又は内部に配置され、一端が出力ポートに電気的に接続され、他端がグランドに電気的に接続されている第2中心電極と、前記入力ポートと前記出力ポートとの間に電気的に接続された第1の整合容量と、前記出力ポートとグランドとの間に電気的に接続された第2の整合容量と、前記入力ポートと前記出力ポートとの間に電気的に接続された抵抗と、を備え、前記第2の整合容量のQ値が前記第1の整合容量のQ値よりも大きいことを特徴とする。
【0012】
本発明者は、2ポート型アイソレータにおいて、挿入損失は第2の整合容量のQ値に大きく影響され、第1の整合容量のQ値にはあまり影響されないことを見出した。その理由は、信号が入力ポートから出力ポートに順方向に流れる際、入出力端子間で電位が同相となるため、順方向の通過電流が第1の整合容量にはあまり流れないからである。
【0013】
本発明に係る2ポート型アイソレータにおいては、第2の整合容量のQ値を第1の整合容量のQ値よりも大きく設定し、第1の整合容量のQ値は小さくてよいため、第1の整合容量の誘電体をQ値の低い安価な材料で形成することが可能である。
【0014】
具体的には、第2の整合容量を形成する誘電体のQ値を第1の整合容量を形成する誘電体のQ値よりも大きくすればよい。この場合、第1及び第2の整合容量は一つの積層基板に内蔵するのが組立工程上有利である。また、第1及び第2の整合容量は単板コンデンサとしてあるいは積層コンデンサとして単体品にて形成されていてもよい。この場合、単体品の誘電体材料は同種でも別種でもよく、電極構成の差異にて第1及び第2の整合容量でQ値を異ならせることができる。
【0015】
本発明に係る2ポート型アイソレータにおいて、第1の整合容量を第1の誘電体シートを介して対向する第1の電極と第2の電極及び第2の誘電体シートを介して対向する前記第2の電極と第3の電極にて形成し、第2の整合容量を第3の誘電体シートを介して対向する前記第3の電極と第4の電極にて形成することができる。この場合、第3の誘電体シートのQ値を第1及び第2の誘電体シートのQ値よりも大きくすればよい。
【0016】
また、第1の整合容量を第1の誘電体シートを介して対向する第1の電極と第2の電極及び第2の誘電体シートを介して対向する前記第2の電極と第3の電極にて形成し、第2の整合容量を前記第1の誘電体シートを介して対向する前記第1の電極と第4の電極、前記第2の誘電体シートを介して対向する前記第4の電極と前記第3の電極及び第3の誘電体シートを介して対向する前記第3の電極と第5の電極にて形成することができる。この場合、第1及び第3の誘電体シートのQ値を第2の誘電体シートのQ値よりも大きくすればよい。
【0017】
さらに、本発明に係る2ポート型アイソレータにおいて、第2の整合容量を形成する電極に接続されるビアホールの面積を、第1の整合容量を形成する電極に接続されるビアホールの面積よりも大きくしてもよい。電極に接続されるビアホールの面積が大きくなれば、その整合容量のQ値は大きくなり、挿入損失が低くなる。一方、第1の整合容量はQ値が比較的低くてもよいので、その電極に接続されるビアホールの面積は小さくてもよく、該ビアホールが貫通する誘電体層の整合容量電極の面積を広げることができる。換言すれば、整合容量電極の層数を増加させたり、積層基板の平面寸法を拡大することなく必要な整合容量を得ることができる。
【0018】
さらに、本発明に係る通信装置は、前記2ポート型アイソレータを備えることにより、小型化、低コスト化の恩恵を受けることができる。
【0019】
【発明の実施の形態】
以下に、本発明に係る2ポート型アイソレータ及び通信装置の実施の形態について添付の図面を参照して説明する。なお、各図面において、斜線を付した部分は導電体であることを示している。
【0020】
(第1実施形態、図1〜図6参照)
本発明に係る2ポート型アイソレータの第1実施形態の分解斜視図を図1に示し、その等価回路を図6に示す。このアイソレータは、2ポート型の集中定数型アイソレータである。図1に示すように、集中定数型アイソレータは、概略、金属製キャップ4とケース8と、永久磁石9と、マイクロ波用フェライト20及び中心電極21,22からなる中心電極組立体13と、樹脂製の枠体12と、多層基板30を備えている。
【0021】
磁石9、中心電極組立体13、枠体12及び多層基板30は、キャップ4とケース8とで形成される箱体内に収容される。このキャップ4とケース8にモールドされている金属板とは磁気回路を形成するため、例えば、軟鉄、フェライトなどの強磁性体からなる材料で形成され、その表面にAgやCuがめっきされている。
【0022】
中心電極組立体13は、矩形状のマイクロ波用フェライト20の上面に第1中心電極21及び第2中心電極22を、絶縁層(図示せず)を介在させて略90°で交差するように配置している。本第1実施形態では、第1中心電極21は3本のラインで構成し、第2中心電極22は2本のラインで構成した。中心電極21,22の両端部はフェライト20の下面に回り込み、図4及び図5を参照して以下に説明するように、多層基板30上に形成した電極1A,1B,1B’,1Cと電気的に接続するための電極51,52,53とされている。
【0023】
第1及び第2中心電極21,22は銅箔を用いてフェライト20に巻きつけてもよいし、フェライト20上あるいは内部に銀ペーストを印刷して形成してもよい。ただし、印刷した方が中心電極21,22の位置精度が高いので、多層基板30との接続が安定する。特に、本第1実施形態のように微小な中心電極用接続電極1A,1B,1B’,1Cと接続する場合には、中心電極21,22を印刷にて形成した方が信頼性、作業性がよい。
【0024】
多層基板30は、図2及び図3に示すように、5枚のセラミック製誘電体シート41〜45を積層したものである。各シート41〜44の上面にはそれぞれ導体層が形成され、5枚目(最下層)のシート45にはその上下面にそれぞれ導体層が形成されている。
【0025】
1層目(最上層)の誘電体シート41の上面には、中心電極用接続電極1A,1B,1B’,1Cが設けられており、かつ、それぞれの電極にはビアホール18a,18b,18c,18dが設けられている。2層目の誘電体シート42の上面には、抵抗膜75(終端抵抗R)やその接続用電極2A,2B’やコンデンサ電極2Bが設けられており、かつ、所定の位置にビアホール18e,18f,18gが形成されている。
【0026】
3層目の誘電体シート43の上面には、コンデンサ電極3Aが設けられており、かつ、所定の位置にビアホール18h,18i,18jが設けられている。4層目の誘電体シート44の上面には、コンデンサ電極4Bが設けられており、かつ、所定の位置にビアホール18k,18l,18mが設けられている。
【0027】
5層目の誘電体シート45の上面には、コンデンサ電極5Cが設けられており、かつ、所定の位置にビアホール18n,18o,18pが設けられている。また、この誘電体シート45の下面には、グランド電極6C及び端子接続用電極6A,6Bが設けられている。
【0028】
それぞれの電極は、スクリーン印刷等の方法により誘電体シート41〜45上に形成されている。電極の材料としては、抵抗率が低く、誘電体シートと同時焼成可能なAg,Cu,Ag−Pdなどが用いられる。グランド電極6C及び端子接続用電極6A,6Bの表面には、Niめっきを下地としてAuめっきが施されている。Niめっきは、電極のAgとAuめっきの固着強度を強くする。Auめっきは、はんだ濡れ性をよくすると共に、導電率が高いのでアイソレータを低挿入損失にできる。
【0029】
各電極の厚みは2〜20μm程度である。誘電体シートは、CaO、Al2O3、SiO2、B2O3、BaO、Nd2O3、TiO2、B2O3などの適宜複数種類を含む焼結誘電体材料からなる。また、誘電体シートの厚みは5〜100μm程度である。なお、誘電体シートや電極の材料や厚さなどに関しては、整合容量C1,C2の容量値と共に後に具体的数値を挙げて示す。
【0030】
抵抗膜75は、パターン印刷等の方法により誘電体シート42の上面に形成されている。抵抗膜75の材料としては、サーメット、カーボン、ルテニウムなどが使用される。抵抗膜75は単独で終端抵抗R(図6参照)を構成する。
【0031】
各ビアホールは、誘電体シート41〜45にレーザ加工やパンチング加工などにより、予めビアホール用の孔を形成した後、それらの孔に導電ペーストを充填することにより形成される。
【0032】
以上の誘電体シート41〜45は積層された後、一体的に焼成され、多層基板30とされる。この多層基板30内において、1層目の電極1Aはビアホール18aを介して2層目の電極2Aに電気的に接続され、さらに、抵抗膜75を介して電極2B’に接続されている。この電極2B’はビアホール18cを介して1層目の電極1B’に電気的に接続されている。
【0033】
また、前記1層目の電極1Aはビアホール18a,18eを介して3層目のコンデンサ電極3Aに電気的に接続されている。このコンデンサ電極3Aはビアホール18h,18m,18pを介して端子接続用電極6Aに電気的に接続されている。
【0034】
1層目の電極1Bはビアホール18bを介して2層目のコンデンサ電極2Bに電気的に接続され、さらに、ビアホール18f,18iを介して4層目のコンデンサ電極4Bに電気的に接続されている。このコンデンサ電極4Bはビアホール18k,18oを介して端子接続用電極6Bに電気的に接続されている。
【0035】
1層目の電極1Cはビアホール18d,18g,18j,18lを介して5層目のコンデンサ電極5Cに電気的に接続されている。このコンデンサ電極5Cはビアホール18nを介して6層目のグランド電極6Cに電気的に接続されている。
【0036】
多層基板30の底面に設けられている電極6A,6Bはケース8に設けた入力端子31及び出力端子32に電気的に接続される。また、グランド電極6Cはケース8にモールドされている磁性金属板上のグランド電極33’に電気的に接続される。グランド電極33’はケース8の外部に突出しているグランド端子33と電気的に接続されている。
【0037】
なお、この多層基板30は、図示しないが、通常、マザーボード状態で作成され、このマザーボードに所定のピッチで形成されたハーフカット溝に沿って折ることにより、あるいは、マザーボードをダイサーやレーザなどで切断することにより、所望のサイズの多層基板30を得る。
【0038】
一方、フェライト20の下面には、図4に示すように、電極51,52,53が形成されている。そして、図5に示すように、電極51は多層基板30上の電極1B,1B’に電気的に接続され、電極52,53は電極1A,1Cにそれぞれ電気的に接続される。さらに、中心電極21の一端部は電極1Aに、他端部は電極1Bに電気的に接続される。中心電極22の一端部は電極1B’に、他端部は電極1Cに電気的に接続される。
【0039】
以上の電気的な接続状態にある本第1実施形態において、その等価回路は図6に示すとおりである。即ち、第1中心電極21はその一端が入力ポートP1に電気的に接続され、他端が出力ポートP2に電気的に接続されている。第2中心電極22はその一端が出力ポートP2に電気的に接続され、他端がグランドポートP3に電気的に接続されている。
【0040】
また、第1の整合容量C1は入力ポートP1と出力ポートP2との間に電気的に接続されている。第2の整合容量C2は出力ポートP2とグランドポートP3との間に電気的に接続されている。抵抗Rは入力ポートP1と出力ポートP2との間に電気的に接続されている。
【0041】
そして、第1の整合容量C1は、誘電体シート42を間に挟んで対向するコンデンサ電極2B,3Aと、誘電体シート43を間に挟んで対向するコンデンサ電極3A,4Bにて形成されている。また、第2の整合容量C2は、誘電体シート44を間に挟んで対向するコンデンサ電極4B,5Cにて形成されている。
【0042】
図6に示す等価回路を有する2ポート型アイソレータにおいては、信号が入力ポートP1から出力ポートP2に伝搬する際、L1とC1とからなる共振回路は共振することがなく、挿入損失が大幅に低減される。
【0043】
また前述の如く、2ポート型アイソレータにおいて、挿入損失は第2の整合容量C2のQ値に大きく影響され、第1の整合容量C1のQ値にはあまり影響されない。従って、本第1実施形態においては、第2の整合容量C2のQ値を第1の整合容量C1のQ値よりも大きくするために、第2の整合容量C2を形成する誘電体シート44のみを高Qの誘電体材料を使用し、低挿入損失を実現した。他の誘電体シート41〜43,45は誘電体シート44よりも低Qの誘電体材料が使用されている。
【0044】
従来は、全ての誘電体シート41〜45を高Qの誘電体材料で形成していたが、誘電体シート41〜43,45に低Qの誘電体材料を使用することにより、多層基板30を安価に製作することができる。また、整合容量C1,C2を一つの多層基板30に内蔵することにより、小型化・低背化が達成される。
【0045】
即ち、誘電体セラミックシートに使用可能で一般的に流通している材料のQ・f値は50〜10000GHz程度である。また、Q・f値が2000GHz以上の誘電体材料の製造には高純度の原料や高精度の製造工程が必要である。それゆえ、第1の整合容量C1を形成する誘電体シート42,43(及びいま一つの誘電体シート41)にはQ・f値が50〜2000GHz程度の誘電体材料を使用し、第2の整合容量C2を形成する誘電体シート44のみにQ・f値が2000〜10000GHz程度の誘電体材料を使用している。
【0046】
本第1実施形態のアイソレータが動作する周波数帯において、第1の整合容量C1のQ値は5〜50程度、第2の整合容量C2のQ値は50〜500程度である。なお、第2の整合容量C2のQ値は、第1の整合容量C1のQ値に比べて大きいほど有効である。
【0047】
ちなみに、本発明者が試作したデータは次のとおりである。アイソレータの動作周波数(中心周波数)は1441MHzである。第1の整合容量C1に関して、その容量値は8.5pF、Q値は30、誘電体シートの材料組成はCaO−Al2O3−SiO2−B2O3系セラミック、該シートの厚みは25μmである。
【0048】
第2の整合容量C2に関して、その容量値は10.5pF、Q値は200、誘電体シートの材料組成はBaO−Nd2O3−TiO2−SiO2−B2O3系セラミック、該シートの厚みは25μmである。
【0049】
また、誘電体材料において、一般的に比誘電率を大きくするほど誘電損失が大きくなる傾向にある。アイソレータの低挿入損失化を達成するためには、比誘電率の大きな誘電体材料を第2の整合容量C2を形成する誘電体シートに使用することはできないが、第1の整合容量C1を形成する誘電体シートとしては使用することができる。従って、第1の整合容量C1のための誘電体シートに比誘電率の大きな誘電体材料を使用することにより、整合容量C1を形成するコンデンサ電極の面積を小さくしたり、整合容量C1を形成する誘電体シートの積層数を削減することが可能になり、小型で低コストのアイソレータを得ることができる。
【0050】
また、ケース8へ収容する前の単体状態における多層基板30は、その上面に形成されている電極1B,1B’は電気的には接続されておらず、整合容量C1と抵抗膜75とが並列回路を構成していないので、整合容量C1の高精度な測定が可能である。
【0051】
(第2実施形態、図7参照)
本第2実施形態は、前記第1実施形態として示した2ポート型の集中定数型アイソレータと基本的には同じ構成、機能を奏するアイソレータである。特に、第2実施形態では、図7に示すように、第2の整合容量C2を形成する電極4B,5Cに接続されるビアホール18b〜18d,18f,18g,18i〜18l,18n,18oの面積を、第1の整合容量C1を形成する電極2B,3A,4Bに接続されるビアホール18a,18e,18h,18m,18pの面積よりも大きくした。
【0052】
誘電体シートに形成可能なビアホールの形状は、製造技術上の理由から直径が0.05〜0.5mm程度である。従って、小径のビアホールは直径が0.05〜0.3mm程度、大径のビアホールは直径が0.3〜0.5mm程度が望ましい。
【0053】
コンデンサ電極に接続されるビアホールの面積を大きくするほど、ビアホールで発生する導体損が少なくなるので、高Qの整合容量を得ることができる。一方、ビアホールとそのビアホールが貫通する誘電体シートに形成されているコンデンサ電極との電気的なショートを防止するため、該電極とビアホールとの間に一定以上のクリアランスを設ける必要がある。従って、高Qの整合容量を得るためにビアホールの面積を大きくすると、コンデンサ電極の形成可能面積が小さくなるので、必要な整合容量値を得るためには、誘電体シートの積層枚数を増やしたり、多層基板30の平面寸法を拡大する必要があり、アイソレータの小型化や低コスト化の実現が困難となる。
【0054】
2ポート型アイソレータにおいて、挿入損失は第2の整合容量のQ値に大きく影響されるが、第1の整合容量のQ値にはあまり影響されない特徴を有している。そこで、本第2実施形態においては、第1の整合容量用電極に接続されるビアホールの面積を小さくして第1の整合容量が低Qになっても挿入損失の面では不利にはならない。一方、第2の整合容量用電極に接続されるビアホールの面積を大きくしているので、第2の整合容量は高Qになり、低挿入損失化が可能である。
【0055】
さらに、第1の整合容量用電極に接続されるビアホールの面積が小さいので、これらのビアホールが貫通する誘電体シートに大きな面積のコンデンサ電極4B,5Cを形成することが可能になり、誘電体シートの積層枚数を増やしたり、多層基板30の平面寸法を拡大することなく必要な整合容量値が得られる。
【0056】
本第2実施形態において、他の構成は前記第1実施形態と同様であり、その作用効果も基本的には第1実施形態と同様である。
【0057】
(第3実施形態、図8及び図9参照)
本第3実施形態は、前記第1実施形態として示した2ポート型の集中定数型アイソレータと基本的には同じ構成、機能を奏するアイソレータである。特に、第3実施形態では、図8に示すように、第1の整合容量を誘電体シート42を介して対向するコンデンサ電極2B,3A及び誘電体シート43を介して対向するコンデンサ電極3A,4Bとで形成し、第2の整合容量を誘電体シート42を介して対向するコンデンサ電極2B,3C、誘電体シート43を介して対向するコンデンサ電極3C,4B及び誘電体シート44を介して対向するコンデンサ電極4B,5Cとで形成した。
【0058】
そして、第2の整合容量C2を形成する誘電体シート42,44に高Qの誘電体材料を使用し、他の誘電体シート41,43,45に誘電体シート42,44よりも低Qの誘電体材料を使用した。
【0059】
また、整合容量C1,C2の容量値を調整するために、表面の誘電体シート41から2層目の電極2Bに対してレーザ法やサンドブラスト法にてトリミングを行い(図8(B)参照)、抵抗膜75に対してもトリミングを行うようにした。図8(A),(B)に示す符号T1,T2,T3はトリミング跡である。
【0060】
多層基板30の製造工程においては、電極のパターンずれや誘電体シートの厚みのばらつき等の原因により、所定の整合容量値の範囲からはずれた不良品が発生する。このような場合、コンデンサ電極をトリミングすることにより、整合容量C1,C2の値を所定の範囲に調整して良品にすることができる。
【0061】
そこで、本第3実施形態では、トリミングの対象となるコンデンサ電極2Bを第1の整合容量C1及び第2の整合容量C2に共用として浅い層(第2層目)に設け、トリミング処理を容易とした。仮に、トリミングの対象となるコンデンサ電極が深い層に設けられていると、レーザ発振器に大出力のものを使用したり、トリミング時間が長くなり、コストアップの要因となる。
【0062】
また、第2層目の誘電体シート42を第2の整合容量と共用するようにしたため、該シート42に高Qの誘電体材料を使用することとした。
【0063】
(第4実施形態、図10参照)
第4実施形態は、本発明に係る通信装置として、携帯電話を例にして説明する。図10は携帯電話220のRF部分の電気回路を示し、222はアンテナ素子、223はデュプレクサ、231は送信側アイソレータ、232は送信側増幅器、233は送信側段間用帯域通過フィルタ、234は送信側ミキサ、235は受信側増幅器、236は受信側段間用帯域通過フィルタ、237は受信側ミキサ、238は電圧制御発振器(VCO)、239はローカル用帯域通過フィルタである。
【0064】
ここに、送信側アイソレータ231として、前記各実施形態として示した2ポート型の集中定数型アイソレータを使用することができる。これらのアイソレータを実装することにより、アイソレータ自体の小型化、低コスト化の恩恵を受けた携帯電話を実現することができる。
【0065】
(他の実施形態)
なお、本発明に係る2ポート型アイソレータは前記実施形態に限定するものではなく、その要旨の範囲内で種々に変更できることは勿論である。
【0066】
【発明の効果】
以上の説明で明らかなように、本発明によれば、信号が入力ポートから出力ポートに伝播する際の挿入損失を低減できると共に、第2の整合容量のQ値が第1の整合容量のQ値よりも大きいため、挿入損失を損なうことなく、第1の整合容量をQ値の低い安価な、及び/又は比較的大きな誘電率が得やすい材料で形成でき、小型化、低コスト化を達成することができる。
【図面の簡単な説明】
【図1】本発明に係る2ポート型アイソレータの第1実施形態を示す分解斜視図である。
【図2】前記第1実施形態を構成する多層基板を各層ごとに示す平面図である。
【図3】前記多層基板を模式的に示す断面図である。
【図4】前記第1実施形態を構成するフェライトの底面図である。
【図5】前記フェライトを前記多層基板上に搭載したときの電極の重なり状態を示す説明図である。
【図6】前記2ポート型アイソレータの電気等価回路図である。
【図7】本発明に係る2ポート型アイソレータの第2実施形態を構成する多層基板を各層ごとに示す平面図である。
【図8】本発明に係る2ポート型アイソレータの第3実施形態を構成する多層基板を各層ごとに示す平面図である。
【図9】図8に示した多層基板を模式的に示す断面図である。
【図10】本発明に係る通信装置の電気回路を示すブロック図である。
【符号の説明】
9…永久磁石
13…中心電極組立体
20…フェライト
21…第1中心電極
22…第2中心電極
30…多層基板
2B,3A,3C,4B,5C…コンデンサ電極
41〜45…誘電体シート
220…携帯電話
C1…第1の整合容量
C2…第2の整合容量
R…抵抗
P1…入力ポート
P2…出力ポート
P3…グランドポート
Claims (7)
- 永久磁石と、
前記永久磁石により直流磁界が印加されるマイクロ波用フェライトと、
前記マイクロ波用フェライトの主面又は内部に配置され、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続されている第1中心電極と、
前記第1中心電極と電気的絶縁状態で交差して前記マイクロ波用フェライトの主面又は内部に配置され、一端が出力ポートに電気的に接続され、他端がグランドに電気的に接続されている第2中心電極と、
前記入力ポートと前記出力ポートとの間に電気的に接続された第1の整合容量と、
前記出力ポートとグランドとの間に電気的に接続された第2の整合容量と、
前記入力ポートと前記出力ポートとの間に電気的に接続された抵抗と、を備え、
前記第2の整合容量のQ値が前記第1の整合容量のQ値よりも大きいこと、
を特徴とする2ポート型アイソレータ。 - 前記第2の整合容量を形成する誘電体のQ値が、前記第1の整合容量を形成する誘電体のQ値よりも大きいことを特徴とする請求項1に記載の2ポート型アイソレータ。
- 前記第1及び第2の整合容量は一つの積層基板に内蔵されていることを特徴とする請求項1又は請求項2に記載の2ポート型アイソレータ。
- 前記第1の整合容量は第1の誘電体シートを介して対向する第1の電極と第2の電極及び第2の誘電体シートを介して対向する前記第2の電極と第3の電極にて形成され、
前記第2の整合容量は第3の誘電体シートを介して対向する前記第3の電極と第4の電極にて形成され、
前記第3の誘電体シートのQ値が前記第1及び第2の誘電体シートのQ値よりも大きいこと、
を特徴とする請求項1又は請求項2に記載の2ポート型アイソレータ。 - 前記第1の整合容量は第1の誘電体シートを介して対向する第1の電極と第2の電極及び第2の誘電体シートを介して対向する前記第2の電極と第3の電極にて形成され、
前記第2の整合容量は前記第1の誘電体シートを介して対向する前記第1の電極と第4の電極、前記第2の誘電体シートを介して対向する前記第4の電極と前記第3の電極及び第3の誘電体シートを介して対向する前記第3の電極と第5の電極にて形成され、
前記第1及び第3の誘電体シートのQ値が前記第2の誘電体シートのQ値よりも大きいこと、
を特徴とする請求項1又は請求項2に記載の2ポート型アイソレータ。 - 前記第2の整合容量を形成する電極に接続されるビアホールの面積が、前記第1の整合容量を形成する電極に接続されるビアホールの面積よりも大きいことを特徴とする請求項1、請求項2、請求項3、請求項4又は請求項5に記載の2ポート型アイソレータ。
- 請求項1、請求項2、請求項3、請求項4、請求項5又は請求項6に記載の2ポート型アイソレータを備えたことを特徴とする通信装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003180027A JP3858853B2 (ja) | 2003-06-24 | 2003-06-24 | 2ポート型アイソレータ及び通信装置 |
US10/817,816 US6992540B2 (en) | 2003-06-24 | 2004-04-06 | Two-port isolator and communication device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003180027A JP3858853B2 (ja) | 2003-06-24 | 2003-06-24 | 2ポート型アイソレータ及び通信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005020195A true JP2005020195A (ja) | 2005-01-20 |
JP3858853B2 JP3858853B2 (ja) | 2006-12-20 |
Family
ID=33535106
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003180027A Expired - Fee Related JP3858853B2 (ja) | 2003-06-24 | 2003-06-24 | 2ポート型アイソレータ及び通信装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6992540B2 (ja) |
JP (1) | JP3858853B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006080172A1 (ja) * | 2005-01-28 | 2006-08-03 | Murata Manufacturing Co., Ltd. | 2ポート型非可逆回路素子及び通信装置 |
WO2007046229A1 (ja) * | 2005-10-21 | 2007-04-26 | Murata Manufacturing Co., Ltd. | 非可逆回路素子、その製造方法及び通信装置 |
JP2007251250A (ja) * | 2006-03-13 | 2007-09-27 | Murata Mfg Co Ltd | 非可逆回路素子及び通信装置 |
WO2008093681A1 (ja) * | 2007-01-30 | 2008-08-07 | Hitachi Metals, Ltd. | 非可逆回路素子及びその中心導体組立体 |
WO2009028112A1 (ja) * | 2007-08-31 | 2009-03-05 | Murata Manufacturing Co., Ltd. | 非可逆回路素子 |
WO2009128534A1 (ja) * | 2008-04-18 | 2009-10-22 | 日立金属株式会社 | 非可逆回路及び非可逆回路素子、並びにそれらに用いる中心導体組立体 |
US8102220B2 (en) | 2008-12-19 | 2012-01-24 | Murata Manufacturing Co., Ltd. | Non-reciprocal circuit device |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090219106A1 (en) * | 2005-10-18 | 2009-09-03 | Hitachi Metals, Ltd | Two-port isolator |
JP4596032B2 (ja) * | 2008-04-09 | 2010-12-08 | 株式会社村田製作所 | フェライト・磁石素子の製造方法、非可逆回路素子の製造方法及び複合電子部品の製造方法 |
JP2010157844A (ja) * | 2008-12-26 | 2010-07-15 | Murata Mfg Co Ltd | 非可逆回路素子 |
CN102569964A (zh) * | 2011-12-09 | 2012-07-11 | 捷考奥电子(上海)有限公司 | 低插损铁氧体微波器件及其铁氧体加工方法 |
WO2015053213A1 (ja) * | 2013-10-11 | 2015-04-16 | 三菱電機株式会社 | 非可逆回路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS577615A (en) | 1980-06-17 | 1982-01-14 | Toshiba Corp | Elastic surface wave filter circuit |
JP3264194B2 (ja) | 1995-12-13 | 2002-03-11 | 株式会社村田製作所 | 非可逆回路素子 |
JP2001267872A (ja) | 2000-03-23 | 2001-09-28 | Matsushita Electric Ind Co Ltd | 積層型ハイパスフィルタ |
JP2002305125A (ja) | 2001-04-06 | 2002-10-18 | Mitsubishi Materials Corp | コンデンサアレイ |
JP2003128456A (ja) | 2001-10-23 | 2003-05-08 | Fujitsu Ltd | 集積セラミック・モジュール |
-
2003
- 2003-06-24 JP JP2003180027A patent/JP3858853B2/ja not_active Expired - Fee Related
-
2004
- 2004-04-06 US US10/817,816 patent/US6992540B2/en not_active Expired - Lifetime
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2443660A (en) * | 2005-01-28 | 2008-05-14 | Murata Manufacturing Co | Two-port non-reciprocal circuit element and communication apparatus |
GB2443660B (en) * | 2005-01-28 | 2010-01-13 | Murata Manufacturing Co | Two-port non-reciprocal circuit element and communication apparatus |
US7239214B2 (en) | 2005-01-28 | 2007-07-03 | Murata Manufacturing Co., Ltd. | Two-port non-reciprocal circuit device and communication apparatus |
WO2006080172A1 (ja) * | 2005-01-28 | 2006-08-03 | Murata Manufacturing Co., Ltd. | 2ポート型非可逆回路素子及び通信装置 |
US7420435B2 (en) | 2005-10-21 | 2008-09-02 | Murata Manufacturing Co., Ltd. | Non-reciprocal circuit element, method for manufacturing the same, and communication device |
WO2007046229A1 (ja) * | 2005-10-21 | 2007-04-26 | Murata Manufacturing Co., Ltd. | 非可逆回路素子、その製造方法及び通信装置 |
JP2007251250A (ja) * | 2006-03-13 | 2007-09-27 | Murata Mfg Co Ltd | 非可逆回路素子及び通信装置 |
JP4631754B2 (ja) * | 2006-03-13 | 2011-02-16 | 株式会社村田製作所 | 非可逆回路素子及び通信装置 |
WO2008093681A1 (ja) * | 2007-01-30 | 2008-08-07 | Hitachi Metals, Ltd. | 非可逆回路素子及びその中心導体組立体 |
US8564380B2 (en) | 2007-01-30 | 2013-10-22 | Hitachi Metals, Ltd. | Non-reciprocal circuit device and its central conductor assembly |
JP5412833B2 (ja) * | 2007-01-30 | 2014-02-12 | 日立金属株式会社 | 非可逆回路素子及びその中心導体組立体 |
WO2009028112A1 (ja) * | 2007-08-31 | 2009-03-05 | Murata Manufacturing Co., Ltd. | 非可逆回路素子 |
WO2009128534A1 (ja) * | 2008-04-18 | 2009-10-22 | 日立金属株式会社 | 非可逆回路及び非可逆回路素子、並びにそれらに用いる中心導体組立体 |
US8384490B2 (en) | 2008-04-18 | 2013-02-26 | Hitachi Metals, Ltd. | Non-reciprocal circuit and non-reciprocal circuit device, and central conductor assembly used therein |
US8102220B2 (en) | 2008-12-19 | 2012-01-24 | Murata Manufacturing Co., Ltd. | Non-reciprocal circuit device |
Also Published As
Publication number | Publication date |
---|---|
JP3858853B2 (ja) | 2006-12-20 |
US20040263278A1 (en) | 2004-12-30 |
US6992540B2 (en) | 2006-01-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1939973B1 (en) | Irreversible circuit element, its manufacturing method and communication apparatus | |
JP4345709B2 (ja) | 非可逆回路素子、その製造方法及び通信装置 | |
WO2007049789A1 (ja) | 非可逆回路素子 | |
KR100643145B1 (ko) | 집중 정수형 비상반소자 | |
JP3858853B2 (ja) | 2ポート型アイソレータ及び通信装置 | |
JP5082858B2 (ja) | 非可逆回路素子 | |
JP4665786B2 (ja) | 非可逆回路素子及び通信装置 | |
US8058945B2 (en) | Ferrite magnet device, nonreciprocal circuit device, and composite electronic component | |
JP2006050543A (ja) | 非可逆回路素子 | |
JP2009049879A (ja) | 2ポート型非可逆回路素子 | |
JP4947289B2 (ja) | 非可逆回路素子 | |
JP3858852B2 (ja) | 2ポート型アイソレータおよび通信装置 | |
JP3979402B2 (ja) | 2ポート型アイソレータ、その特性調整方法および通信装置 | |
JP4548383B2 (ja) | 非可逆回路素子及び通信装置 | |
JP3705253B2 (ja) | 3ポート型非可逆回路素子および通信装置 | |
JP3852373B2 (ja) | 2ポート型非可逆回路素子および通信装置 | |
JP4423619B2 (ja) | 非可逆回路素子 | |
US6888432B2 (en) | Laminated substrate, method of producing the same, nonreciprocal circuit element, and communication device | |
JP5120101B2 (ja) | フェライト・磁石素子の製造方法 | |
JP4631754B2 (ja) | 非可逆回路素子及び通信装置 | |
JP2003204207A (ja) | 非可逆回路素子 | |
JP4192883B2 (ja) | 2ポート型非可逆回路素子および通信装置 | |
JP4293118B2 (ja) | 非可逆回路素子および通信装置 | |
JP2004296927A (ja) | 電子部品収納用配線基板 | |
JP4348698B2 (ja) | 非可逆回路素子 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050512 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060620 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060720 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060829 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060911 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3858853 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090929 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100929 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100929 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110929 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120929 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120929 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130929 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |