JP5388478B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5388478B2
JP5388478B2 JP2008132289A JP2008132289A JP5388478B2 JP 5388478 B2 JP5388478 B2 JP 5388478B2 JP 2008132289 A JP2008132289 A JP 2008132289A JP 2008132289 A JP2008132289 A JP 2008132289A JP 5388478 B2 JP5388478 B2 JP 5388478B2
Authority
JP
Japan
Prior art keywords
shunt
film
contact plug
lower layer
layer contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008132289A
Other languages
English (en)
Other versions
JP2009283569A (ja
Inventor
真 和田
明広 梶田
和幸 東
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008132289A priority Critical patent/JP5388478B2/ja
Priority to US12/468,504 priority patent/US8022461B2/en
Publication of JP2009283569A publication Critical patent/JP2009283569A/ja
Application granted granted Critical
Publication of JP5388478B2 publication Critical patent/JP5388478B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明は、半導体装置に係り、例えば、メモリ素子領域内に形成される配線構造に関する。
ＮＡＮＤフラッシュメモリを始めとするメモリ素子全般においては、メモリ素子部にリソグラフィの解像度限界に近いサイズの金属配線（ビット線）が用いられる。メモリ素子部のビット線は主として、配線幅と絶縁膜の幅が１対１となるような、ラインアンドスペースのパターンで形成される。１対１のラインアンドスペースパターンを用いることで、周期的な繰り返しパターンとなるので、リソグラフィの解像度が向上し、より微細な配線パターンが形成できる。また、メモリ素子部には、上述した１対１のラインアンドスペースパターンの中に、平行にシャント線と呼ばれる配線が配置されるレイアウトが採用される場合がある。シャント線はメモリ素子部の複数のトランジスタのソース線の電荷の充放電に使用される配線であり、シャント線には下層コンタクトプラグと上層コンタクトプラグが接続されている。下層コンタクトプラグを介して、メモリ素子部の複数のトランジスタのソース線につながれ、上層コンタクトを介して制御回路につながる。シャント線に接続される上層コンタクトプラグは、周辺回路部で使われるコンタクトプラグと同層に同時に作られるため、ビット線よりも、その直径が大きくなる。そのため、従来、シャント線は、上層コンタクトプラグの径と同等或いはそれより太い配線幅で形成されていた。このように、配線幅を太くすることで上層コンタクトプラグがシャント線から外れないようにしていた。
しかしながら、シャント線を太くするとリソグラフィの周期性が崩れてしまうので、微細な複数のビット線のすぐ隣に、太幅のシャント線を配置することは困難である。そのため、従来、ビット線とシャント線との間にスペースを設けて、周期性が改善するようにコントロールする、あるいは補助パターンをフォトマスクに配置して周期性を保つ、などの対策が必要であった。しかし、ビット線とシャント線との間にスペースを設けると、その分だけチップ面積が増加してしまうといった問題があった。さらに、これらの施策を行っても、シャント線脇の微細配線における光学コントラストの低下や、リソグラフィ解像度の低下は完全には取り除くことができないのが現状である。さらに、シャント線の脇の何本かの微細配線はパターンが崩れやすいので、ビット線としては使用できない。そのため、これらをデバイス動作させないダミー配線としなければならなかった。そして、ダミー配線を設けると、その分だけチップ面積が増加してしまうといった問題があった。
ここで、近年の高集積化及び高性能化に伴って、ＬＳＩの高速性能化を達成するために、メモリ素子部においても配線材料を従来のアルミニウム（Ａｌ）合金から低抵抗の銅（Ｃｕ）或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。一方、シャント線につながる下層コンタクトプラグや上層コンタクトプラグには、アルミニウム（Ａｌ）やタングステン（Ｗ）が使用されている。ここで、特に、プラグ材料にＡｌを用いた場合、ＡｌコンタクトプラグとＣｕ配線とを直接接触させるとＣｕがＡｌと合金反応を起こしてしまう。そのため、ＡｌコンタクトプラグとＣｕ配線との間にはバリアメタル膜を配置する必要がある。
ここで、メモリアレイ領域のデバイス部分でセンスアンプとなる太幅配線部分を２つのタングステン配線とし、２つのタングステン配線を跨る接続用配線が、２つのタングステン配線の隙間部分に形成されたスルーホールに充填された他の配線層への連結路となるコネクタプラグに接続するという技術が開示されている（例えば、特許文献１参照）。しかしながら、この技術は、ビット線がつながるセンスアンプに関する技術であって、太幅のシャント線を複数のビット線の中に平行に並べる場合の問題を解決するものではない。
特開２００５−１９７８４号公報
本発明は、リソグラフィの解像度や、光学コントラストを向上させると共にメモリ素子領域部のチップ面積を縮小させる半導体装置を提供することを目的とする。
本発明の一態様の半導体装置は、メモリ素子領域内で、同一線幅及び同一ピッチで繰り返し配置される複数のビット線と、前記メモリ素子領域内で、前記複数のビット線と同層で、かつ平行に形成され、前記複数のビット線と同一線幅及び同一ピッチで配置される複数のシャント線と、前記複数のシャント線の上層側から前記複数のシャント線に跨って接続するように配置される上層コンタクトプラグと、を備え、
少なくとも１つのシャント線がその線幅を完全に前記上層コンタクトプラグ内に含むように前記上層コンタクトプラグが前記複数のシャント線に接続されることを特徴とする。
本発明によれば、リソグラフィの解像度や、光学コントラストを向上させると共にメモリ素子領域部のチップ面積を縮小させる半導体装置を提供することができる。
実施の形態１．
以下、実施の形態１について、図面を用いて説明する。
図１は、実施の形態１における半導体装置の構成の一例を示す上面図である。
図１において、実施の形態１における半導体装置では、メモリ素子領域内で、複数のビット線１０が同一線幅及び同一ピッチで平行に繰り返し配置される。ここでは、１：１のラインアンドスペースのピッチで配置される。例えば、配線幅とスペース幅が２０〜４０ｎｍで形成される。図１では、ビット線１０が配置される領域を”Ａ”で示している。以下、各図において同様である。そして、複数のビット線１０の中に、複数のシャント線３０が、複数のビット線１０と同層で、かつ平行に配置される。そして、複数のシャント線３０は、複数のビット線１０と同一線幅及び同一ピッチで配置される。図１では、シャント線３０が配置される領域を”Ｂ”で示している。以下、各図において同様である。また、ビット線１０とシャント線３０との間には、複数のビット線１０と同一線幅及び同一ピッチでかつ平行にダミー配線２０が配置される。図１では、ダミー配線２０が配置される領域を”Ｃ”で示している。以下、各図において同様である。また、複数のシャント線３０の上層側から複数のシャント線３０に跨って接続するように上層コンタクトプラグ３４が配置される。上層コンタクトプラグ３４は、上述したように周辺回路部で使われるコンタクトプラグと同層に同時に作られるため、ビット線１０の線幅よりも、その径が大きくなっている。そのため、少なくとも１つのシャント線３０がその線幅を完全に上層コンタクトプラグ３４内に含むように上層コンタクトプラグ３４が複数のシャント線３０に接続される。従来、シャント線は、上層コンタクトプラグ３４の径よりも太い配線幅で形成されていたため、リソグラフィの周期性が崩れてしまっていたが、実施の形態１の構成により、リソグラフィの周期性を保つことができる。よって、従来、例えば、２００ｎｍ以上必要であったビット線１０とシャント線３０との間のスペースを不要とすることができる。その結果、そのスペース分だけメモリ素子領域内のチップ面積を小さくすることができる。さらに、微細配線パターンの周期性が常に一定に保たれるので、シャント線３０の両側部分について、光学コントラストを向上させることができると共にリソグラフィの解像度を向上させることができる。従来は、シャント線を太幅配線にしていたのでリソグラフィ解像度の低下・光学コントラストの低下の影響を受け、そのため、シャント脇の複数本の微細配線をダミー配線としなくてはならなかったが、実施の形態１の構成では、リソグラフィ解像度・光学コントラストの低下がないのでパターンの崩れが無くなる、或いは従来よりも抑制される。よって、ダミー配線２０は、上層コンタクトプラグ３４の合わせずれ分だけを考慮して配置すればよい。コンタクトの合わせずれ距離は、従来のリソグラフィの解像度や光学コントラストが低下していた領域に比べて、はるかに小さい。よって、実施の形態１におけるダミー配線２０の本数は、従来必要であったダミー配線の本数よりも少なくすることができる。その結果、減らせたダミー配線とダミー配線間のスペース分だけさらにメモリ素子領域内のチップ面積を小さくすることができる。
また、図１では、一例として、３本のシャント線３０を配置しているが、本数はこれに限るものではない。２本以上であればよい。シャント線３０は、複数のビット線１０と同一線幅及び同一ピッチで配置されるため、ビット線１０の線幅及びピッチに合わせて適宜本数を調整すればよい。全てのシャント線３０の線幅と各シャント線３０間のスペース幅との合計が上層コンタクトプラグ３４の径以上になるように複数のシャント線３０が配置されると好適である。
また、図１において、下層側から複数のビット線１０にそれぞれ接続するように、複数のビット線用下層コンタクトプラグ１２が配線の延びる方向に対して同位置に配置される。そして、その位置に合わせて、下層側からシャント線用下層コンタクトプラグ３２が複数のシャント線３０の１つに接続するように配置される。図１では、３本のシャント線３０の中央のシャント線３０に接続しているが、これに限るものではない。その他のシャント線３０に接続させても構わない。そして、下層コンタクトプラグ３２は、メモリ素子部の複数のトランジスタのソース線に接続する。直接接続するようにしてもよいし、下層に他の配線を配置して、かかる下層配線を介してメモリ素子部の複数のトランジスタのソース線に接続させても構わない。図１では、各ダミー配線２０についても下層側からビット線用下層コンタクトプラグ１２の位置に合わせてダミー用下層コンタクトプラグ２２が配置される。ダミー用の下層コンタクトプラグ２２は、ダミーなのでメモリ回路の動作に影響しないように回路と電気的に接続させないことは言うまでもない。このように、ビット線１０とダミー配線２０とシャント線３０に対して、同じ位置に略周期的に下層コンタクトプラグが配置される。これらの下層コンタクトプラグ１２，２２，３２を同時に形成する場合に、パターンの周期性が一定に近いため、隣り合うコンタクトのリソグラフィ解像度や光学コントラストを向上させることができる。従来の構成では、ダミー配線と太幅のシャント線の間に、広いスペースがあったので、シャント部コンタクトの解像度には影響しない。一方、ダミー配線２０とシャント線３０の間に、広いスペースがなく、ダミー配線２０横にシャント部の微細な配線が隣り合うため、ダミー配線２０の下に下層コンタクト２２を形成することは、ビット線１０用の下層コンタクト１２ばかりでなく、シャント線３０の下層コンタクト３２のリソグラフィ解像度向上にも有効である。
図２は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。図２において、実施の形態１の半導体装置の製造方法では、層間絶縁膜形成工程（Ｓ１０２）と、コンタクトホール形成工程（Ｓ１０４）と、バリアメタル膜形成工程（Ｓ１０６）と、タングステン（Ｗ）膜形成工程（Ｓ１０８）と、研磨工程（Ｓ１１０）と、エッチングストッパ膜形成工程（Ｓ１１２）と、層間絶縁膜形成工程（Ｓ１１６）と、トレンチ形成工程（Ｓ１１８）と、バリアメタル膜形成工程（Ｓ１２０）と、シード膜形成工程（Ｓ１２２）と、めっき及びアニール工程（Ｓ１２４）と、研磨工程（Ｓ１２６）と、エッチングストッパ膜形成工程（Ｓ１２８）と、層間絶縁膜形成工程（Ｓ１３０）と、コンタクトホール形成工程（Ｓ１３２）と、バリアメタル膜形成工程（Ｓ１４０）と、アルミニウム（Ａｌ）膜形成工程（Ｓ１４２）と、研磨工程（Ｓ１４４）という一連の工程を実施する。
図３〜９，１１〜１３は、図２のフローチャートに対応して実施される工程を表す工程断面図である。
図３では、図２の層間絶縁膜形成工程（Ｓ１０２）からバリアメタル膜形成工程（Ｓ１０６）までを示している。
図３（ａ）において、層間絶縁膜形成工程（Ｓ１０２）として、メモリ素子内のトランジスタやキャパシタ等の部分が形成された基板２００の表面にＣＶＤ（化学気相成長）法によって、例えば、膜厚２００ｎｍの層間絶縁膜２１０を形成する。層間絶縁膜２１０の材料として、例えば、ＴＥＯＳ−ＳｉＯ２（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ−ＳｉＯ２）が好適である。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。また、基板２００として、例えば、直径３００ミリのシリコンウェハを用いる。ここでは、トランジスタやキャパシタ等のデバイス部分の図示を省略している。また、基板２００には、さらにその他の配線や周辺回路が形成されていても構わない。
図３（ｂ）において、コンタクトホール形成工程（Ｓ１０４）として、リソグラフィ工程とドライエッチング工程でデバイス部分と接続するためのコンタクトホール構造である基板２００まで貫通する開口部１５０，１５２を層間絶縁膜２１０内に形成する。例えば、直径３０ｎｍ、深さ２００ｎｍの開口部１５０，１５２を形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て層間絶縁膜２１０の上にレジスト膜が形成された基板２００に対し、露出した層間絶縁膜２１０を異方性エッチング法により除去することで、基板２００の表面に対し、略垂直に開口部１５０，１５２を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１５０，１５２を形成すればよい。ここでは、開口部１５０がビット線及びダミー配線用のコンタクトホール、開口部１５２がシャント線用のコンタクトホールを示している。実施の形態１では、ビット線１０とダミー配線２０とシャント線３０に対して、同じ位置に略周期的に下層コンタクトプラグが配置されるのでパターンの周期性が一定に近い。そのため、開口部１５０，１５２を同時に形成する際に、リソグラフィの解像度や光学コントラストを向上させることができる。
図３（ｃ）において、バリアメタル膜形成工程（Ｓ１０６）として、エッチングにより形成された開口部１５０，１５２内面上及び層間絶縁膜２１０表面上にバリアメタル材料を用いたバリアメタル膜２４０を形成する。スパッタ法を用いるスパッタリング装置内で窒化チタン（ＴｉＮ）膜を例えば膜厚５ｎｍ堆積し、バリアメタル膜２４０を形成する。バリアメタル材料の堆積方法としては、ＰＶＤ法に限らず、原子層気相成長法やＣＶＤ法などを用いることができる。ＰＶＤ法を用いる場合より被覆率を良くすることができる。また、バリアメタル膜の材料としては、ＴｉＮの他、タンタル（Ｔａ）、チタン（Ｔｉ）、窒化タンタル（ＴａＮ）、もしくはＴｉとＴｉＮ等これらを組合せて用いた積層膜であっても構わない。
図４では、図２のＷ膜形成工程（Ｓ１０８）からエッチングストッパ膜形成工程（Ｓ１１２）までを示している。
図４（ａ）において、Ｗ膜形成工程（Ｓ１０８）として、バリアメタル膜２４０が形成された開口部１５０，１５２内及び基板２００表面上に、ＣＶＤ法によって、例えば、膜厚４００ｎｍのＷ膜２６０を形成して、開口部１５０，１５２をＷ膜２６０で埋める。ここでは、Ｗの他に、ＡｌやＣｕを用いても好適である。
図４（ｂ）において、研磨工程（Ｓ１１０）として、基板２００の開口部１５０，１５２からはみ出た余分なＷ膜２６０とバリアメタル膜２４０をＣＭＰ法により研磨して、平坦化する。これにより、図１に示した下層コンタクトプラグ１２，２２，３２を形成することができる。
図４（ｃ）において、エッチングストッパ膜形成工程（Ｓ１１２）として、下層コンタクトプラグ１２，２２，３２上及び層間絶縁膜２１０上に、ＣＶＤ法によってエッチングストッパ膜２１２を例えば２０〜５０ｎｍの膜厚で形成する。エッチングストッパ膜２１２の材料として、窒化シリコン（ＳｉＮ）、炭窒化シリコン（ＳｉＣＮ）、或いは酸窒化シリコン（ＳｉＯＮ）等を用いることができる。エッチングストッパ膜２１２は、後述するトレンチ形成や上層コンタクト用のコンタクトホール形成の際のエッチングストッパとして用いる。
図５では、図２の層間絶縁膜形成工程（Ｓ１１６）からトレンチ形成工程（Ｓ１１８）までを示している。
図５（ａ）において、層間絶縁膜形成工程（Ｓ１１６）として、エッチングストッパ膜２１２上に、ＣＶＤ法によって、例えば、膜厚５０ｎｍの層間絶縁膜２２０を形成する。層間絶縁膜２２０の材料として、例えば、ＳｉＯ２、或いは低誘電率（ｌｏｗ−ｋ）材料を用いると好適である。ｌｏｗ−ｋ材を用いることで、比誘電率ｋが、ＳｉＯ２膜を用いる場合の約４．２から例えば３．５以下に下げることができる。これにより、配線間の寄生容量を低減することができる。ｌｏｗ−ｋ材料としては、ポリメチルシロキサン、ポリシロキサン、ハイドロジェンシロセスキオキサン、メチルシロセスキオキサンなどのシロキサン骨格を有する膜、ポリアリーレンエーテル、ポリベンゾオキサゾール、ポリベンゾシクロブテンなどの有機樹脂を主成分とする膜、および多孔質シリカ膜などのポーラス膜からなる群から選択される少なくとも一種を用いることができる。かかるｌｏｗ−ｋ材料を用いた層間絶縁膜２２０では、比誘電率が２．５未満の低誘電率を得ることができる。ＣＶＤ法以外の形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ（ｓｐｉｎ ｏｎ ｄｉｅｌｅｃｔｒｉｃ ｃｏａｔｉｎｇ）法を用いることができる。例えば、スピナーで成膜し、このウエハをホットプレート上で窒素雰囲気中でのベークを行った後、最終的にホットプレート上で窒素雰囲気中ベーク温度よりも高温でキュアを行なうことにより形成することができる。ｌｏｗ−ｋ材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。
図５（ｂ）において、トレンチ形成工程（Ｓ１１８）として、リソグラフィ工程とドライエッチング工程で下層コンタクトプラグと接続するための配線溝（トレンチ）構造である開口部１６０，１６２を、エッチングストッパ膜２１２をエッチングストッパとして、層間絶縁膜２２０内に形成する。例えば、配線幅３０ｎｍ、深さ５０ｎｍの開口部１６０，１６２を形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て層間絶縁膜２２０の上にレジスト膜が形成された基板２００に対し、露出した層間絶縁膜２２０を異方性エッチング法により除去することで、基板２００の表面に対し、略垂直に開口部１６０，１６２を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１６０，１６２を形成すればよい。そして、開口部１６０，１６２を、層間絶縁膜２２０内に形成した後、エッチングストッパ膜２１２をエッチングすることで下層コンタクトプラグ１２，２２，３２まで貫通させることができる。ここでは、あえて多少の合わせずれが生じた場合について示している。実施の形態１では、ビット線１０とダミー配線２０とシャント線３０が、すべて１：１のラインアンドスペースパターンとしてレイアウトされているため、パターンの周期性が一定となっている。そのため、開口部１６０，１６２を同時に形成する際に、上述したようにリソグラフィの解像度や光学コントラストを向上させることができる。ここでは、開口部１６０がビット線及びダミー配線用のトレンチ、開口部１６２がシャント線用のトレンチを示している。
図６では、図２のバリアメタル膜形成工程（Ｓ１２０）からシード膜形成工程（Ｓ１２２）までを示している。
図６（ａ）において、バリアメタル膜形成工程（Ｓ１２０）として、エッチングにより形成された開口部１６０，１６２内面上及び層間絶縁膜２２０表面上にバリアメタル材料を用いたバリアメタル膜２４２を形成する。スパッタ法を用いるスパッタリング装置内でＴｉ膜を例えば膜厚５ｎｍ堆積し、バリアメタル膜２４２を形成する。バリアメタル材料の堆積方法としては、ＰＶＤ法に限らず、原子層気相成長法やＣＶＤ法などを用いることができる。ＰＶＤ法を用いる場合より被覆率を良くすることができる。また、バリアメタル膜の材料としては、Ｔｉの他、Ｔａ、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、ＴａＮ、ＴｉＮ、窒化ルテニウム（ＲｕＮ）、窒化マンガン（ＭｎＮ）もしくはＴｉとＴｉＮ等これらを組合せて用いた積層膜であっても構わない。
図６（ｂ）において、シード膜形成工程（Ｓ１２２）として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５０としてバリアメタル膜２４２が形成された開口部１６０，１６２内壁及び基板２００表面に堆積（形成）させる。シード膜の堆積方法としては、ＰＶＤ法に限らず、原子層気相成長法やＣＶＤ法などを用いることができる。
図７では、図２のめっき及びアニール工程（Ｓ１２４）から研磨工程（Ｓ１２６）までを示している。
図７（ａ）において、めっき及びアニール工程（Ｓ１２４）として、シード膜２５０をカソード極として、電解めっき等の電気化学成長法により導電性材料の一例となるＣｕ膜２６２をシード膜２５０が形成された開口部１６０，１６２及び基板２００表面に堆積させる。ここでは、例えば、膜厚１０００ｎｍのＣｕ膜２６２を堆積させ、アニール処理を行なう。
図７（ｂ）において、研磨工程（Ｓ１２６）として、ＣＭＰ法によって、基板２００の表面を研磨して、開口部以外に表面に堆積した配線層となるシード膜２５０を含むＣｕ膜２６２とバリアメタル膜２４２を研磨除去する。このように導電性材料を研磨して、バリアメタル膜２４２が内面上に形成されている開口部１６０，１６２に導電性材料を選択的に残置させる。その結果、図７（ｂ）に示すように平坦化することができる。以上により、１：１のラインアンドスペースパターンで平行に配列された、複数のビット線１０、複数のダミー配線２０、及び複数のシャント線３０を同時に形成することができる。
図８では、図２のエッチングストッパ膜形成工程（Ｓ１２８）から層間絶縁膜形成工程（Ｓ１３０）までを示している。
図８（ａ）において、エッチングストッパ膜形成工程（Ｓ１２８）として、複数のビット線１０、複数のダミー配線２０、及び複数のシャント線３０上及び層間絶縁膜２２０上に、ＣＶＤ法によってエッチングストッパ膜２２２を例えば５０〜１００ｎｍの膜厚で形成する。エッチングストッパ膜２２２の材料として、ＳｉＮ、ＳｉＣＮ、或いはＳｉＯＮ等を用いることができる。エッチングストッパ膜２２２は、後述する上層コンタクト用のコンタクトホール形成の際のエッチングストッパとして用いることができる。
図８（ｂ）において、層間絶縁膜形成工程（Ｓ１３０）として、エッチングストッパ膜２２２上に、ＣＶＤ法によって、例えば、膜厚２００ｎｍの層間絶縁膜２３０を形成する。層間絶縁膜２３０の材料として、例えば、ＳｉＯ２を用いると好適である。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。
図９では、図２のコンタクトホール形成工程（Ｓ１３２）を示している。
図９において、コンタクトホール形成工程（Ｓ１３２）として、リソグラフィ工程とドライエッチング工程で複数のシャント線３０と接続するためのコンタクトホール構造であるエッチングストッパ膜２１２まで貫通する開口部１７０を層間絶縁膜２３０，２２０内及びエッチングストッパ膜２２２内に形成する。例えば、直径１５０ｎｍ、深さ３００ｎｍの開口部１７０を形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て層間絶縁膜２３０の上にレジスト膜が形成された基板２００に対し、露出した層間絶縁膜２３０を異方性エッチング法により除去することで、基板２００の表面に対し、略垂直に開口部１７０を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１７０を形成すればよい。ここでは、層間絶縁膜２３０とエッチングストッパ膜２２２をエッチングした後、さらに、エッチングストッパ膜２１２をエッチングストッパとして層間絶縁膜２２０をエッチングする。
ここで、エッチングストッパ膜２２２をエッチングストッパとして層間絶縁膜２３０をエッチングする。そして、その後にエッチングストッパ膜２２２に対して多少のオーバーエッチングをすることで層間絶縁膜２２０の途中までエッチングするようにしても構わない。しかし、その際には以下のような問題が生じる場合がある。
図１０は、層間絶縁膜の途中でエッチングを停止した場合の層間絶縁膜の表面形状の一例を示す図である。
層間絶縁膜２２０の途中でエッチングを停止した場合、図１０に示すように、開口部１７０の底面に位置する層間絶縁膜２２０の表面が不均一な曲面形状Ｒになってしまう場合がある。シャント線３０には、上層コンタクトプラグ３４が接続されるが、シャント線３０はＣｕを材料とし、上層コンタクトプラグ３４はＡｌを材料とする。そのため、ＣｕとＡｌとを直接接触させると上述したように合金反応が起きてしまい、ボイド等の発生要因となってしまう。そのために、ＣｕとＡｌとの間に後述するようにバリアメタル膜を形成する。このバリアメタル膜を形成する場合、理想的にはコンタクトホールとなる開口部１７０の底面が平らであり、さらにシャント線３０間毎にコンタクトホールの底面の高さが揃っている方が膜切れを起こしにくい。どこかで膜切れを起こしバリアメタル膜が存在しない箇所が生じるとそこでＣｕとＡｌとが直接接触してしまう恐れがある。よって、バリアメタル膜が膜切れを起こさないよう形成することが望ましい。しかし、図１０に示すように、層間絶縁膜２２０の表面が不均一な曲面形状Ｒになってしまうとバリアメタル膜が膜切れを起こす可能性がある。そこで、実施の形態１では、層間絶縁膜２２０の途中でエッチングを停止するのではなく、エッチングストッパ膜２１２をエッチングストッパとして層間絶縁膜２２０をエッチングストッパ膜２１２まで貫通するようにエッチングする。これにより、開口部１７０底面の層間絶縁膜２２０を完全に除去することができる。よって、開口部１７０底面は平らなエッチングストッパ膜２１２が露出することになる。また、エッチングストッパ膜２１２は、シャント線３０間毎の高さが揃っている。よって、膜切れを起こさないようにバリアメタル膜を形成することができる。層間絶縁膜の途中でエッチングを停止した場合に生じ得る開口部１７０の底面形状はこれに限るものではない。以下に他の場合について示す。
図１１は、層間絶縁膜の途中でエッチングを停止した場合の層間絶縁膜の表面形状の他の一例を示す図である。
層間絶縁膜２２０の途中でエッチングを停止した場合、図１１に示すように、開口部１７０の底面に位置する層間絶縁膜２２０の表面の高さが不揃いになる場合がある。特に、シャント線３０と開口部１７０との合わせずれにより生じる端のシャント線３０の外側の開口部１７０の底面（スリットＳ）が、シャント線３０間の開口部１７０の底面よりも、高さが高くなってしまうことが起こりやすい。図１１では、その段差をＤ１で示している。端のシャント線３０の外側の領域は、シャント線３０間の領域よりも幅が狭くなりやすいのでエッチング速度が低下しやすい。そのため、上述した段差が生じ得ることになる。このように、コンタクトホールの底面の高さが揃っていないと膜切れを起こす可能性がある。どこかで膜切れを起こしバリアメタル膜が存在しない箇所が生じるとそこでＣｕとＡｌとが直接接触してしまう恐れがある。そこで、実施の形態１では、層間絶縁膜２２０の途中でエッチングを停止するのではなく、エッチングストッパ膜２１２をエッチングストッパとして層間絶縁膜２２０をエッチングストッパ膜２１２まで貫通するようにエッチングする。これにより、開口部１７０底面の層間絶縁膜２２０を完全に除去することができる。よって、開口部１７０底面の位置の違いによる段差を無くし、平坦にすることができる。よって、膜切れを起こさないようにバリアメタル膜を形成することができる。また、層間絶縁膜２２０の途中でエッチングを停止するよりエッチングストッパ膜２１２まで貫通するようにエッチングした方がエッチング制御を容易にすることができる。
図１２では、図２のバリアメタル膜形成工程（Ｓ１４０）を示している。
図１２において、バリアメタル膜形成工程（Ｓ１４０）として、エッチングにより形成された開口部１７０内面上及び層間絶縁膜２３０表面上にバリアメタル材料を用いたバリアメタル膜２４４を形成する。スパッタ法を用いるスパッタリング装置内でＴｉＮ膜を例えば膜厚５ｎｍ堆積し、バリアメタル膜２４４を形成する。バリアメタル材料の堆積方法としては、ＰＶＤ法に限らず、原子層気相成長法やＣＶＤ法などを用いることができる。ＰＶＤ法を用いる場合より被覆率を良くすることができる。また、バリアメタル膜の材料としては、ＴｉＮの他、Ｔａ、Ｔｉ、ＴａＮ、もしくはＴｉとＴｉＮ等これらを組合せて用いた積層膜であっても構わない。ここで、層間絶縁膜２２０の形状を図１０，１１のように形成した場合においても好適な条件を選択することによりバリアメタル膜２４４を形成することができる。
図１３では、図２のＡｌ膜形成工程（Ｓ１４２）を示している。
図１３において、Ａｌ膜形成工程（Ｓ１４２）として、バリアメタル膜２４４が形成された開口部１７０内及び基板２００表面上に、例えばＰＶＤ法によって、例えば、膜厚１０００ｎｍのＡｌ膜２６４を形成して、開口部１７０をＡｌ膜２６４で埋め込む。ここでは、Ａｌの他に、ＷやＣｕを用いても構わない。また成膜法もＰＶＤ法に限らず、ＣＶＤ法などを用いることができる。
図１４では、図２の研磨工程（Ｓ１４４）を示している。
図１４において、研磨工程（Ｓ１４４）として、基板２００の開口部１７０からはみ出た余分なＡｌ膜２６４とバリアメタル膜２４４をＣＭＰ法により研磨して、平坦化する。これにより、図１に示した上層コンタクトプラグ３４を形成することができる。
以上のように、実施の形態１における半導体装置では、エッチングストッパ膜２１２（第１の絶縁膜）が複数のビット線１０の側面側に配置される。そして、エッチングストッパ膜２１２とは膜種が異なる層間絶縁膜２２０（第２の絶縁膜）が、エッチングストッパ膜２１２上であって複数のビット線１０の側面側に配置される。そして、バリアメタル膜２４４が、少なくとも底面でエッチングストッパ膜２１２と接触して配置される。そして、上層コンタクトプラグ３４がバリアメタル膜２４４上に配置される。バリアメタル膜２４４が、エッチングストッパ膜２１２上に突き出たシャント線３０の側面及び上面を覆っているため、上層コンタクトプラグ３４の材料となるＡｌとシャント線３０の材料となるＣｕの接触を回避させることができる。
図１５は、図１のレイアウトにおける上層コンタクトプラグが合わせずれを起こした場合を示す上面図である。図１５では、図１のビット線１０の一部の図示を省略している。
上層コンタクトプラグ３４が合わせずれを起こして形成されたとしても、シャント線３０の側面側にはダミー配線２０が存在する。ダミー配線２０はメモリ回路の動作に関係ないので上層コンタクトプラグ３４がダミー配線に接触したとしても誤動作はしない。また、上層コンタクトプラグ３４が合わせずれを起こしたとしてもすべてのシャント線３０を外すほどのずれは通常生じない。このように、図１に示す半導体装置の構成では、上層コンタクトプラグ３４が合わせずれを起こしたとしても上層コンタクトプラグ３４を複数のシャント線３０の少なくとも１つには電気的に接続させることができる。特に、３本のシャント線３０で構成した場合、上層コンタクトプラグ３４が合わせずれを起こしたとしても中央のシャント線３０は常に上層コンタクトプラグ３４と接続させることができる。よって、下層コンタクトプラグ３２は、中央のシャント線３０と接続するように配置するとより好適である。よって、図１５に示すような配置構造となっても実施の形態１に含まれる。
ここで、図１では、ダミー配線２０の下層側に下層コンタクトプラグ２２を形成したがこれに限るものではない。
図１６は、実施の形態１における半導体装置の構成の他の一例を示す上面図である。
図１６において、ダミー用の下層コンタクトプラグが省略された（形成されていない）点以外は、図１と同様である。図１の構成に比べて、下層コンタクトホールを形成する際のリソグラフィ解像度は低下することになるが、図１６に示すように、ダミー用の下層コンタクトプラグを形成しなくても構わない。
図１７は、図１６のレイアウトにおける上層コンタクトプラグが合わせずれを起こした場合を示す上面図である。図１７では、図１６のビット線１０の一部の図示を省略している。
上層コンタクトプラグ３４が合わせずれを起こして形成されたとしても、図１と同様、シャント線３０の側面側にはダミー配線２０が存在し、図１に示した構成と同様にコンタクトプラグ３４とシャント線３０の接続を得ることができる。
以上のように、実施の形態１によれば、ビット線１０とシャント線３０を同層で形成する際のリソグラフィの解像度や、光学コントラストを向上させることができる。その結果、従来、必要であったビット線とシャント線の間のスペースを無くすことができる。さらに、ダミー配線が必要であったとしてもその本数を減らすことができる。よって、チップ面積を大幅に縮小することができる。さらに、膜切れなくバリアメタル膜２４４を形成することができる。
実施の形態２．
実施の形態１では、シャント線３０に接続される下層コンタクトプラグ３２は、ビット線１０に接続される下層コンタクトプラグ１２と同サイズで形成した例について説明した。しかし、これに限るものではない。実施の形態２では、下層コンタクトプラグ３２のサイズを変えた構成について説明する。
図１８は、実施の形態２における半導体装置の構成の一例を示す上面図である。
図１８において、下層コンタクトプラグ３２の代わりにサイズを変えた下層コンタクトプラグ３６を配置した点以外は、図１と同様である。図１８では、図１のビット線１０の一部の図示を省略している。図１８では、下層コンタクトプラグ３６が複数のシャント線３０に跨るサイズで形成する。これにより、接触面積が増えるのでコンタクト抵抗を下げることができる。また、下層コンタクトプラグ３６のサイズが図１における下層コンタクトプラグ３２よりも大きくなるのでその分だけ合わせずれマージンを向上させることができる。半導体装置の製造方法は、下層コンタクトプラグ３２の代わりにサイズを変えた下層コンタクトプラグ３６を配置した点以外は、実施の形態１と同様である。すなわち、下層コンタクトホールのサイズを変えた点以外は、実施の形態１と同様である。例えば、ビット線１０及びダミー配線２０用のコンタクトホールとなる開口部１５０を形成する場合と、シャント線３０用のコンタクトホールとなる開口部１５２を形成する場合とで、リソグラフィ工程を分けると高精度な開口部を形成することができる。もちろん、同時に開口部１５０，１５２を形成しても構わない。
ここで、図１８では、ダミー配線２０の下層側に下層コンタクトプラグ２２を形成したがこれに限るものではない。
図１９は、実施の形態１における半導体装置の構成の他の一例を示す上面図である。
図１９において、ダミー用の下層コンタクトプラグが省略された点以外は、図１８と同様である。図１９に示すように、ダミー用の下層コンタクトプラグを形成しなくても構わない。同時に開口部１５０，１５２を形成する場合には、近くに下層コンタクトプラグ２２用のホールを形成しないので、その領域にマスク上で補助パターンを形成した方が、開口部１５２のリソグラフィ解像度が向上する場合もある。よって、同時に開口部１５０，１５２を形成する場合には、図１９の構成は特に有効である。
図２０は、図１９のレイアウトにおける下層コンタクトプラグが合わせずれを起こした場合を示す上面図である。
開口部１５０を形成する場合と開口部１５２を形成する場合とで、リソグラフィ工程を分けると下層コンタクトプラグ３６が合わせずれを起こす場合があり得る。しかし、たとえ下層コンタクトプラグ３６が合わせずれを起こして形成されたとしても、シャント線３０の側面側にはダミー配線２０が存在する。ダミー配線２０はメモリ回路の動作に関係ないので下層コンタクトプラグ３６がダミー配線に接触したとしても誤動作はしない。また、下層コンタクトプラグ３６が合わせずれを起こしたとしてもすべてのシャント線３０を外すほどのずれは通常生じない。このように、図１９に示す半導体装置の構成では、下層コンタクトプラグ３６が合わせずれを起こしたとしても複数のシャント線３０の少なくとも１つには接続させることができる。特に、３本のシャント線３０で構成した場合、下層コンタクトプラグ３６が合わせずれを起こしたとしても中央のシャント線３０は常に下層コンタクトプラグ３６と接続させることができる。
以上のように、下層コンタクトプラグのサイズを変えても、実施の形態１と同様の効果を発揮することができる。さらに、シャント線３０用の下層コンタクトプラグのサイズを大きくすることで、コンタクト抵抗を下げ、合わせずれマージンを向上させることができる。
実施の形態３．
実施の形態１では、下層コンタクトプラグ３２は、いずれかのシャント線３０に接続されるだけであったが、これに限るものではない。実施の形態３では、各シャント線３０に下層コンタクトプラグ３２を配置した構成について説明する。
図２１は、実施の形態３における半導体装置の構成の一例を示す上面図である。
図２１において、各シャント線３０にそれぞれ下層コンタクトプラグ３２を１つずつ配置した点以外は、図１と同様である。図２１では、図１のビット線１０の一部の図示を省略している。これにより、接触面積が増えるのでコンタクト抵抗を下げることができる。また、下層コンタクトプラグ３２の個数が増えるので、上層コンタクトプラグ３４と複数のシャント線３０のうち２本又は１本と接続されたときにもシャント線として機能させることができる。半導体装置の製造方法は、各シャント線３０にそれぞれ下層コンタクトプラグ３２を１つずつ横並びに配置した点以外は、実施の形態１と同様である。図２１では、すべてのシャント線３０に、配線の延びる方向に対して同位置に下層コンタクトプラグ３２を配置する。これにより、ビット線１０用の下層コンタクトプラグ１２から引き続き、配線の延びる方向に対して同位置に同一ピッチで、ダミー用の下層コンタクトプラグ２２、及びシャント線３０用の下層コンタクトプラグ３２が並ぶことになり、図１の構成よりもさらにパターンの周期性が一定になる。そのため、リソグラフィの解像度や光学コントラストを向上させることができる。
以上のように、すべてのシャント線３０に、配線の延びる方向に対して同位置に下層コンタクトプラグ３２を配置しても、実施の形態１と同様の効果を発揮することができる。さらに、すべてのシャント線３０に、配線の延びる方向に対して同位置に下層コンタクトプラグ３２を配置することで、コンタクト抵抗を下げ上層コンタクトプラグ３４から下層コンタクトプラグ３２との接続を確実に行うことができる。
実施の形態４．
実施の形態３では、配線の延びる方向に対して同位置に、ビット線１０用の下層コンタクトプラグ１２、ダミー用の下層コンタクトプラグ２２、及びシャント線３０用の下層コンタクトプラグ３２を並べていたがこれに限るものではない。実施の形態４では、各線用の下層コンタクトプラグの配置位置を変更した構成について説明する。
図２２は、実施の形態４における半導体装置の構成の一例を示す上面図である。
図２２において、ビット線１０用下層コンタクトプラグ１２は、複数のビット線１０が延びる方向に交互に配置位置を変えて下層側から複数のビット線１０にそれぞれ接続するように配置される。そして、複数のダミー配線２０用下層コンタクトプラグ２２は、複数のビット線１０用下層コンタクトプラグ１２側からの交互に変えられた配置位置に引き続き合わせて、交互に配置位置を変えて下層側から複数のダミー配線２０にそれぞれ接続するように配置される。そして、複数のシャント線３０用下層コンタクトプラグ３２は、複数のビット線１０用下層コンタクトプラグ１２側からの交互に変えられた配置位置に引き続き合わせて、交互に配置位置を変えて下層側から複数のシャント線３０にそれぞれ接続するように配置される。その他の構成は、図２１と同様である。また、製造方法は、すべてのシャント線３０に、下層コンタクトプラグ３２が配置される点と、下層コンタクトプラグ１２，２２，３２の位置が順に交互にずれて配置される点以外は、実施の形態１と同様である。位置が順に交互にずれて配置されることで、隣り合う下層コンタクトプラグまでの位置が広くなる。よって、コンタクトホールパターンを露光する際に用いるマスクの中に補助パターンを形成することができる。補助パターンを形成することでリソグラフィの解像度や光学コントラストを向上させることができる。また、補助パターンを形成することでリソグラフィの解像度が向上することでより小さいコンタクトホールを形成することができる。さらに、リソグラフィの解像度が向上することでコンタクトの未開口のリスクが低減できる。
ここで、図２２では、ダミー配線２０の下層側に下層コンタクトプラグ２２を形成したがこれに限るものではない。
図２３は、実施の形態４における半導体装置の構成の他の一例を示す上面図である。
図２３において、ダミー用の下層コンタクトプラグが省略された点以外は、図２２と同様である。図２３に示すように、ダミー用の下層コンタクトプラグを形成しなくても構わない。
実施の形態５．
実施の形態１では、下層コンタクトプラグ３２がいずれかのシャント線３０に１つ接続されるだけであったが、これに限るものではない。実施の形態５では、１つのシャント線３０に複数の下層コンタクトプラグ３２を配置した構成について説明する。
図２４は、実施の形態５における半導体装置の構成の一例を示す上面図である。
図２４において、複数のシャント線用下層コンタクトプラグ３２が、複数のシャント線３０の少なくとも１つに下層側から接続するように配置される。図２４では、シャント線３０が延びる方向に並んで３つの下層コンタクトプラグ３２が配置された例を示している。配置数は、３つに限るものではなく、２つ以上であればよい。その他の構成は、図１と同様である。図２４では、図１のビット線１０の一部の図示を省略している。下層コンタクトプラグ３２の個数が増えるので、接触面積が増える。その結果、コンタクト抵抗を下げることができる。またシャント線につながる下層コンタクトプラグの個数が増えることにより、コンタクトの未開口のリスクを低減できる。製造方法は、１つのシャント線３０に複数の下層コンタクトプラグ３２が配置された点以外は、実施の形態１と同様である。
ここで、図２４では、ダミー配線２０の下層側に下層コンタクトプラグ２２を形成したがこれに限るものではない。
図２５は、実施の形態５における半導体装置の構成の他の一例を示す上面図である。
図２５において、ダミー用の下層コンタクトプラグが省略された点以外は、図２４と同様である。図２５に示すように、ダミー用の下層コンタクトプラグを形成しなくても構わない。
また、実施の形態５では、複数の下層コンタクトプラグ３２が配置されるシャント線３０が１つだけであるが、これに限るものではない。残りのシャント線３０の少なくとも１つに同様に複数の下層コンタクトプラグ３２が配置されても好適である。下層コンタクトプラグ３２の個数を増やすことでさらにコンタクト抵抗を下げることができる。
また、実施の形態４に示した下層コンタクトプラグ１２，２２，３２を交互に位置をずらして配置した構成と実施の形態５で示した１つのシャント線３０に複数の下層コンタクトプラグ３２が配置される構成とを組み合わせても好適である。組み合わせることで、リソグラフィの解像度が向上させると共にコンタクト抵抗を下げることができる。その他、残りの実施の形態１〜３と組みあわせても好適である。
図２６は、実施の形態５における半導体装置の構成の他の一例を示す上面図である。
図２６において、各ダミー配線２０に対しても複数の下層コンタクトプラグ２２が下層側から接続するように配置される。図２６では、ダミー配線２０が延びる方向に並んで３つの下層コンタクトプラグ２２が配置された例を示している。その他の構成は、図２４と同様である。ここでは、シャント線３０に配置された複数の下層コンタクトプラグ３２の配置位置に合わせて、ダミー配線２０についても複数の下層コンタクトプラグ２２が配置される。このように構成することで、ビット線用の下層コンタクトプラグ１２とは位置がずれたシャント線３０用の２つ目以降の下層コンタクトホールを形成する場合でのリソグラフィ解像度を向上させることができる。その他、図２４〜図２６の構成は、実施の形態１〜３のいずれかと組みあわせても好適である。
実施の形態６．
実施の形態１では、下層コンタクトプラグ３２と上層コンタクトプラグ３４が離れた位置に配置されていたが、これに限るものではない。実施の形態６では、同位置に重なるように配置される構成について説明する。
図２７は、実施の形態６における半導体装置の構成の一例を示す上面図である。
図２７において、シャント線３０に接続される下層コンタクトプラグ３２と上層コンタクトプラグ３４が上方から見た場合に重なる位置に配置される。その他の構成は図１と同様である。図２７では、図１のビット線１０の一部の図示を省略している。また、製造方法も下層コンタクトプラグ３２と上層コンタクトプラグ３４が上方から見た場合に重なる位置に配置される点以外は、実施の形態１と同様である。下層コンタクトプラグ３２と上層コンタクトプラグ３４が重なる位置に配置されることで、下層コンタクトプラグ３２と上層コンタクトプラグ３４が近づくことになる。そのため、シャント線３０を電流が流れる距離が短くなる。よって、その分の配線抵抗を下げることができる。さらに、下層コンタクトプラグ３２−シャント線３０−上層コンタクトプラグ３４が膜厚方向（高さ方向）に積層されたこの構造を適用することにより、設計レイアウトの自由度が向上する。図２７では、下層コンタクトプラグ３２が上層コンタクトプラグ３４の内側に入るように重なっているが、これに限るものではない。一部が重なっていればよい。下層コンタクトプラグ３２−シャント線３０−上層コンタクトプラグ３４が膜厚方向（高さ方向）に積層される実施の形態６の構成は、上述した各実施の形態と組み合わせても好適である。
ここで、図２７では、ダミー配線２０の下層側に下層コンタクトプラグ２２を形成したがこれに限るものではない。
図２８は、実施の形態６における半導体装置の構成の他の一例を示す上面図である。
図２８において、ダミー用の下層コンタクトプラグが省略された点以外は、図２７と同様である。図２８に示すように、ダミー用の下層コンタクトプラグを形成しなくても構わない。
実施の形態７．
実施の形態１では、上層コンタクト用のコンタクトホールとなる開口部１７０を形成する際に、エッチングストッパ膜２１２まで開口していたが、これに限るものではない。層間絶縁膜２２０の途中まで開口するようにしても構わない。
図２９は、上層のコンタクトホールを層間絶縁膜の途中まで形成する場合のコンタクトホール形成工程とＡｌ膜の研磨工程とを表す工程断面図である。
図２９（ａ）に示すように、コンタクトホール形成工程（Ｓ１３２）として、リソグラフィ工程とドライエッチング工程で複数のシャント線３０と接続するためのコンタクトホール構造である開口部１７２を層間絶縁膜２２０の途中までエッチングするようにしても構わない。その場合、理想的には、図２９（ｂ）に示すようにバリアメタル膜２４４が切れ目無くＡｌ膜２６４の側面及び底面に形成されることになる。しかしながら、端のシャント線３０の外側のスリット部分（Ｘ）は、シャント線３０間の幅よりも狭くなりやすい。そのため、バリアメタル膜２４４が切れ目無く埋め込まれない場合もあり得る。そこで、実施の形態７では、バリアメタル膜２４４の埋め込み性をより向上させる製造方法について説明する。半導体装置の構成は、上述した各実施の形態のいずれかと同様であればよい。
図３０は、実施の形態７における半導体装置の製造方法の要部を表すフローチャートである。図３０において、コンタクトホール形成工程（Ｓ１３２）とバリアメタル膜形成工程（Ｓ１４０）との間に、一部エッチング工程（Ｓ１３４）が追加された点以外は、図２と同様である。製造方法の内容は、層間絶縁膜形成工程（Ｓ１０２）から層間絶縁膜形成工程（Ｓ１３０）までは、実施の形態１と同様である。また、コンタクトホール形成工程（Ｓ１３２）の内容は、図２９（ａ）に示したように、層間絶縁膜２２０の途中までエッチングすることで開口部１７２を形成する。よって、図２９（ａ）に示した状態から次の一部エッチング工程（Ｓ１３４）へと進む。
図３１は、図３０のフローチャートに対応して実施される工程を表す工程断面図である。
図３１では、図３０の一部エッチング工程（Ｓ１３４）から研磨工程（Ｓ１４４）までを示している。
図３１（ａ）において、一部エッチング工程（Ｓ１３４）として、ウェットエッチング法を用いて、シャント線３０の上部をエッチングして、ビット線１０やダミー配線２０の高さよりも低くする。図３１（ａ）では、その差をＤ２で示している。このように、開口部１７２の底面よりも上方に突き出たシャント線３０の一部をエッチングすることで、開口部１７２の底面とシャント線３０の上面との段差を小さくすることができる。その結果、バリアメタル膜２４４の埋め込み性を向上させることができる。端のシャント線３０の外側の埋め込みにくかったスリット部分（Ｘ）について、特に、効果を発揮することができる。エッチング液として、例えば、有機酸と過酸化水素とが混合された水溶液を用いることができる。そして、以下、実施の形態１と同様の内容で、バリアメタル膜形成工程（Ｓ１４０）から研磨工程（Ｓ１４４）という一連の工程を実施することで、図３１（ｂ）に示すような平坦化された半導体装置を製造することができる。ここで、エッチング方法は、ウェットエッチング法に限るものではなく、その他の方法、例えば、ドライエッチング法であっても構わない。シャント線３０はドライエッチングがしにくいＣｕが主成分となるが、ここでの一部エッチングは寸法精度が高くなくても構わないので、ドライエッチングの処理温度を上げるなどすれば、ドライエッチング法であっても十分に処理することができる。また、一部エッチングの仕方は、図３１（ａ）に示した例に限るものではない。その他の場合について説明する。
図３２は、図３０のフローチャートに対応して実施される工程の他の例を表す工程断面図である。図３２では、図３０の一部エッチング工程（Ｓ１３４）から研磨工程（Ｓ１４４）までを示している。
図３２（ａ）において、一部エッチング工程（Ｓ１３４）として、ウェットエッチング法を用いて、シャント線３０の上部の角部（肩部）をエッチングする。例えば、肩部を斜めに直線状に除去してもよいし、曲面Ｒになるように除去してもよい。より肩部を丸める方が好適である。このようにすることでバリアメタル膜２４４の埋め込み性を向上させることができる。端のシャント線３０の外側の埋め込みにくかったスリット部分（Ｘ）について、特に、効果を発揮することができる。そして、以下、実施の形態１と同様の内容で、バリアメタル膜形成工程（Ｓ１４０）から研磨工程（Ｓ１４４）という一連の工程を実施することで、図３２（ｂ）に示すような平坦化された半導体装置を製造することができる。ここで、エッチング方法は、ウェットエッチング法に限るものではなく、その他の方法、例えば、ドライエッチング法であっても構わない。
図３３は、図３０のフローチャートに対応して実施される工程の他の例を表す工程断面図である。図３３では、図３０の一部エッチング工程（Ｓ１３４）から研磨工程（Ｓ１４４）までを示している。
図３３（ａ）において、一部エッチング工程（Ｓ１３４）として、ウェットエッチング法を用いて、シャント線３０の上部をエッチングして、開口部１７２の底面よりも低くしたリセスを形成する。図３３（ａ）では、その差をＤ３で示している。このように、開口部１７２の底面よりも上方に突き出たシャント線３０を開口部１７２の底面よりも低くなるまでエッチングすることで、開口部１７２の底面とシャント線３０の上面との段差を小さくすると共に、端のシャント線３０の外側の埋め込みにくかったスリット部分（Ｘ）を無くすことができる。その結果、バリアメタル膜２４４の埋め込み性を向上させることができる。そして、以下、実施の形態１と同様の内容で、バリアメタル膜形成工程（Ｓ１４０）から研磨工程（Ｓ１４４）という一連の工程を実施することで、図３３（ｂ）に示すような平坦化された半導体装置を製造することができる。ここで、エッチング方法は、ウェットエッチング法に限るものではなく、その他の方法、例えば、ドライエッチング法であっても構わない。
ここで、シャント線３０の上面と開口部１７２の底面とに段差があるようにエッチングした例を説明したが、同じ高さになるようにエッチングしてもよい。
また、実施の形態７で説明した一部エッチング工程（Ｓ１３４）は、実施の形態１のようにエッチングストッパ膜２１２まで開口した場合にも組み合わせると効果的である。
実施の形態８．
上述した各実施の形態では、上層コンタクトプラグ３４の材料となるＡｌとシャント線３０の材料となるＣｕとの接触を避けるためにバリアメタル膜２４４を間に形成する例について説明した。実施の形態８では、さらに、バリア性を高める構成について説明する。
図３４は、実施の形態８における半導体装置の製造方法の要部を表すフローチャートである。図３４において、コンタクトホール形成工程（Ｓ１３２）とバリアメタル膜形成工程（Ｓ１４０）との間に、選択キャップ膜形成工程（Ｓ１３６）が追加された点以外は、図２と同様である。製造方法の内容は、層間絶縁膜形成工程（Ｓ１０２）から層間絶縁膜形成工程（Ｓ１３０）までは、実施の形態１と同様である。また、コンタクトホール形成工程（Ｓ１３２）の内容は、図２９（ａ）に示したように、層間絶縁膜２２０の途中までエッチングすることで開口部１７２を形成する。よって、図２９（ａ）に示した状態から次の選択キャップ膜形成工程（Ｓ１３６）へと進む。
図３５は、図３４のフローチャートに対応して実施される工程を表す工程断面図である。図３５では、図３４の選択キャップ膜形成工程（Ｓ１３６）から研磨工程（Ｓ１４４）までを示している。
図３５（ａ）において、選択キャップ膜形成工程（Ｓ１３６）として、シャント線３０のＣｕが露出した部分に選択的に選択キャップ膜２７０を形成する。Ｃｕが露出するのは主にシャント線３０の上面である。また上層コンタクト１７２の開口のためのエッチング処理により、シャント線３０の側面のバリアメタル２４２もエッチングを受けて、一部不連続になる可能性がある。選択キャップ膜の成膜処理により、このような配線側面でバリアメタルが不連続になった箇所にも補完的に選択キャップが成膜される。選択キャップ膜２７０として、例えば、Ｃｕと珪素（Ｓｉ）と窒素（Ｎ）の化合物膜となるＣｕＳｉＮ膜を形成すると好適である。以下のようにＣｕＳｉＮ膜を形成することができる。シラン（ＳｉＨ４）ガスとアンモニア（ＮＨ３）ガスを基板２００が配置された反応容器内に供給することでＣｕ膜２６２の表面を選択的に改質処理することで形成することができる。具体的には、Ｃｕ配線形成後、還元性プラズマにてＣｕ膜２６２の表面の酸化膜を除去後、ＳｉＨ４ガスでＣｕ膜２６２の表面を曝し、ＳｉをＣｕ中に拡散させる。その後、ＮＨ３ガスの一成分であるＮを含むプラズマで余剰のＳｉを除去し、Ｓｉ−Ｎの結合をＣｕ膜２６２の表面に形成すればよい。例えば、５ｎｍの膜厚で形成される。ＣｕＳｉＮ膜を形成することで絶縁膜中へのＣｕ拡散を抑制することができる。或いは、選択キャップ膜２７０として、例えば、以下のようにＣｏ合金膜を形成しても好適である。無電解めっき法を用いて、Ｃｏ合金を露出したＣｕ配線表面に成膜する。Ｃｏ合金として、例えば、コバルトタングステンボロン（ＣｏＷＢ）が好適である。具体的には、Ｃｕ配線形成後、塩酸（ＨＣｌ）或いはフッ酸（ＨＦ）等の薬液に浸漬させるウェット処理にてＣｕ膜２６２の表面の酸化膜を除去後、ジメチルアミンボラン（ＤＭＡＢ）を用いて無電解めっき法にてＣｕ膜２６２の表面にＣｏＷＢを形成すればよい。Ｃｏ合金膜の材料として、ＣｏＷＢの他に、コバルトタングステンリン（ＣｏＷＰ）、或いはこれらを含むＣｏ合金も好適である。或いは、選択キャップ膜２７０として、例えば、選択ＣＶＤ法によりＷなどの金属膜を形成しても好適である。
選択キャップ膜２７０を形成することにより、Ｃｕの微細配線組織は完全に選択キャップ膜２７０で囲われるため、Ｃｕの組織が非常に安定化する。この構造は特に微細配線にＣｕを用いて、上層コンタクトにＣｕ以外の元素を用いる時に有効である。例えば上層コンタクトプラグ３４にＡｌを用いる場合、ＣｕとＡｌがお互いに固溶限を有し、さらに化合物も作る系であるので、ＣｕとＡｌの間に完全なバリアメタル層を挟む必要ある。選択キャップ膜２７０は、それ自体が優れたバリア性を有し、かつバリアメタル膜２４４を成膜するよりも、被覆性や連続性に優れるので、微細配線−上層コンタクトプラグ間の信頼性がより向上する。
そして、以下、実施の形態１と同様の内容で、バリアメタル膜形成工程（Ｓ１４０）から研磨工程（Ｓ１４４）という一連の工程を実施することで、図３５（ｂ）に示すような平坦化された半導体装置を製造することができる。
実施の形態９．
実施の形態９では、実施の形態７と実施の形態８とを組み合わせて、さらに、バリア性を高める構成について説明する。
図３６は、実施の形態９における半導体装置の製造方法の要部を表すフローチャートである。図３６において、コンタクトホール形成工程（Ｓ１３２）とバリアメタル膜形成工程（Ｓ１４０）との間に、一部エッチング工程（Ｓ１３４）と選択キャップ膜形成工程（Ｓ１３６）が追加された点以外は、図２と同様である。製造方法の内容は、層間絶縁膜形成工程（Ｓ１０２）から層間絶縁膜形成工程（Ｓ１３０）までは、実施の形態１と同様である。また、コンタクトホール形成工程（Ｓ１３２）の内容は、図２９（ａ）に示したように、層間絶縁膜２２０の途中までエッチングすることで開口部１７２を形成する。そして、一部エッチング工程（Ｓ１３４）の内容は、図３３（ａ）に示したように、シャント線３０の上部をエッチングして、開口部１７２の底面よりも低くする。よって、図３３（ａ）に示した状態から次の選択キャップ膜形成工程（Ｓ１３６）へと進む。
図３７は、図３６のフローチャートに対応して実施される工程を表す工程断面図である。図３７では、図３６の選択キャップ膜形成工程（Ｓ１３６）から研磨工程（Ｓ１４４）までを示している。
図３７（ａ）において、選択キャップ膜形成工程（Ｓ１３６）として、リセス形状となったシャント線３０のＣｕが露出した部分に選択的に選択キャップ膜２７０を形成する。選択キャップ膜２７０として、例えば、上述したＣｕＳｉＮ膜、Ｃｏ合金膜、或いはＷ膜を形成すると好適である。このように、シャント線３０を開口部１７２の底面よりも低くなるまでエッチングすることで、開口部１７２の底面とシャント線３０の上面との段差を小さくすると共に、端のシャント線３０の外側の埋め込みにくかったスリット部分（Ｘ）を無くすことができる。その結果、バリアメタル膜２４４の埋め込み性を向上させることができる。さらに、選択キャップ膜２７０を形成することで、よりバリア性を高めることができる。そして、以下、実施の形態１と同様の内容で、バリアメタル膜形成工程（Ｓ１４０）から研磨工程（Ｓ１４４）という一連の工程を実施することで、図３７（ｂ）に示すような平坦化された半導体装置を製造することができる。
以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
また、以上において説明は省略したが、上記各実施の形態における配線やコンタクトプラグの材料としてＣｕ単体の他、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の材料を用いることもできる。さらに、層間絶縁膜の膜厚や層数、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置及び半導体装置の製造方法は、本発明の範囲に包含される。
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
実施の形態１における半導体装置の構成の一例を示す上面図である。 実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。 図２のフローチャートに対応して実施される工程を表す工程断面図である。 図２のフローチャートに対応して実施される工程を表す工程断面図である。 図２のフローチャートに対応して実施される工程を表す工程断面図である。 図２のフローチャートに対応して実施される工程を表す工程断面図である。 図２のフローチャートに対応して実施される工程を表す工程断面図である。 図２のフローチャートに対応して実施される工程を表す工程断面図である。 図２のフローチャートに対応して実施される工程を表す工程断面図である。 層間絶縁膜の途中でエッチングを停止した場合の層間絶縁膜の表面形状の一例を示す図である。 層間絶縁膜の途中でエッチングを停止した場合の層間絶縁膜の表面形状の他の一例を示す図である。 図２のフローチャートに対応して実施される工程を表す工程断面図である。 図２のフローチャートに対応して実施される工程を表す工程断面図である。 図２のフローチャートに対応して実施される工程を表す工程断面図である。 図１のレイアウトにおける上層コンタクトプラグが合わせずれを起こした場合を示す上面図である。 実施の形態１における半導体装置の構成の他の一例を示す上面図である。 図１６のレイアウトにおける上層コンタクトプラグが合わせずれを起こした場合を示す上面図である。 実施の形態２における半導体装置の構成の一例を示す上面図である。 実施の形態２における半導体装置の構成の他の一例を示す上面図である。 図１９のレイアウトにおける下層コンタクトプラグが合わせずれを起こした場合を示す上面図である。 実施の形態３における半導体装置の構成の一例を示す上面図である。 実施の形態４における半導体装置の構成の一例を示す上面図である。 実施の形態４における半導体装置の構成の他の一例を示す上面図である。 実施の形態５における半導体装置の構成の一例を示す上面図である。 実施の形態５における半導体装置の構成の他の一例を示す上面図である。 実施の形態５における半導体装置の構成の他の一例を示す上面図である。 実施の形態６における半導体装置の構成の一例を示す上面図である。 実施の形態６における半導体装置の構成の他の一例を示す上面図である。 上層のコンタクトホールを層間絶縁膜の途中まで形成する場合のコンタクトホール形成工程とＡｌ膜の研磨工程とを表す工程断面図である。 実施の形態７における半導体装置の製造方法の要部を表すフローチャートである。 図３０のフローチャートに対応して実施される工程を表す工程断面図である。 図３０のフローチャートに対応して実施される工程の他の例を表す工程断面図である。 図３０のフローチャートに対応して実施される工程の他の例を表す工程断面図である。 実施の形態８における半導体装置の製造方法の要部を表すフローチャートである。 図３４のフローチャートに対応して実施される工程を表す工程断面図である。 実施の形態９における半導体装置の製造方法の要部を表すフローチャートである。 図３６のフローチャートに対応して実施される工程を表す工程断面図である。
符号の説明
１０ ビット線、１２，２２，３２，３６ 下層コンタクトプラグ、３０ シャント線、３４ 上層コンタクトプラグ、２１０，２２０，２３０ 層間絶縁膜、２１２，２２２ エッチングストッパ膜、２４０，２４２，２４４ バリアメタル膜、２６０ Ｗ膜、２６２ Ｃｕ膜、２６４ Ａｌ膜

Claims (5)

  1. メモリ素子領域内で、同一線幅及び同一ピッチで繰り返し配置される複数のビット線と、
    前記メモリ素子領域内で、前記複数のビット線と同層で、かつ平行に形成され、前記複数のビット線と同一線幅及び同一ピッチで配置される複数のシャント線と、
    前記複数のシャント線の上層側から前記複数のシャント線に跨って接続するように配置される上層コンタクトプラグと、
    を備え、
    少なくとも１つのシャント線がその線幅を完全に前記上層コンタクトプラグ内に含むように前記上層コンタクトプラグが前記複数のシャント線に接続されることを特徴とする半導体装置。
  2. 前記複数のビット線が延びる方向に交互に配置位置を変えて下層側から前記複数のビット線にそれぞれ接続するように配置される複数のビット線用下層コンタクトプラグと、
    前複数のビット線用下層コンタクトプラグ側からの交互に変えられた配置位置に引き続き合わせて、交互に配置位置を変えて下層側から前記複数のシャント線にそれぞれ接続するように配置される複数のシャント線用下層コンタクトプラグと、
    をさらに備えたことを特徴とする請求項１記載の半導体装置。
  3. 前記複数のシャント線の少なくとも１つに下層側から接続するように配置される複数のシャント線用下層コンタクトプラグをさらに備えたことを特徴とする請求項１又は２記載の半導体装置。
  4. 前記複数のビット線の側面側に配置された第１の絶縁膜と、
    前記複数のビット線の側面側に配置され、前記第１の絶縁膜上に配置された前記第１の絶縁膜とは膜種が異なる第２の絶縁膜と、
    少なくとも底面で前記第１の絶縁膜と接触して配置されるバリアメタル膜と、
    をさらに備え、
    前記上層コンタクトプラグは、前記バリアメタル膜上に配置されることを特徴とする請求項１〜３いずれか記載の半導体装置。
  5. 前記上層コンタクトプラグの下層に位置する前記複数のシャント線は、前記複数のビット線よりも高さが低く形成されることを特徴とする請求項１〜３いずれか記載の半導体装置。
JP2008132289A 2008-05-20 2008-05-20 半導体装置 Expired - Fee Related JP5388478B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008132289A JP5388478B2 (ja) 2008-05-20 2008-05-20 半導体装置
US12/468,504 US8022461B2 (en) 2008-05-20 2009-05-19 Semiconductor device and method for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008132289A JP5388478B2 (ja) 2008-05-20 2008-05-20 半導体装置

Publications (2)

Publication Number Publication Date
JP2009283569A JP2009283569A (ja) 2009-12-03
JP5388478B2 true JP5388478B2 (ja) 2014-01-15

Family

ID=41341432

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008132289A Expired - Fee Related JP5388478B2 (ja) 2008-05-20 2008-05-20 半導体装置

Country Status (2)

Country Link
US (1) US8022461B2 (ja)
JP (1) JP5388478B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5268979B2 (ja) * 2010-03-23 2013-08-21 株式会社東芝 半導体装置および半導体装置の製造方法。
JPWO2013191065A1 (ja) * 2012-06-18 2016-05-26 東京エレクトロン株式会社 マンガン含有膜の形成方法
JP5594618B1 (ja) 2013-02-25 2014-09-24 三菱マテリアル株式会社 スパッタリングターゲット及びその製造方法
JP6562600B2 (ja) * 2014-07-31 2019-08-21 キヤノン株式会社 光電変換装置、及び撮像システム
US10095116B2 (en) * 2016-12-14 2018-10-09 Taiwan Semiconductor Manufacturing Co., Ltd. Lithography system and lithography method for improving image contrast

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3441140B2 (ja) * 1993-12-28 2003-08-25 株式会社東芝 半導体記憶装置
JP3621570B2 (ja) * 1997-12-02 2005-02-16 松下電器産業株式会社 半導体装置の配線方法
JP4189198B2 (ja) * 2002-10-24 2008-12-03 株式会社東芝 半導体装置およびその製造方法
JP4591809B2 (ja) 2003-06-27 2010-12-01 エルピーダメモリ株式会社 微細化に対応したメモリアレイ領域のレイアウト方法
JP4921884B2 (ja) * 2006-08-08 2012-04-25 株式会社東芝 半導体記憶装置
JP2008091835A (ja) * 2006-10-05 2008-04-17 Toshiba Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US8022461B2 (en) 2011-09-20
US20090289281A1 (en) 2009-11-26
JP2009283569A (ja) 2009-12-03

Similar Documents

Publication Publication Date Title
US7553756B2 (en) Process for producing semiconductor integrated circuit device
US7348676B2 (en) Semiconductor device having a metal wiring structure
JP3672752B2 (ja) デュアルダマシン構造体とその形成方法
US20170110369A1 (en) Electronic device and method for producing same
JP4921945B2 (ja) 半導体装置の製造方法及び半導体装置
US8102051B2 (en) Semiconductor device having an electrode and method for manufacturing the same
JP2008300652A (ja) 半導体装置の製造方法
JP2009026989A (ja) 半導体装置及び半導体装置の製造方法
TW202125756A (zh) 半導體結構
KR20070063499A (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP5388478B2 (ja) 半導体装置
JP5285612B2 (ja) 半導体デバイスおよび相互接続構造体の形成方法
US20040232558A1 (en) Semiconductor device and method of manufacturing the same
US7618887B2 (en) Semiconductor device with a metal line and method of forming the same
CN113013141A (zh) 半导体结构
US9570377B2 (en) Semiconductor devices having through electrodes capped with self-aligned protection layers
US7291557B2 (en) Method for forming an interconnection structure for ic metallization
US20080014742A1 (en) Method of manufacturing a semiconductor device with through-chip vias
US20140353837A1 (en) Semiconductor device and manufacturing method thereof
JP2006196642A (ja) 半導体装置およびその製造方法
JP4167672B2 (ja) 半導体装置の製造方法
JP2004356315A (ja) 半導体装置及びその製造方法
US10692755B2 (en) Selective deposition of dielectrics on ultra-low k dielectrics
JP2009170665A (ja) 半導体装置および半導体装置の製造方法
JP5424551B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100915

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130417

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130910

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131008

R151 Written notification of patent or utility model registration

Ref document number: 5388478

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees