KR101076793B1 - 반도체 기억 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 고집적 반도체 장치 내 콘택과 비트 라인 사이에 발생하는 기생 캐패시턴스를 줄일 수 있는 반도체 소자의 제조 방법을 제공한다. 본 발명의 일 실시예에 따른 반도체 기억 장치는 반도체 기판 상에 정의된 복수의 활성 영역 및 복수의 활성 영역 사이에 복층으로 위치하는 복수의 비트 라인을 포함한다.
비트 라인, 콘택, 기생 캐패시턴스

Description

반도체 기억 장치 및 그의 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 특히 고집적 반도체 기억 장치 내 셀 어레이를 형성함에 있어 비트 라인의 기생 캐패시턴스를 줄여 감지 증폭기의 동작 마진을 향상시킬 수 있는 반도체 소자 및 그의 제조 방법에 관한 기술이다.
반도체 장치는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것으로, 대표적인 예로 반도체 기억 장치를 들 수 있다. 반도체 기억 장치 내부에는 정해진 목적을 수행하기 위해 트랜지스터, 캐패시터, 저항 등의 많은 소자들을 포함하고 있으며, 각각의 소자들은 도전층을 통해 연결되어 데이터 혹은 신호를 주고 받는다.
반도체 장치의 제조 기술이 발전하면서 반도체 장치의 집적도를 향상시켜 하나의 웨이퍼에 보다 많은 칩을 형성하는 노력은 계속되어 왔다. 이에 따라, 집적도를 높이기 위해서 디자인 규칙상의 최소 선폭은 점점 작아지고 있다. 또한, 반도체 장치는 더욱 빠른 속도로 동작할 것을 요구받으면서 동시에 전력 소모를 줄일 것을 요구받는다.
집적도를 향상시키기 위해서는, 반도체 장치 내 여러 구성 요소들의 크기를 줄이는 것뿐만 아니라 연결하는 배선의 길이와 폭도 줄여야 한다. 반도체 기억 장치 내에서 사용되는 배선으로는 대표적으로 제어 신호를 전달하기 위한 워드 라인과 데이터를 전달하기 위한 비트 라인을 예로 들 수 있다. 워드 라인과 비트 라인의 폭 혹은 단면의 크기를 줄이는 경우 제어 신호 혹은 데이터의 전달을 방해하는 저항은 증가한다. 이러한 저항의 증가는 반도체 장치 내 신호 및 데이터의 전달 속도를 늦추고 전력 소모를 증가시키며 더 나아가 반도체 기억 장치에 동작 안정성을 해칠 수 있다.
반대로, 집적도가 증가함에도 불구하고 저항의 증가를 막기 위해 워드 라인과 비트 라인의 폭을 종래와 같이 유지하는 경우, 인접한 워드 라인 혹은 비트 라인 사이의 물리적 거리가 가까워 질 수 밖에 없다. 상대적으로 높은 전위의 제어 신호가 전달되는 워드 라인에 비하여, 단위셀 캐패시터로부터 전달되는 데이터를 전달하는 비트 라인의 경우 기생 캐패시턴스의 증가로 인해 데이터를 정상적으로 전달하지 못할 수 있다. 비트 라인을 통해 데이터가 원할히 전달되지 못하는 경우, 데이터를 감지하고 증폭해야 하는 감지 증폭기에서 데이터의 감지가 이루어지지 않을 수 있으며, 이는 반도체 기억 장치가 단위셀에 저장된 데이터를 외부로 출력할 수 없음을 의미한다.
비트 라인의 기생 캐패시턴스의 증가로 인한 문제를 해결하기 위해 단위셀에서 출력되는 데이터에 대응하는 전하의 양을 늘리는 방법이 있으나, 이를 위해서는 반도체 기억 장치의 단위셀 내 캐패시터의 크기를 증가시켜야 한다. 하지만, 반도체 기억 장치의 집적도가 증가하면서 반도체 기억 장치 내 캐패시터가 차지하는 면적 역시 점점 줄어들고 있다. 즉, 반도체 기억 장치의 집적도를 증가시키면서 단위셀 내 캐패시터의 크기를 증가시키는 것은 한계가 있다.
도 1은 종래의 반도체 기억 장치를 설명하기 위한 평면도이다. 특히, 도 1은 반도체 기억 장치의 단위셀이 8F2의 크기를 가지는 경우를 예로 들어 설명한다. 여기서 F는 디자인 규칙상 미세 패턴 사이 최소 거리를 의미한다.
도시된 바와 같이, 반도체 기억 장치 내 셀 어레이 영역에는 복수의 타원 형태의 활성 영역(102)이 정의되어 있고, 각각의 활성 영역(102) 상에는 두 개의 워드 라인(104)이 형성되어 있다. 두 개의 워드 라인(104) 사이에는 비트라인 콘택플러그(105)와 비트라인 콘택(106)이 형성되어 있고, 복수의 비트라인 콘택(106)과 연결된 비트 라인(108)은 워드 라인(104)과 교차하는 방향으로 형성되어 있다. 또한, 셀 어레이 영역은 비트라인 콘택(106)과 활성 영역(102)을 연결하기 위한 비트라인 콘택플러그(105)를 더 포함한다. 한편, 활성 영역(102) 상에 두 개의 워드 라인(104)의 외측 각각에는 저장노드 콘택(110)이 형성되어 있다.
구체적으로 살펴보면, 이웃한 단위셀 간의 간섭 등을 줄이면서 반도체 기억 장치의 집적도를 높이기 위해 복수의 활성 영역(102)은 지그재그 형태로 배열되어 있다. 행방향으로 배열된 복수의 활성 영역(102)은 동일한 비트 라인(108)에 연결되어 있으며, 열방향으로 배열된 복수의 활성 영역(102)은 워드 라인(104)을 교번 적으로 공유한다.
도 2a 및 도 2b는 도 1에 도시된 반도체 기억 장치를 설명하기 위한 단면도이다. 구체적으로, 도 2a는 도 1에서 저장노드 콘택(110)이 위치하는 <A-A'> 축의 단면을 설명하고 있으며, 도 2b는 도 1에서 비트라인 콘택(106)이 위치하는 <B-B'>축의 단면을 설명하고 있다.
도 2a를 참조하면, 반도체 기판상에 활성 영역(102)을 정의하는 소자분리막(103)이 형성되어 있고, 활성 영역(102) 상에는 비트라인 콘택플러그(105)가 형성되어 있으며, 비트라인 콘택플러그(105) 상에는 비트라인 콘택(106)과 비트 라인(108)이 형성되어 있다.
도 2b를 참조하면, 반도체 기판상에 활성 영역(102)을 정의하는 소자분리막(103)이 형성되어 있고, 활성 영역(102) 상에는 저장노드 콘택(110)이 형성되어 있다. 단면상으로는 활성 영역(102)과 비트라인 콘택(106)을 통해 연결되는 비트 라인(108)은 이웃한 저장노드 콘택(110) 사이에 위치하고 있으며, 반도체 기판으로부터 일정 높이만큼 분리되어 있는 것이 특징이다.
하지만, 비트 라인(108)과 이웃한 저장노드 콘택(110) 사이의 간격(t1)이 매우 협소하기 때문에 비트라인(108)과 이웃한 저장노드 콘택(110) 사이에 기생 캐패시턴스가 생길 수 있다. 더욱이, 비트 라인(108)과 저장노드 콘택(110)은 교번적으로 배치되므로, 하나의 비트 라인(108)에 이웃한 두 개의 저장노드 콘택(110)이 영향을 미친다. 기생 캐패시턴스는 이웃한 두 도전 영역 사아의 거리에 반비례하는 특징을 가지고 있기 때문에, 반도체 기억 장치의 집적도가 높아질 수록 간격(t1)은 줄어들 수 밖에 없어 기생 캐패시턴스는 증가한다.
도 3은 6F2크기의 단위셀을 포함하는 반도체 기억 장치를 설명하기 위한 개념도이다. 특히, 도 3은 반도체 기억 장치의 셀 어레이 내 저장노드 콘택(310), 비트 라인(308) 및 활성 영역(302)만을 도시하고 워드 라인 등의 요소는 생략하였다.
도시된 바와 같이, 반도체 기억 장치가 6F2크기의 단위셀을 포함하는 경우 활성 영역(302)과 비트 라인(308)의 형상이 도 1에 도시된 8F2크기의 단위셀의 경우와 달라진다. 하지만, 활성 영역(302)이 기울어진 타원의 형태를 가지는 것과 비트 라인(308)이 직선 형태가 아닌 구부러진 지그재그 형태로 구현되는 것에 차이가 있을 뿐, 도시되지는 않았으나 <C-C'>축을 기준으로 살펴보면 도 2b에 도시된 <B-B'>축의 단면과 큰 차이가 없다. 즉, 단위셀의 크기를 6F2로 설계하더라도 비트 라인(108)과 이웃한 저장노드 콘택(110) 사이의 간격은 여전히 좁고, 이로 인해 발생하는 기생 캐패시턴스가 줄어들지 않는다.
전술한 바와 같이, 비트 라인의 기생 캐패시턴스의 증가는 데이터가 비트 라인을 통해 전달되는 것을 방해하는 요소이다. 특히 기생 캐패시턴스로 인해 데이터에 대응하는 전하의 양이 감소하여 비트 라인과 연결된 감지증폭기에서 감지할 수 없게 된다면 반도체 기억 장치는 오동작을 일으킨다. 즉, 비트 라인의 기생 캐패시턴스는 반도체 기억 장치의 집적도를 향상시키데 큰 장애물이 되어 왔다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 고집적 반도체 장치의 셀 어레이 내 비트 라인을 복층으로 구성하여 평면상에 비트 라인이 차지하는 면적을 줄여 비트 라인과 이웃한 저장노드 콘택 사이의 거리를 증가시켜 기생 캐패시턴스를 줄일 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 기판 상에 정의된 복수의 활성 영역 및 상기 복수의 활성 영역 사이에 복층으로 위치하는 복수의 비트 라인을 포함하는 반도체 기억 장치를 제공한다.
바람직하게는, 상기 복수의 비트 라인은 평면상으로 위치가 중첩되어 있으며 단면상으로는 수직 정렬되어 있는 것을 특징으로 한다.
바람직하게는, 상기 복수의 비트 라인의 일측에 위치한 상기 복수의 활성 영역은 상기 복수의 비트 라인 중 하부에 있는 제 1 비트 라인과 연결되고, 상기 복수의 비트 라인의 타측에 위치한 상기 복수의 활성 영역은 상기 복수의 비트 라인 중 상부에 있는 제 2 비트 라인과 연결되는 것을 특징으로 한다.
바람직하게는, 상기 반도체 기억 장치는 상기 복수의 활성 영역 각각을 상기 복수의 비트 라인에 연결하기 위한 복수의 비트라인 콘택을 더 포함한다.
바람직하게는, 상기 복수의 비트 라인은 행 방향으로 형성되어 있고, 평면상으로 인접해 있는 두 개의 상기 비트 라인 사이에는 상기 복수의 활성 영역 중 일 부가 두 행으로 배열되어 있는 것을 특징으로 한다.
바람직하게는, 상기 반도체 기억 장치는 상기 복수의 활성 영역 상에 상기 비트 라인과 교차하는 방향으로 위치하는 복수의 워드 라인을 더 포함한다.
바람직하게는, 상기 복수 활성 영역 각각에 두 개의 단위셀이 위치하는 것을 특징으로 한다.
바람직하게는, 상기 단위셀은 6F2 및 8F2 중 하나의 크기를 가지는 것을 특징으로 한다. 여기서, F는 디자인 규칙 상 미세 패턴 사이의 최소 거리를 의미한다.
본 발명은 고집적 반도체 기억 장치의 셀 어레이 내 형성되는 비트 라인의 위치를 복층으로 변경하여 평면상에서 비트 라인이 차지하는 면적을 줄임으로써 비트 라인과 이웃한 저장노드 콘택 사이의 거리를 증가시켜 비트 라인 전체에서의 기생 캐패시턴스를 줄일 수 있는 장점이 있다.
또한, 본 발명은 고집적 반도체 기억 장치 내에서도 셀 어레이 내 비트 라인에 기생 캐패시턴스를 감소시킬 수 있음에 따라 비트 라인을 통해 전달된 데이터를 감지 증폭하는 감지 증폭기의 동작 마진을 개선할 수 있어 동작 안정성을 높일 수 있으며, 이에 따라 반도체 기억 장치의 제조에 있어 수율 개선 효과와 제조 원가의 절감효과를 얻을 수 있다.
본 발명의 일 실시예에 따른 반도체 기억 장치에서는 비트 라인과 이웃한 저장노드 콘택 사이의 간격을 넓히기 위해 이웃한 두 개의 비트 라인을 하나의 비트 라인이 차지하던 평면적 상에 복층으로 형성함으로써, 반도체 기억 장치 내 셀 어레이 내부에 확보된 여분의 공간을 이용하여 비트 라인과 이웃한 저장노드 콘택 사이의 간격을 증가시킨다. 이를 통해, 반도체 기억 장치에서는 셀 어레이 내 일부 구간에서 비트 라인과 이웃한 저장노드 콘택 사이의 거리를 증가시킬 수 있으므로, 비트 라인 전체에 발생하는 기생 캐패시턴스의 크기를 줄일 수 있다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4은 본 발명의 일 실시예에 따른 반도체 기억 장치를 설명하기 위한 평면도이다. 특히, 도 4에서는 반도체 기억 장치의 단위셀이 8F2의 크기를 가지는 경우를 예로 들어 설명하는데, 여기서 F는 디자인 규칙상 미세 패턴 사이 최소 거리를 의미한다.
도시된 바와 같이, 반도체 기억 장치 내 셀 어레이 영역에는 복수의 타원 형태의 활성 영역(402)이 정의되어 있고, 각각의 활성 영역(402) 상에는 두 개의 워드 라인(404)이 형성되어 있다. 두 개의 워드 라인(404) 사이에는 비트라인 콘택플러그(405)와 비트라인 콘택(406)이 형성되어 있고, 복수의 비트라인 콘택(406_1, 406_2)과 연결된 비트 라인(408_1, 408_2)은 워드 라인(404)과 교차하는 방향으로 형성되어 있다.
셀 어레이 영역은 활성 영역(402)과 비트라인 콘택행방향으로 배열된 복수의 활성 영역(402)은 동일한 비트 라인(408)에 연결되어 있으며, 열방향으로 배열된 복수의 활성 영역(402)은 워드 라인(404)을 교번적으로 공유한다. 이에 따라, 비트라인 콘택(406_1, 406_2)은 활성 영역(402)이 아닌 비트 라인(408_1, 408_2)의 하부에 형성되는 제 1 비트라인 콘택(406_1)과 활성 영역(402) 상에 형성되는 제 2 비트라인 콘택(406_2)의 서로 다른 형태로 형성된다. 또한, 셀 어레이 영역에는 비트 라인 콘택(406_1, 406_2)의 위치에 따라, 활성 영역(402)과 제 1 비트라인 콘택(406_1)을 연결하기 위한 제 1 비트라인 콘택플러그(405_1)와 비트 라인(408_2)과 제 2 비트라인 콘택(406_2)을 연결하기 위한 제 2 비트라인 콘택플러그(405_2)가 포함되어 있다.
한편, 본 발명의 일 실시예에 따른 반도체 기억 장치 내 셀 어레이 영역은 종래의 셀 어레이 영역과는 다른 구조를 가지고 있다. 구체적으로, 제 1 비트 라인(408_1)과 제 2 비트 라인(408_2)은 복층으로 위치하고 있고, 하부에는 제 1 비트 라인(408_1) 상부에는 제 2 비트 라인(408_2)이 형성되어 있다. 즉, 제 1 비트 라인(408_1)과 상기 제 2 비트 라인(408_2)은 평면상으로 위치가 중첩되어 마치 하나의 비트 라인만 형성된 것처럼 보일 수 있으나 단면상으로는 나란히 정렬되어 있는 것이 특징이다.
한편, 활성 영역(402) 상에 두 개의 워드 라인(404)의 외측 각각에는 저장노드 콘택(410)이 형성되어 있다. 하지만, 셀 어레이 영역에는 행방향으로 정렬된 복수의 활성 영역(402)의 사이사이 마다 비트 라인(408)이 형성되 있는 것이 아니라, 두 열로 정렬된 복수의 활성 영역(402) 마다 제 1 및 제 2 비트 라인(408_1, 408_2)이 형성되어 있고 비트 라인(408_1, 408_2) 각각의 양측에는 복수의 활성 영역(402)이 비트 라인(408_1, 408_2)으로 정렬되어 있다.
비트 라인(408_1, 408_2)과 활성 영역(402)의 연결관계를 살펴보면, 비트 라인(408_1, 408_2)의 일측에 위치한 복수의 활성 영역(402)은 제 1 비트 라인(408_1)과 연결되고, 비트 라인(408_1, 408_2)의 타측에 위치한 복수의 활성 영역(402)은 제 2 비트 라인(408_2)과 연결되어 있다. 도 4에 도시된 연결 관계는 하나의 예를 도시하였을 뿐이며, 제 1 비트 라인(408_1)과 제 2 비트 라인(408_2)이 서로 반대쪽에 위치한 활성 영역(402)들과 연결되는 것이 중요하다.
도 5a 및 도 5b는 도 4에 도시된 반도체 기억 장치를 설명하기 위한 단면도이다. 구체적으로, 도 5a는 도 4에서 저장노드 콘택(110)이 위치하는 <A-A'> 축의 단면을 설명하고 있으며, 도 5b는 도 4에서 비트라인 콘택(106)이 위치하는 <B-B'>축의 단면을 설명하고 있다.
도 5a를 참조하면, 반도체 기판상에 활성 영역(402)을 정의하는 소자분리막(403)이 형성되어 있고, 활성 영역(402) 상에는 제 2 비트라인 콘택(406_2)이 형성되어 있고, 제 2 비트라인 콘택(406_2) 상에는 제 2 비트라인 콘택플러그(405_2)가 형성되어 있으며, 제 2 비트라인 콘택플러그(405_2)는 비트라인(408) 중 상부에 위치하는 제 2 비트 라인(408_2)과 서로 연결되어 있다. 반면, 제 2 비트 라인(408_2) 하부에 위치하는 제 1 비트 라인(408_1)은 반대쪽에 위치한 단위셀과 연결되기 때문에 제 2 비트라인 콘택(406_2)과는 연결되지 않는다. 특히, 제 1 비트라인 콘택(406_1)과 제 1 비트라인 콘택플러그(405_1)를 통해 제 1 비트 라 인(408_1)과 활성 영역(402)이 연결되는 단면은 종래 기술을 설명한 도 2a와 유사한 구조를 가지므로 여기서는 설명을 생략한다.
도 5b를 참조하면, 반도체 기판상에 활성 영역(402)을 정의하는 소자분리막(403)이 형성되어 있고, 활성 영역(402) 상에는 저장노드 콘택(410)이 형성되어 있다. 도 4에서 설명한 바와 같이, 두 개의 활성 영역(402)마다 복층으로 위치하는 두 개의 비트 라인(408_1, 408_1)이 형성되어 있음을 알 수 있다.
종래 기술을 설명한 도 2b와 비교하면, 수평 방향으로 두 개의 비트 라인(408_1, 408_1)이 종래의 비트 라인(108)이 형성되는 영역만을 차지하고 있기 때문에 셀 어레이 내에 여유 공간이 확보된다. 이러한 여유 공간을 이용하여 비트 라인(408_1, 408_1)과 이웃한 저장노드 콘택(410) 사이의 간격(t2)을 넓히면 종래의 간격(t1)보다 더 넓어진다. 기생 캐패시턴스는 이웃한 두 도전 영역 사아의 거리에 반비례하는 특징을 가지고 있기 때문에, 비트 라인(408_1, 408_1)과 이웃한 저장노드 콘택(410) 사이의 간격(t2)을 크게할 수록 비트 라인(408_1, 408_1)과 이웃한 저장노드 콘택(410) 사이에 발생하는 기생 캐패시턴스의 크기는 줄어든다.
도 6은 본 발명의 다른 실시예에 따른 반도체 기억 장치를 설명하기 위한 개념도이다. 특히, 도 6은 본 발명의 구조를 잘 설명해주는 반도체 기억 장치의 셀 어레이 내 저장노드 콘택(610), 비트 라인(608) 및 활성 영역(602)을 도시하고, 그 외 셀 어레이 내 포함되는 워드 라인 등의 요소는 생략하였다.
도시된 바와 같이, 반도체 기억 장치가 6F2크기의 단위셀을 포함하는 경우 활성 영역(602)과 비트 라인(608)의 형상이 도 1에 도시된 8F2크기의 단위셀의 경우와 달라진다. 하지만, 활성 영역(602)이 기울어진 타원의 형태를 가지는 것과 비트 라인(608)이 직선 형태가 아닌 구부러진 지그재그 형태로 구현되는 것에 차이가 있을 뿐, <C-C'>축을 기준으로 한 단면을 살펴보면 도 5b에 도시된 단면과 큰 차이가 없다. 즉, 단위셀의 크기를 6F2로 설계한 경우에도 단위셀의 크기를 증가시키지 않으면서 비트 라인(608)과 이웃한 저장노드 콘택(610) 사이의 간격을 늘릴 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 기억 장치는 반도체 기판 상에 정의된 복수의 활성 영역 및 복수의 활성 영역 사이에 복층으로 위치하는 복수의 비트 라인을 포함한다. 여기서, 복수의 비트 라인은 평면상으로 위치가 중첩되어 있으며 단면상으로는 수직 정렬되어 있다. 아울러, 복수의 활성 영역의 매 행(비트라인 방향)마다 비트 라인이 위치하는 것이 아니라 두 행의 활성 영역 마다 하나의 비트 라인이 위치한다.
이러한 구조로 인해, 본 발명에서는 고집적 반도체 기억 장치의 셀 어레이 내 형성되는 비트 라인의 위치를 복층으로 변경하여 평면상에서 비트 라인이 차지하는 면적을 줄일 수 있다. 따라서, 단위셀의 크기를 증가시키지 않으면서 비트 라인과 이웃한 저장노드 콘택 사이의 거리를 증가시킬 수 있어 비트 라인 전체에서의 기생 캐패시턴스를 줄일 수 있다. 아울러, 본 발명에 따른 셀 어레이 구조는 단위셀의 크기가 6F2 또는 8F2 중 어느 경우라도 적용 가능한 것이 특징이다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래의 반도체 기억 장치를 설명하기 위한 평면도.
도 2a 및 도 2b는 도 1에 도시된 반도체 기억 장치를 설명하기 위한 단면도.
도 3은 6F2크기의 단위셀을 포함하는 반도체 기억 장치를 설명하기 위한 개념도.
도 4은 본 발명의 일 실시예에 따른 반도체 기억 장치를 설명하기 위한 평면도.
도 5a 및 도 5b는 도 1에 도시된 반도체 기억 장치를 설명하기 위한 단면도.
도 6은 본 발명의 다른 실시예에 따른 반도체 기억 장치를 설명하기 위한 개념도.

Claims (8)

  1. 반도체 기판 상에 정의된 복수의 활성 영역; 및
    단면상으로 상기 복수의 활성 영역의 상부에 상기 활성 영역과 소정 간격을 두고 복층으로 위치하며, 평면상으로 상기 복수의 활성 영역 사이에 위치하는 복수의 비트 라인
    을 포함하며,
    상기 복수의 비트 라인은 행 방향으로 형성되어 있고, 평면상으로 인접해 있는 두 개의 상기 비트 라인 사이에는 상기 복수의 활성 영역 중 일부가 두 행으로 배열되어 있는 것을 특징으로 하는 반도체 기억 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 복수의 비트 라인은 평면상으로 위치가 중첩되어 있으며 단면상으로는 수직 정렬되어 있는 것을 특징으로 하는 반도체 기억 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 복수의 비트 라인의 일측에 위치한 상기 복수의 활성 영역은 상기 복수의 비트 라인 중 하부에 있는 제 1 비트 라인과 연결되고, 상기 복수의 비트 라인의 타측에 위치한 상기 복수의 활성 영역은 상기 복수의 비트 라인 중 상부에 있는 제 2 비트 라인과 연결되는 것을 특징으로 하는 반도체 기억 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 복수의 활성 영역 각각을 상기 복수의 비트 라인에 연결하기 위한 복수의 비트라인 콘택을 더 포함하는 반도체 기억 장치.
  5. 삭제
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 복수의 활성 영역 상에 상기 비트 라인과 교차하는 방향으로 위치하는 복수의 워드 라인을 더 포함하는 반도체 기억 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 복수 활성 영역 각각에 두 개의 단위셀이 위치하는 것을 특징으로 하는 반도체 기억 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 단위셀은 6F2 및 8F2 중 하나의 크기를 가지는 것을 특징으로 하는 반도체 기억 장치(F는 디자인 규칙 상 미세 패턴 사이의 최소 거리).
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