JP4505866B2 - 画像処理装置および映像信号処理方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、低消費電力化を図ることが出来る画像処理装置（映像信号処理装置）およびその方法（映像信号処理方法）に関する。
【０００２】
【従来の技術】
種々のＣＡＤ(Computer Aided Design) システムや、アミューズメント装置などにおいて、コンピュータグラフィックスがしばしば用いられている。特に、近年の画像処理技術の進展に伴い、３次元コンピュータグラフィックスを用いたシステムが急速に普及している。
このような３次元コンピュータグラフィックスでは、各画素（ピクセル）に対応する色を決定するときに、各画素の色の値を計算し、この計算した色の値を、当該画素に対応するディスプレイバッファ（フレームバッファ）のアドレスに書き込むレンダリング(Rendering) 処理を行う。
レンダリング処理の手法の一つに、ポリゴン（Polygon)レンダリングがある。この手法では、立体モデルを三角形の単位図形（ポリゴン）の組み合わせて多角形として表現し、このポリゴンを単位として処理を行い、描画することで、表示画面の色を決定する。
【０００３】
ポリゴンレンダリングでは、物理座標系における三角形を組み合わせた多角形の各頂点についての、座標（ｘ，ｙ，ｚ）と、色データ（Ｒ，Ｇ，Ｂ，α）と、張り合わせのイメージパターンを示すテクスチャデータの同次座標（ｓ，ｔ）および同次項ｑの値とを入力とし、これらの値を三角形の内部で補間する処理が行われる。
ここで、同次項ｑは、簡単にいうと、拡大縮小率のようなもので、実際のテクスチャバッファのＵＶ座標系における座標、すなわち、テクスチャ座標データ（ｕ，ｖ）は、同次座標（ｓ，ｔ）を同次項ｑで除算した「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じたものとなる。
このような３次元コンピュータグラフィックシステムでは、例えば、ディスプレイバッファ（フレームバッファ）に描画を行う際に、画素毎に、テクスチャ座標データ（ｕ，ｖ）を用いてテクスチャバッファからテクスチャデータを読み出し、この読み出したテクスチャデータを、立体モデルの表面に三角形を単位として張り付けるテクスチャマッピング処理を行う。
なお、立体モデルでのテクスチャマッピング処理では、各画素毎に、張り付けを行なうテクスチャデータが示す画像の拡大縮小率が変化する。
【０００４】
ところで、このような３次元コンピュータグラフィックシステムでは、例えば、所定の矩形内の８画素についての処理を並行して（同時に）行う場合がある。
また、前述したような三角形を単位図形とした多角形（ポリゴン）レンダリングでは、張り付けを行うテクスチャデータの縮小率などは、三角形を単位として決定される。
従って、並行して処理を行った８画素分の演算結果のうち、対象となる三角形の外部に位置する画素については使用しないからその演算結果は無効（無意味）になる。
具体的には、図１２に示すように、三角形３０について所定の演算を行って縮小率を決定し、当該縮小率に応じたテクスチャデータを用いてテクスチャマッピング処理を行っている場合を考える。
ここで、矩形３１，３２，３３は、それぞれ並行して処理される８（２×４）画素が配置された領域であり、ポリゴンレンダリング処理において、各矩形内に属する８画素については同じテクスチャデータが用いられる。
図１２に示す場合には、矩形３２に属する８画素は全て三角形３０内に位置するため、８画素の演算結果は全て有効「１」である。これに対して、矩形３１，３３にそれぞれ属する８画素は、３画素は三角形３０内に位置するが、５画素は三角形３０の外に位置する。従って、８画素の演算結果のうち、３画素の演算結果は有効であるが、５画素の演算結果は無効となる。
従来では、矩形内に位置する８画素の全てについて、ポリゴンレンダリング処理を無条件に行っていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述したように、三角形を単位図形としたポリゴンレンダリング処理を行なう場合に、矩形内に位置する複数の画素の全てについての処理を、対象となっている三角形の内部に位置するか否かとは無関係に実行すると、膨大な数の無効な（無意味な）演算を行うことになり、演算処理回路の消費電力に大きな影響を及ぼす。
また、３次元コンピュータグラフィックシステムでは、上述した理由の他にも、種々の要因で不要な演算を行うことがある。
また、近年、３次元コンピュータグラフィックシステムの動作クロック周波数は非常に高くなっているため、演算処理回路の電力消費が増大しており、消費電力の低下が大きな課題になっている。
【０００６】
本発明は上述した従来技術の問題点に鑑みてなされ、消費電力の大幅な低下を図ることが可能な画像処理装置（映像信号処理装置）およびその方法（映像信号処理方法）を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明によれば、同時に処理を行おうとする複数の画素毎にそれぞれ設けられ、それぞれ対応する画素データを受け、相互に並列にデータ処理を行う、複数の画素データ処理回路と、前記各画素データ処理回路に入力する前記画素データの少なくとも一部として含まれる演算の有効性を示すフラグに基づいて前記画素毎のデータ処理を対応する前記画素データ処理回路が行う必要がないと論理判断した場合に対応する各画素データ処理回路の動作を停止する制御手段とを有し、
前記画素データ処理回路の各々は、システムクロック信号から生成された画素データ処理回路駆動用クロック信号に基づいて動作してパイプライン処理を行うように相互に直列接続された、複数の処理回路を有し、
前記各画素データ処理回路内の直列に接続された前記複数の処理回路は、当該各処理回路を制御する前記演算を有効性を示すフラグが転送されることにより、前記パイプライン処理および前記画素データ処理回路駆動用クロック信号の供給の制御を行い、
前記制御手段は、前記演算の有効性を示すフラグに基づいて前記画素データ処理回路のデータ処理を行う必要のない各処理回路への前記画素データ処理回路駆動用クロック信号の供給を停止する、
画像処理装置が提供される。
【００１１】
また好ましくは、前記画素データ処理回路の各々は、パイプライン処理を行うように相互に直列に接続された複数の処理回路を有する。
【００１２】
好ましくは、前記画素データ処理回路内の直列に接続された複数の処理回路は、各処理回路を制御するフラグが転送されることによって、前記パイプライン処理および前記画素データ処理回路駆動用クロック信号の供給の制御を行う。
【００１３】
好ましくは、前記画素データ処理回路は、画素のＲ（赤），Ｇ（緑），Ｂ（青）の出力を決定する画素データについての処理を行う。
【００１６】
本発明によれば、同時に処理を行おうとする複数の画素毎にそれぞれ設けられ、それぞれ対応する画素データを受け、相互に並列にデータ処理する複数の画素データ処理回路を用いて画像処理を行う画像処理方法において、
前記画素データ処理回路の各々は、システムクロック信号から生成された画素データ処理回路駆動用クロック信号に基づいて動作してパイプライン処理を行うように相互に直列接続された複数の処理回路を有しており、
前記各画素データ処理回路内の直列に接続された複数の処理回路は、各処理回路を制御する前記演算の有効性を示すフラグが転送されることにより、当該転送される演算の有効性を示すフラグに基づいて、前記パイプライン処理および前記画素データ処理回路駆動用クロック信号の供給の制御を行い、
前記画素データに含まれる演算の有効性を示すフラグに基づいて、前記画素毎のデータ処理を対応する前記画素データ処理回路が行う必要がないと論理判断して対応する画素データ処理回路の動作を停止させるとき、当該画素データ処理回路のデータ処理を行う必要のない処理回路への前記画素データ処理回路駆動用クロック信号の供給を停止する、
ことを特徴とする、画像処理方法が提供される。
【００１８】
好ましくは、前記画素データ処理回路の各々は、直列に接続された複数の処理回路でパイプライン処理を行う。
また好ましくは、前記画素データ処理回路内の直列に接続された複数の処理回路は、各処理回路を制御するフラグが転送されることにより、前記パイプライン処理および前記画素データ処理回路駆動用クロック信号の供給の制御を行う。
好ましくは、前記画素データ処理は、画素のＲ（赤），Ｇ（緑），Ｂ（青）の出力を決定する画素データについての処理を行う。
【００１９】
【発明の実施の形態】
本発明の映像信号処理装置（画像処理装置）と映像信号処理方法（画像処理方法）の実施の形態を述べる。
以下、本実施形態においては、家庭用ゲーム機などに適用される、任意の３次元物体モデルに対する所望の３次元画像をＣＲＴ(Cathode Ray Tube)などのディスプレイ上に高速に表示する３次元コンピュータグラフィックシステムについて説明する。
第１実施形態
図１は、本実施形態の３次元コンピュータグラフィックシステム１のシステム構成図である。
３次元コンピュータグラフィックシステム１は、立体モデルを単位図形である三角形（ポリゴン）の張り合わせとして表現し、このポリゴンを描画することで表示画面の各画素の色を決定し、ディスプレイに表示するポリゴンレンダリング処理を行うシステムである。
また、３次元コンピュータグラフィックシステム１では、平面上の位置を表現する（ｘ，ｙ）座標の他に、奥行きを表すｚ座標を用いて３次元物体を表し、この（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の一点を特定する。
【００２０】
図１に示すように、３次元コンピュータグラフィックシステム１では、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびレンダリング回路５が、メインバス６を介して接続されている。
以下、各構成要素の機能について説明する。
メインプロセッサ４は、例えば、ゲームの進行状況などに応じて、メインメモリ２から必要なグラフィックデータを読み出し、このグラフィックデータに対してクリッピング(Clipping)処理、ライティング(Lighting)処理およびジオメトリ(Geometry)処理などを行い、ポリゴンレンダリングデータを生成する。メインプロセッサ４は、ポリゴンレンダリングデータＳ４を、メインバス６を介してレンダリング回路５に出力する。
Ｉ／Ｏインタフェース回路３は、必要に応じて、外部からポリゴンレンダリングデータを入力し、これをメインバス６を介してレンダリング回路５に出力する。
【００２１】
ここで、ポリゴンレンダリングデータは、ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）のデータを含んでいる。
（ｘ，ｙ，ｚ）データは、ポリンゴの頂点の３次元座標を示し、（Ｒ，Ｇ，Ｂ）データは、それそれ当該３次元座標における赤、緑、青の輝度値を示している。
αデータは、これから描画する画素と、ディスプレイバッファ２１に既に記憶されている画素とのＲ，Ｇ，Ｂデータのブレンド（混合）係数を示している。
（ｓ，ｔ，ｑ）データのうち、（ｓ，ｔ）は、対応するテクスチャの同次座標を示しており、ｑは同次項を示している。ここで、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチャ座標データ（ｕ，ｖ）が得られる。テクスチャバッファ２０に記憶されたテクスチャデータへのアクセスは、テクスチャ座標データ（ｕ，ｖ）を用いて行われる。
すなわち、ポリゴンレンダリングデータは、多角形を構成する三角形の各頂点
の物理座標値と、それぞれの頂点の色とテクスチャデータの同次座標および同次項を示している。
【００２２】
以下、レンダリング回路５について詳細に説明する。
図１に示すように、レンダリング回路５は、ＤＤＡ(Digital Differential Analizer、ディジタル変分（差分）分析器) セットアップ回路１０、トライアングルＤＤＡ回路１１、テクスチャエンジン回路１２、メモリＩ／Ｆ回路１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７を有する。
ＤＲＡＭ１６は、テクスチャバッファ２０、ディスプレイバッファ２１、ｚバッファ２２およびテクスチャＣＬＵＴバッファ２３として機能する。
【００２３】
ＤＤＡセットアップ回路１０
ＤＤＡセットアップ回路１０は、後段のトライアングルＤＤＡ回路１１において物理座標系上の三角形の各頂点の値を線形補間して三角形の内部の各画素の色と深さ情報を求めるのに先立ち、ポリゴンレンダリングデータＳ４が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データについて、三角形の辺と水平方向の差分（または変分）を求めるセットアップ演算を行う。
このセットアップ演算は、具体的には、開始点の値と終点の値と、開始点と終点との距離を用いて、単位長さ移動した場合における、求めようとしている値の変分を算出する。
【００２４】
また、ＤＤＡセットアップ回路１０は、同時に処理を行う８画素のそれぞれについて、処理対象となる三角形の内部に位置するか否かを示す１ビットの有効指示データｖａｌを決定する。具体的には、有効指示データｖａｌは、三角形の内部に位置する画素について「１」とし、三角形の外部に位置する画素について「０」とする。
ＤＤＡセットアップ回路１０は、算出した変分データＳ１０と、各画素の有効指示データｖａｌとをトライアングルＤＤＡ回路１１に出力する。
【００２５】
トライアングルＤＤＡ回路１１
トライアングルＤＤＡ回路１１は、ＤＤＡセットアップ回路１０から入力した変分データＳ１０を用いて、三角形内部の各画素の線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データを算出する。
トライアングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標の画素についての（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，ｖａｌ）データとを、ＤＤＡデータ（補間データ）Ｓ１１としてテクスチャエンジン回路１２に出力する。
本実施形態では、トライアングルＤＤＡ回路１１は、並行して処理を行う矩形内に位置する８画素分のＤＤＡデータＳ１１を単位としてテクスチャエンジン回路１２に出力する。
【００２６】
ここで、ＤＤＡデータＳ１１の（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，ｖａｌ）データは、図２に示すように、１６１ビットのデータである。
具体的には、Ｒ，Ｇ，Ｂ，αデータがそれぞれ８ビットであり、ｚ，ｓ，ｔ，ｑデータがそれぞれ３２ビットであり、ｖａｌデータが１ビットである。
なお、以下、並行して処理を行う８画素についての（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，ｖａｌ）データのうち、ｖａｌデータをｖａｌデータＳ２２０1 〜Ｓ２２０8 とし、（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データを被演算データＳ２２１1 〜Ｓ２２１8 とする。
すなわち、トライアングルＤＤＡ回路１１は、８画素分の（ｘ，ｙ）データと、ｖａｌデータＳ２２０1 〜Ｓ２２０8 と、被演算データＳ２２１1 〜Ｓ２２１8 からなるＤＤＡデータＳ１１をテクスチャエンジン回路１２に出力する。
【００２７】
テクスチャエンジン回路１２およびメモリＩ／Ｆ回路１３
テクスチャエンジン回路１２による、ＤＤＡデータＳ１１を用いた、「ｓ／ｑ」および「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，ｖ）の算出処理、および、テクスチャバッファ２０からの（Ｒ，Ｇ，Ｂ，α）データの読み出し処理と、メモリＩ／Ｆ回路１３によるｚ比較処理および混合処理とを、図３に示す演算ブロック２００，２０１，２０２，２０４，２０５でパイプライン方式で順に実行する。
ここで、演算ブロック２００，２０１，２０２，２０４，２０５は、それぞれ８個の演算サブブロックを内蔵しており、８画素分の演算処理を並行して行う。
ここで、テクスチャエンジン回路１２が演算ブロック２００，２０１，２０２を内蔵し、メモリＩ／Ｆ回路１３が演算ブロック２０４，２０５を内蔵している。
【００２８】
〔演算ブロック２００〕
演算ブロック２００は、ＤＤＡデータＳ１１に含まれる（ｓ，ｔ，ｑ）データを用いて、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とを行う。
演算ブロック２００は、図３に示すように、８個の演算サブブロック２００５１〜２００８を内蔵する。
ここで、演算サブブロック２００１は、被演算データＳ２２１１およびｖａｌデータＳ２２０１を入力し、ｖａｌデータＳ２２０１が「１」、すなわち有効であることを示す場合には、「ｓ／ｑ」および「ｔ／ｑ」を算出し、その算出結果を除算結果Ｓ２００１として演算ブロック２０１の演算サブブロック２０１１に
出力する。
【００２９】
また、演算サブブロック２００１は、ｖａｌデータＳ２２０１が「０」、すなわち無効であることを示す場合には、演算は行わず、除算結果Ｓ２００１を出力しないか、あるいは、所定の仮値を示す除算結果Ｓ２００１を演算ブロック２０１の演算サブブロック２０１１に出力する。
また、演算サブブロック２００１は、ｖａｌデータＳ２２０１を後段の演算サブブロック２０１１に出力する。
なお、演算サブブロック２００２〜２００８も、それぞれ対応する画素について、演算サブブロック２００１と同じ演算を行い、それぞれ除算結果Ｓ２００５２〜Ｓ２００８およびｖａｌデータＳ２２０２〜Ｓ２２０８を後段の演算ブロック２０１の演算サブブロック２０１２〜２０１８にそれぞれ出力する。
【００３０】
図４は、演算サブブロック２００1 の内部構成図である。
なお、図３に示す、全ての演算サブブロックは、基本的に、図４に示す構成をしている。
図４に示すように、演算サブブロック２００1 は、クロックイネーブラ２１０1 、データ用フリップフロップ２２２、プロセッサエレメント２２３およびフラグ用フリップフロップ２２４を有する。
クロックイネーブラ２１０1 は、システムクロック信号Ｓ２２５を基準としたタイミングでｖａｌデータＳ２２０1 を入力し、ｖａｌデータＳ２２０1 のレベルを検出する。そして、クロックイネーブラ２１０1 は、ｖａｌデータＳ２２０1 が、「１」である場合には、例えば、クロック信号Ｓ２１０1 にパルス発生させ、「０」である場合には、クロック信号Ｓ２１０1 にパルス発生させない。
【００３１】
データ用フリップフロップ２２２は、クロック信号Ｓ２１０1 のパルスを検出すると、被演算データＳ２２１1 を取り込み、プロセッサエレメント２２３に出力する。
プロセッサエレメント２２３は、入力した被演算データＳ２２１1 を用いて前述した除算を行い、除算結果Ｓ２００1 を演算サブブロック２０１1 のデータ用フリップフロップ２２２に出力する。
フラグ用フリップフロップ２２４は、システムクロック信号Ｓ２２５を基準としたタイミングで、ｖａｌデータＳ２２０1 を取り込み、後段の演算ブロック２０１の演算サブブロック２０１1 のフラグ用フリップフロップ２２４に出力する。
なお、システムクロック信号Ｓ２２５は、図３に示す全ての演算サブブロック２００1 〜２００8 ，２０１1 〜２０１8 ，２０２1 〜２０２8 ，２０４1 〜２０４8 のクロックイネーブラおよびフラグ用フリップフロップ２２４に供給される。
すなわち、演算サブブロック２００1 〜２００8 ，２０１1 〜２０１8 ，２０２1 〜２０２8 ，２０４1 〜２０４8 における処理は同期して行われ、同一の演算ブロックに内蔵された８個の演算サブブロックは並行して処理を行う。
【００３２】
〔演算ブロック２０１〕
演算ブロック２０１は、演算サブブロック２０１1 〜２０１8 を有し、演算ブロック２００から入力した除算結果Ｓ２００1 〜Ｓ２００8 が示す「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、テクスチャ座標データ（ｕ，ｖ）を生成する。
演算サブブロック２０１1 〜２０１8 は、それぞれクロックイネーブラ２１１1 〜２１１8 によりｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル検出を行った結果、当該レベルが「１」の場合にのみ演算を行い、それぞれ演算結果であるテクスチャ座標データＳ２０１1 〜Ｓ２０１8 を、演算ブロック２０２の演算サブブロック２０２1 〜２０２8 に出力する。
【００３３】
〔演算ブロック２０２〕
演算ブロック２０２は、演算サブブロック２０２1 〜２０２8 を有し、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいはＤＲＡＭ１６に、演算ブロック２０１で生成したテクスチャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいはテクスチャバッファ２０に記憶されているテクスチャデータを読み出すことで、（ｕ，ｖ）データに対応したテクスチャアドレスに記憶された（Ｒ，Ｇ，Ｂ，α）データＳ１７を得る。
なお、テクスチャバッファ２０には、ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮小率に対応したテクスチャデータが記憶されている。ここで、何れの縮小率のテクスチャデータを用いるかは、所定のアルゴリズムを用いて、前記三角形を単位として決定される。
また、ＳＲＡＭ１７には、テクスチャバッファ２０に記憶されているテクスチャデータのコピーが記憶されている。
演算サブブロック２０２1 〜２０２8 は、それぞれクロックイネーブラ２１２1 〜２１２8 によりｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル検出を行った結果、当該レベルが「１」の場合にのみ読み出し処理を行い、それぞれ読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７を、（Ｒ，Ｇ，Ｂ，α）データＳ２０２1 〜Ｓ２０２8 として、それぞれ演算ブロック２０３の演算サブブロック２０３1 〜２０３8 に出力する。
【００３４】
なお、テクスチャエンジン回路１２は、フルカラー方式の場合には、テクスチャバッファ２０から読み出した（Ｒ，Ｇ，Ｂ，α）データを直接用いる。一方、テクスチャエンジン回路１２は、インデックスカラー方式の場合には、予め作成したカラールックアップテーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファ２３から読み出して、内蔵するＳＲＡＭに転送および記憶し、このカラールックアップテーブルを用いて、テクスチャバッファ２０から読み出したカラーインデックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。
【００３５】
〔演算ブロック２０３〕
演算ブロック２０３は、演算サブブロック２０３1 〜２０３8 を有し、演算ブロック２０２から入力したテクスチャデータである（Ｒ，Ｇ，Ｂ．α）データＳ２０２1 〜Ｓ２０２8 と、トライアングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ．α）データＳ２０２1 〜Ｓ２０２8 に含まれるαデータ（テクスチャα）が示す割合で混合し、（Ｒ，Ｇ，Ｂ）混合データを生成する。
そして、演算ブロック２０３は、生成された（Ｒ，Ｇ，Ｂ）混合データと、対応するＤＤＡデータＳ１１に含まれるαデータとを含む（Ｒ，Ｇ，Ｂ，α）データＳ２０３1 〜Ｓ２０３8 を、演算ブロック２０４に出力する。
演算サブブロック２０３1 〜２０３8 は、それぞれクロックイネーブラ２１３1 〜２１３8 によりｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル検出を行った結果、当該レベルが「１」の場合にのみ上記混合および（Ｒ，Ｇ，Ｂ，α）データＳ２０３1 〜Ｓ２０３8 の出力を行う。
【００３６】
〔演算ブロック２０４〕
演算ブロック２０４は、演算サブブロック２０４1 〜２０４8 を有し、入力した（Ｒ，Ｇ，Ｂ，α）データＳ２０３1 〜Ｓ２０３8 について、ｚバッファ２２に記憶されたｚデータの内容を用いて、ｚ比較を行い、（Ｒ，Ｇ，Ｂ，α）データＳ２０３1 〜Ｓ２０３8 によって描画する画像が、前回、ディスプレイバッファ２１に描画した値よりも手前（視点側）に位置する場合には、ｚバッファ２２を更新すると共に、（Ｒ，Ｇ，Ｂ，α）データＳ２０３1 〜Ｓ２０３8 を、（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 として、それぞれ演算ブロック２０５の演算サブブロック２０５1 〜２０５8 に出力する。
演算サブブロック２０４1 〜２０４8 は、それぞれクロックイネーブラ２１４1 〜２１４8 によりｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル検出を行った結果、当該レベルが「１」の場合にのみ上述したｚ比較および（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 の出力を行なう。
【００３７】
〔演算ブロック２０５〕
演算ブロック２０５は、演算サブブロック２０５1 〜２０５8 を有し、入力した（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 と、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 に含まれるαデータが示す混合値で混合し、混合後の（Ｒ，Ｇ，Ｂ）データＳ２０５1 〜Ｓ２０５8 をディスプレイバッファ２１に書き込む（打ち込む）。
なお、メモリＩ／Ｆ回路１３によるＤＲＡＭ１６に対してのアクセスは、１６画素について同時に行なわれる。
演算サブブロック２０５1 〜２０５8 は、それぞれクロックイネーブラ２１５1 〜２１５8 によりｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル検出を行った結果、当該レベルが「１」の場合にのみ上述した混合処理およびディスプレイバッファ２１への書き込み処理を行う。
【００３８】
ＣＲＴコントローラ回路１４
ＣＲＴコントローラ回路１４は、与えられた水平および垂直同期信号に同期して、図示しないＣＲＴに表示するアドレスを発生し、ディスプレイバッファ２１から表示データを読み出す要求をメモリＩ／Ｆ回路１３に出力する。この要求に応じて、メモリＩ／Ｆ回路１３は、ディスプレイバッファ２１から一定の固まりで表示データを読み出す。ＣＲＴコントローラ回路１４は、ディスプレイバッファ２１から読み出した表示データを記憶するＦＩＦＯ(First In First Out)回路を内蔵し、一定の時間間隔で、ＲＡＭＤＡＣ回路１５に、ＲＧＢのインデックス値を出力する。
【００３９】
ＲＡＭＤＡＣ回路１５
ＲＡＭＤＡＣ回路１５は、各インデックス値に対応するＲ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントローラ回路１４から入力したＲＧＢのインデックス値に対応するデジタル形式のＲ，Ｇ，Ｂデータを、Ｄ／Ａコンバータに転送し、アナログ形式のＲ，Ｇ，Ｂデータを生成する。ＲＡＭＤＡＣ回路１５は、この生成されたＲ，Ｇ，ＢデータをＣＲＴに出力する。
【００４０】
以下、３次元コンピュータグラフィックシステム１の全体動作について説明する。
ポリゴンレンダリングデータＳ４が、メインバス６を介してメインプロセッサ４からＤＤＡセットアップ回路１０に出力され、ＤＤＡセットアップ回路１０において、三角形の辺と水平方向の差分などを示す変分データＳ１０が生成される。
この変分データＳ１０は、トライアングルＤＤＡ回路１１に出力され、トライアングルＤＤＡ回路１１において、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データが算出される。そして、この算出された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データと、三角形の各頂点の（ｘ，ｙ）データとが、ＤＤＡデータＳ１１として、トライアングルＤＤＡ回路１１からテクスチャエンジン回路１２に出力される。
【００４１】
次に、テクスチャエンジン回路１２およびメモリＩ／Ｆ回路１３において、ＤＤＡデータＳ１１を用いて、「ｓ／ｑ」および「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，ｖ）の算出処理、テクスチャバッファ２０からのデジタルデータとしての（Ｒ，Ｇ，Ｂ，α）データの読み出し処理、混合処理、および、ディスプレイバッファ２１への書き込み処理が、図３に示す演算ブロック２００，２０１，２０２，，２０３，２０４，２０５でパイプライン方式で順に実行される。
【００４２】
次に、図３に示すテクスチャエンジン回路１２およびメモリＩ／Ｆ回路１３のパイプライン処理の動作について説明する。
ここでは、例えば、図６に示すような矩形３１内の８画素について同時処理する場合を考える。この場合には、ｖａｌデータＳ２２０1 ，Ｓ２２０2 ，Ｓ２２０3 ，Ｓ２２０5 ，Ｓ２２０6 が「０」を示し、ｖａｌデータＳ２２０4 ，Ｓ２２０7 ，Ｓ２２０8 が「１」を示している。
【００４３】
ｖａｌデータＳ２２０１〜Ｓ２２０８および被演算データＳ２２１１〜Ｓ２２１８が、それぞれ対応する演算サブブロック２００１〜２００８のクロックイネーブラ２１０１〜２１０８に入力される。
そして、クロックイネーブラ２１０１〜２１０８において、それぞれｖａｌデータＳ２２０１〜Ｓ２２０８のレベルが検出される。具体的には、クロックイネーブラ２１０４，２１０７，２１０８において「１」が検出され、クロックイネーブラ２１０１，２１０２，２１０３，２１０５，２１０６において「０」が検出される。
その結果、演算サブブロック２００４，２００７，２００８においてのみ、被演算データＳ２２１４，Ｓ２２１７，Ｓ２２１８を用いて、「ｓ／ｑ」および「ｔ／ｑ」が算出され、当該除算結果Ｓ２００４，Ｓ２００７，Ｓ２００８が演算ブロック２０１の演算ブロック２０１４，２０１７，２０１８に出力される。
一方、演算サブブロック２００１，２００２，２００３，２００５，２００５６では、除算は行なわれない。
また、除算結果Ｓ２００４，Ｓ２００７，Ｓ２００８の出力と同期して、ｖａｌデータＳ２２０１〜Ｓ２２０８が、演算ブロック２０１の演算サブブロック２０１１〜２０１８に出力される。
【００４４】
次に、演算サブブロック２０１１〜２０１８のクロックイネーブラ２１０１〜２１０５８において、それぞれｖａｌデータＳ２２０１〜Ｓ２２０８のレベルが検出される。
そして、この検出結果に基づいて、演算サブブロック２０１４，２０１７，２０１８においてのみ、除算結果Ｓ２００４，Ｓ２００７，Ｓ２００８が示す「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、テクスチャ座標データＳ２０２４，Ｓ２０２７，Ｓ２０２８が生成され、
それぞれ演算ブロック２０２の演算サブブロック２０２４，２０２７，２０２５８に出力される。
一方、演算サブブロック２０１１，２０１２，２０１３，２０１５，２０１５６では、演算は行なわれない。
また、テクスチャ座標データＳ２０２４，Ｓ２０２７，Ｓ２０２８の出力と同期して、ｖａｌデータＳ２２０１〜Ｓ２２０８が、演算ブロック２０２の演算サブブロック２０２１〜２０２８に出力される。
【００４５】
次に、演算サブブロック２０２１〜２０２８のクロックイネーブラ２１２１〜２１２８において、それぞれｖａｌデータＳ２２０１〜Ｓ２２０８のレベルが検出される。
そして、この検出結果に基づいて、演算サブブロック２０２４，２０２７，２０２８においてのみ、ＳＲＡＭ１７あるいはテクスチャバッファ２０に記憶されているテクスチャデータの読み出し処理が行なわれ、（ｓ，ｔ）データに対応したテクスチャアドレスに記憶された（Ｒ，Ｇ，Ｂ，α）データが読み出される。
そして、この読み出した（Ｒ，Ｇ，Ｂ，α）データＳ２０２４，Ｓ２０２７，Ｓ２０２８が、演算ブロック２０４の演算サブブロック２０３４，２０３７，２０３８に出力される。
一方、演算サブブロック２０２１，２０２２，２０２３，２０２５，２０２５６では、読み出し処理は行なわれない。
また、（Ｒ，Ｇ，Ｂ，α）データＳ２０２４，Ｓ２０２７，Ｓ２０２８の出力と同期して、ｖａｌデータＳ２２０１〜Ｓ２２０８が、演算ブロック２０３の演算サブブロック２０３１〜２０３８に出力される。
【００４６】
次に、演算サブブロック２０３1 〜２０３8 のクロックイネーブラ２１２1 〜２１２8 において、それぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベルが検出される。
そして、この検出結果に基づいて、演算サブブロック２０３4 ，２０３7 ，２０３8 においてのみ、それぞれ演算ブロック２０２から入力したテクスチャデータである（Ｒ，Ｇ，Ｂ．α）データＳ２０２4 ，２０２7 ，２０２8 と、トライアングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ．α）データＳ２０２4 ，２０２7 ，２０２8 に含まれるαデータ（テクスチャα）が示す割合で混合し、（Ｒ，Ｇ，Ｂ）混合データを生成する。
そして、演算サブブロック２０３4 ，２０３7 ，２０３8 は、生成された（Ｒ，Ｇ，Ｂ）混合データと、対応するＤＤＡデータＳ１１に含まれるαデータとを含む（Ｒ，Ｇ，Ｂ，α）データＳ２０３4 ，２０３7 ，２０３8 を、演算ブロック２０４に出力する。
一方、演算サブブロック２０３1 ，２０３2 ，２０３3 ，２０３5 ，２０３6 では、混合処理は行なわれない。
【００４７】
次に、演算サブブロック２０４1 〜２０４8 のクロックイネーブラ２１４1 〜２１４8 において、それぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベルが検出される。
そして、この検出結果に基づいて、演算サブブロック２０４4 ，２０４7 ，２０４8 においてのみ、（Ｒ，Ｇ，Ｂ，α）データＳ２０３4 ，Ｓ２０３7 ，Ｓ２０３8 について、ｚバッファ２２に記憶されたｚデータの内容を用いて、ｚ比較が行なわれ、（Ｒ，Ｇ，Ｂ，α）データＳ２０３4 ，Ｓ２０３7 ，Ｓ２０３8 によって描画する画像が、前回、ディスプレイバッファ２１に描画した値よりも手前に位置する場合には、ｚバッファ２２が更新されると共に、（Ｒ，Ｇ，Ｂ，α）データＳ２０３4 ，Ｓ２０３7 ，Ｓ２０３8 が、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ２０４4 ，Ｓ２０４7 ，Ｓ２０４8 として、それぞれ演算サブブロック２０５の演算サブブロック２０５4 ，２０５7 ，２０５8 に出力される。
【００４８】
次に、演算サブブロック２０５1 〜２０５8 のクロックイネーブラ２１５1 〜２１５8 において、それぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベルが検出される。
そして、この検出結果に基づいて、（Ｒ，Ｇ，Ｂ，α）データＳ２０４4 ，Ｓ２０４7 ，Ｓ２０４8 の（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとが、αデータが示す混合値で混合され、（Ｒ，Ｇ，Ｂ）データＳ２０５4 ，Ｓ２０５7 ，Ｓ２０５8 が最終的に算出される。
そして、この混合処理された，（Ｒ，Ｇ，Ｂ）データＳ２０５4 ，Ｓ２０５7 ，Ｓ２０５8 が、ディスプレイバッファ２１に書き込まれる。
一方、演算サブブロック２０４1 ，２０４2 ，２０４3 ，２０４5 ，２０４6 では、混合処理は行なわれない。
【００４９】
すなわち、テクスチャエンジン回路１２およびメモリＩ／Ｆ回路１３では、図６に示す矩形３１内の画素について同時に処理を行なう場合に、三角形３０の外に位置する画素についての処理は行なわない。すなわち、図４に示す矩形３１内の画素についての演算を行なっている間は、演算サブブロック２００１，２００
２，２００３，２００５，２００６，２０１１，２０１２，２０１３，２０１５，２０１６，２０２１，２０２２，２０２３，２０２５，２０２６，２０４１，２０４２，２０４３，２０４５，２０４６，２０５１，２０５２，２０５３，２０５５，２０５６は停止した状態になり、これらの演算サブブロックは電力を消費しない。
【００５０】
以上説明したように、３次元コンピュータグラフィックシステム１によれば、テクスチャエンジン回路１２におけるパイプライン処理において、同時処理する８画素のうち、処理対象となる三角形の外部に位置する画素についての演算は行なわないようにすることができる。
そのため、テクスチャエンジン回路１２における消費電力を大幅に低減できる。その結果、３次元コンピュータグラフィックシステム１の電源として、簡単かつ安価なものを用いることができる。
なお、テクスチャエンジン回路１２は、図３および図４に示すように、各演算サブブロックに、クロックイネーブラおよび１ビットのフラグ用フリップフロップを組み込むことで、上述した機能を実現するが、クロックイネーブラおよび１ビットのフラグ用フリップフロップの回路規模は小さいため、テクスチャエンジン回路１２の回路規模が大幅に増大することはない。
【００５１】
第２実施形態
図５は、本実施形態の３次元コンピュータグラフィックシステム４５１のシステム構成図である。
本実施形態の３次元コンピュータグラフィックシステム４５１は、αブレンド処理を行うか否かを各画素毎に予め判断し、αブレンド処理を行わないと判断した場合に、αブレンド処理を行う演算サブブロックのうち対応する演算サブブロックの処理を停止させる点を除いて、前述した第１実施形態の３次元コンピュータグラフィックシステム１と同じである。
すなわち、本実施形態では、各演算サブブロックは、第１実施形態の場合と同様に、対応する画素が処理対象となる三角形の外部に位置する場合には処理を停止する。また、演算サブブロックのうちαブレンド処理を行う演算サブブロックは、対応する画素が処理対象となる三角形の外部に位置するか、あるいは対応する画素のαデータが「０」である場合に処理を停止する。
【００５２】
図５に示すように、３次元コンピュータグラフィックシステム４５１は、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびレンダリング回路４２５がメインバス６を介して接続されている。
図５において、図１と同じ符号を付した構成要素は、第１実施形態で説明した同一符号を付した構成要素と同じである。
すなわち、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびメインバス６は、第１実施形態で説明したものと同じである。
【００５３】
また、図５に示すように、レンダリング回路４２５は、ＤＤＡセットアップ回路１０、トライアングルＤＤＡ回路４１１、テクスチャエンジン回路１２、メモリＩ／Ｆ回路４１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７を有する。
ここで、ＤＤＡセットアップ回路１０、テクスチャエンジン回路１２、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７は、第１実施形態で説明したものと同じである。
【００５４】
以下、トライアングルＤＤＡ回路４１１およびメモリＩ／Ｆ回路４１３について説明する。
トライアングルＤＤＡ回路４１１
トライアングルＤＤＡ回路４１１は、前述した第１実施形態のトライアングルＤＤＡ回路１１と同様に、ＤＤＡセットアップ回路１０から入力した変分データＳ１０を用いて、三角形内部の各画素の線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データを算出する。
トライアングルＤＤＡ回路４１１は、各画素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標の画素についての（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，ｖａｌ）データとを、ＤＤＡデータ（補間データ）Ｓ１１としてテクスチャエンジン回路１２に出力する。
本実施形態では、トライアングルＤＤＡ回路４１１は、並行して処理を行う矩形内に位置する８画素分のＤＤＡデータＳ１１を単位としてテクスチャエンジン回路１２に出力する。
なお、以下、並行して処理を行う８画素についての（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，ｖａｌ）データのうち、ｖａｌデータをｖａｌデータＳ２２０1 〜Ｓ２２０8 とし、（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データを被演算データＳ２２１1 〜Ｓ２２１8 とする。
すなわち、トライアングルＤＤＡ回路１１は、８画素分の（ｘ，ｙ）データと、ｖａｌデータＳ２２０1 〜Ｓ２２０8 と、被演算データＳ２２１1 〜Ｓ２２１8 とからなるＤＤＡデータＳ１１をテクスチャエンジン回路１２に出力する。
【００５５】
また、トライアングルＤＤＡ回路４１１は、並行して処理を行う８画素について、上述したように線形補間して生成した（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データのうちαデータが「０」であるか否か、すなわちαブレンド処理を行うか否かを判断する。
そして、トライアングルＤＤＡ回路４１１は、αデータが「０」であると判断した場合に、「０」（αブレンド処理を行わないことを）を示すｖａｌデータ４１１ａ1 〜Ｓ４１１ａ8 をメモリＩ／Ｆ回路４１３に出力し、αデータが「０」ではないと判断した場合に、「１」（αブレンド処理を行うことを）を示すｖａｌデータ４１１ａ1 〜Ｓ４１１ａ8 をメモリＩ／Ｆ回路４１３に出力する。
【００５６】
メモリＩ／Ｆ回路４１３
図６は、テクスチャエンジン回路１２およびメモリＩ／Ｆ回路４１３の構成図である。
図６に示すように、メモリＩ／Ｆ回路４１３は、演算ブロック２０４および演算ブロック４０５を有する。
なお、図６において、図３と同じ符号を付した構成要素は、第１実施形態で説明した同一符号を構成要素と同じである。
すなわち、テクスチャエンジン回路１２は、第１実施形態で説明したものと同じであり、メモリＩ／Ｆ回路４１３の演算ブロック２０４も第１実施形態で説明したものと同じである。
【００５７】
以下、メモリＩ／Ｆ回路４１３の演算ブロック４０５について説明する。
〔演算ブロック４０５〕
演算ブロック４０５は、演算サブブロック４０５1 〜４０５8 を有し、演算サブブロック２０４1 〜２０４8 から入力した（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 と、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 に含まれるαデータが示す混合値で混合し、混合後の（Ｒ，Ｇ，Ｂ）データＳ４０５1 〜Ｓ４０５8 をディスプレイバッファ２１に書き込む（打ち込む）。
このとき、演算サブブロック４０５1 〜４０５8 は、それぞれクロックイネーブラ４１５1 〜４１５8 により、それぞれ演算ブロック２０４からのｖａｌデータＳ２２０1 〜Ｓ２２０8 および図５に示すトライアングルＤＤＡ回路４１１からのｖａｌデータＳ４１１ａ1 〜Ｓ４１１ａ8 のレベルを検出し、双方のレベルが「１」の場合にのみαブレンド処理を行う。
ここで、双方のレベルが「１」の場合とは、当該画素が処理対象となる三角形の内部に位置し、しかも、当該画素のαデータが「０」でない（αブレンド処理を行うことを示す）場合である。
すなわち、演算サブブロック４０５1 〜４０５8 は、それぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 およびｖａｌデータＳ４１１ａ1 〜Ｓ４１１ａ8 のうちいずれか一方が「０」の場合には、αブレンド処理を行わない。
【００５８】
なお、演算サブブロック４０５1 〜４０５8 は、ｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベルが「１」であり、ｖａｌデータＳ４１１ａ1 〜Ｓ４１１ａ8 のレベルが「０」の場合には、演算サブブロック２０４1 〜２０４8 から入力した（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 をディスプレイバッファ２１に書き込む。
【００５９】
以下、３次元コンピュータグラフィックシステム４５１の動作について説明する。
３次元コンピュータグラフィックシステム４５１の全体動作は、基本的に前述した第１実施形態で説明した３次元コンピュータグラフィックシステム１の全体動作と同じである。
また、図６に示すテクスチャエンジン回路１２およびメモリＩ／Ｆ回路４１３のパイプライン処理の動作は、演算ブロック２００〜２０４の処理については、前述した第１実施形態で説明した動作と同じである。
【００６０】
以下、演算ブロック４０５の動作について説明する。
それぞれ図６に示す演算サブブロック２０４1 〜２０４8 から演算サブブロック４１５1 〜４１５8 に、（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 およびｖａｌデータＳ２２０1 〜Ｓ２２０8 が出力される。
また、図５に示すトライアングルＤＤＡ回路４１１において、線形補間して生成した（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データのうちαデータが「０」であるか否かが判断され、当該判断の結果を示すｖａｌデータ４１１ａ1 〜Ｓ４１１ａ8 が図６に示す演算サブブロック４１５1 〜４１５8 にそれぞれ出力される。そして、演算サブブロック４１５1 〜４１５8 において、それぞれクロックイネーブラ４１５1 〜４１５8 により、ｖａｌデータＳ２２０1 〜Ｓ２２０8 およびｖａｌデータＳ４１１ａ1 〜Ｓ４１１ａ8 のレベルが検出され、双方のレベルが「１」の場合にのみαブレンド処理が行われる。
αブレンド処理では、（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 と、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとが、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 に含まれるαデータが示す混合値で混合されて（Ｒ，Ｇ，Ｂ）データＳ４０５1 〜Ｓ４０５8 が生成される。そして、（Ｒ，Ｇ，Ｂ）データＳ４０５1 〜Ｓ４０５8 が、ディスプレイバッファ２１に書き込まれる。
【００６１】
すなわち、本実施形態では、演算サブブロック４１５1 〜４１５8 のそれぞれにおいて、ｖａｌデータＳ２２０1 〜Ｓ２２０8 およびｖａｌデータＳ４１１ａ1 〜Ｓ４１１ａ8 のうち何れか一方が「０」の場合には、αブレンド処理は行われない。
【００６２】
以上説明したように、３次元コンピュータグラフィックシステム４５１によれば、トライアングルＤＤＡ回路４１１において、各画素についてαデータが「０」であるか否かを判断する。
そして、メモリＩ／Ｆ回路４１３において、同時処理する８画素のうち処理対象となる三角形の内部に位置する画素であっても、トライアングルＤＤＡ回路４１１による上記判断の結果に基づいて、αデータが「０」の画素についてのαブレンド処理を行わないようにすることができる。
そのため、３次元コンピュータグラフィックシステム４５１によれば、前述した第１実施形態の３次元コンピュータグラフィックシステム１に比べてさらに、消費電力を低減できる。
【００６３】
第３実施形態
図７は、本実施形態の３次元コンピュータグラフィックシステム５５１のシステム構成図である。
本実施形態の３次元コンピュータグラフィックシステム５５１では、例えば、処理対象となっている画素のｚデータとｚバッファに記憶されている対応するｚデータとの比較を行い、今回描画しようとする画像が前回描画した画像より奥側（視点側と反対の方向）にある場合には、当該画素についてのテクスチャ座標データ（ｕ，ｖ）の生成処理、テクスチャデータの読み出し処理、テクスチャαブレンド処理およびαブレンド処理を停止する。
【００６４】
図７に示すように、３次元コンピュータグラフィックシステム５５１は、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびレンダリング回路５２５がメインバス６を介して接続されている。
図７において、図１と同じ符号を付した構成要素は、第１実施形態で説明した同一符号を付した構成要素と同じである。
すなわち、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびメインバス６は、第１実施形態で説明したものと同じである。
【００６５】
また、図７に示すように、レンダリング回路５２５は、ＤＤＡセットアップ回路１０、トライアングルＤＤＡ回路１１、テクスチャエンジン回路５１２、メモリＩ／Ｆ回路５１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７を有する。
ここで、ＤＤＡセットアップ回路１０、トライアングルＤＤＡ回路１１、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７は、第１実施形態で説明したものと同じである。
【００６６】
以下、テクスチャエンジン回路５１２およびメモリＩ／Ｆ回路５１３について説明する。
図８は、テクスチャエンジン回路５１２およびメモリＩ／Ｆ回路５１３の構成図である。
図８に示すように、テクスチャエンジン回路５１２は、演算ブロック５００、５０１、５０２、５０３、５０４を有する。
また、メモリＩ／Ｆ回路５１３は、演算ブロック５０５を有する。
本実施形態では、演算ブロック５００〜５０５は、それぞれ８画素についての処理を同時に行い、パイプライン処理が行われるように直列に接続されている。
ここで、演算ブロック５００ではｚ比較処理が行われ、演算ブロック５０１では「ｓ／ｑ」および「ｔ／ｑ」の算出処理が行われ、演算ブロック５０２ではテクスチャ座標データ（ｕ，ｖ）の算出処理が行われ、演算ブロック５０３ではテクスチャバッファ２０からの（Ｒ，Ｇ，Ｂ，α）データの読み出し処理が行われ、演算ブロック５０４ではテクスチャαブレンド処理が行われ、演算ブロック５０５ではαブレンド処理が行われる。
【００６７】
〔演算ブロック５００〕
演算ブロック５００は、演算サブブロック５００1 〜５００8 を有し、図７に示すトライアングルＤＤＡ回路１１からＤＤＡデータＳ１１を入力する。
演算サブブロック５００1 〜５００8 は、それぞれクロックイネーブラ２１４1 〜２１４8 において、ＤＤＡデータＳ１１に含まれるｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル検出を行い、その結果、当該レベルが「１」の場合（当該画素が、処理対象となる三角形の内部に位置する場合）にはｚ比較処理を行い、当該レベルが「１」でない場合にはｚ比較処理を行わない。
【００６８】
演算サブブロック５００1 〜５００8 は、ｚ比較処理において、ＤＤＡデータＳ１１に含まれる被演算データＳ２２１1 〜Ｓ２２１8 のｚデータと、ｚバッファ２２に記憶された対応するｚデータとを比較する。
そして、演算サブブロック５００1 〜５００8 は、被演算データＳ２２１1 〜Ｓ２２１8 によって描画する画像が、前回、ディスプレイバッファ２１に描画した値よりも手前（視点側）に位置する場合には、それぞれ「１」を示すｖａｌデータＳ５００ａ1 〜Ｓ５００ａ8 を演算ブロック５０１の演算サブブロック５０１1 〜５０１8 に出力し、それぞれ被演算データＳ２２１1 〜Ｓ２２１8 のｚデータで、ｚバッファ２２に記憶されている対応するｚデータを書き換える。このとき、演算サブブロック５００1 〜５００8 は、さらに被演算データＳ２２１1 〜Ｓ２２１8 を演算サブブロック５０１1 〜５０１8 に出力する。
一方、演算サブブロック５００1 〜５００8 は、被演算データＳ２２１1 〜Ｓ２２１8 によって描画する画像が、前回、ディスプレイバッファ２１に描画した値よりも手前（視点側）に位置しない場合には、それぞれ「０」を示すｖａｌデータＳ５００ａ1 〜Ｓ５００ａ8 を演算ブロック５０１の演算サブブロック５０１1 〜５０１8 に出力し、ｚバッファ２２に記憶されている対応するｚデータを書き換えない。
【００６９】
〔演算ブロック５０１〕
演算ブロック５０１は、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データを用いて、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とを行う。
演算ブロック５０１は、図８に示すように、８個の演算サブブロック５０１1 〜５０１8 を内蔵する。
ここで、演算サブブロック５０１1 は、被演算データＳ２２１1 およびｖａｌデータＳ２２０1 ，Ｓ５００ａ1 を入力し、クロックイネーブラ５１１1 〜５１１8 により、ｖａｌデータＳ２２０1 およびＳ５００ａ1 の双方が「１」、すなわち有効であるか否かを判断し、双方が「１」であると判断した場合に、「ｓ／ｑ」および「ｔ／ｑ」を算出し、これを除算結果Ｓ５０１1 として演算ブロック５０２の演算サブブロック５０２1 に出力する。
【００７０】
また、演算サブブロック５０１1 は、ｖａｌデータＳ２２０1 およびＳ５００ａ1 のいずれか一方が「０」、すなわち無効であることを示すと判断した場合には演算は行わず、除算結果Ｓ５０１1 を出力しないか、あるいは、所定の仮値を示す除算結果Ｓ５０１1 を演算ブロック５０２の演算サブブロック５０２1 に出力する。
なお、演算サブブロック５０１2 〜５０１8 も、それぞれ対応する画素について、演算サブブロック５０１1 と同じ演算を行い、それぞれ除算結果Ｓ５０１2 〜Ｓ５０１8 を後段の演算ブロック５０２の演算サブブロック５０２2 〜５０２8 にそれぞれ出力する。
【００７１】
〔演算ブロック５０２〕
演算ブロック５０２は、演算サブブロック５０２1 〜５０２8 を有し、演算ブロック５０１から入力した除算結果Ｓ５０１1 〜Ｓ５０１8 が示す「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、テクスチャ座標データ（ｕ，ｖ）を生成する。
演算サブブロック５０２1 は、クロックイネーブラ５１２1 においてｖａｌデータＳ２２０1 およびＳ５００ａ1 のレベル検出を行い、双方のレベルが「１」の場合にのみ演算を行い、それぞれ演算結果であるテクスチャ座標データＳ５０２1 を、演算ブロック５０３の演算サブブロック５０３1 に出力する。
演算サブブロック５０２2 〜５０２8 も、演算サブブロック５０２1 と同様に、対応するデータの処理を行う。
【００７２】
〔演算ブロック５０３〕
演算ブロック５０３は、演算サブブロック５０３1 〜５０３8 を有し、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいはＤＲＡＭ１６に、演算ブロック５０２で生成したテクスチャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいはテクスチャバッファ２０に記憶されているテクスチャデータを読み出すことで、（ｕ，ｖ）データに対応したテクスチャアドレスに記憶された（Ｒ，Ｇ，Ｂ，α）データＳ１７を得る。
演算サブブロック５０３1 は、クロックイネーブラ５１３1 においてｖａｌデータＳ２２０1 およびＳ５００ａ1 のレベル検出を行い、双方のレベルが「１」の場合にのみ読み出し処理を行い、それぞれ読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７を、（Ｒ，Ｇ，Ｂ．α）データＳ５０３1 として、演算ブロック２０３の演算サブブロック５０４1 に出力する。
演算サブブロック５０３2 〜５０３8 も、演算サブブロック５０３1 と同様に、対応するデータの処理を行う。
【００７３】
〔演算ブロック５０４〕
演算ブロック５０４は、演算サブブロック５０４1 〜５０４8 を有し、演算ブロック５０３から入力したテクスチャデータである（Ｒ，Ｇ，Ｂ．α）データＳ５０３1 〜Ｓ５０３8 と、トライアングルＤＤＡ回路１１からの対応するＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ．α）データＳ５０３1 〜Ｓ５０３8 に含まれるαデータ（テクスチャα）が示す割合で混合し、（Ｒ，Ｇ，Ｂ）混合データを生成する。
そして、演算ブロック５０４は、生成された（Ｒ，Ｇ，Ｂ）混合データと、対応するＤＤＡデータＳ１１に含まれるαデータとを含む（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０４8 を、演算ブロック５０５に出力する。
演算サブブロック５０４1 〜５０４8 は、それぞれクロックイネーブラ５１４1 〜５１４8 によりｖａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ1 〜Ｓ５００ａ8 のレベル検出を行い、双方のレベルが「１」の場合にのみ上記混合処理を行う。
【００７４】
〔演算ブロック５０５〕
演算ブロック５０５は、演算サブブロック５０５1 〜５０５8 を有し、入力した（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０４8 と、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０４8 に含まれるαデータが示す混合値で混合し、混合後の（Ｒ，Ｇ，Ｂ）データＳ５０５1 〜Ｓ５０５8 をディスプレイバッファ２１に書き込む（打ち込む）。
演算サブブロック５０５1 〜５０５8 は、それぞれクロックイネーブラ２１５1 〜２１５8 においてｖａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ1 〜Ｓ５００ａ8 のレベルを検出し、双方のレベルが「１」の場合にのみ上記混合処理およびディスプレイバッファ２１への書き込み処理を行う。
【００７５】
以下、図８に示すテクスチャエンジン回路５１２およびメモリＩ／Ｆ回路５１３のパイプライン処理の動作について説明する。
先ず、演算サブブロック５００1 〜５００8 のクロックイネーブラ２１４1 〜２１４8 において、それぞれＤＤＡデータＳ１１に含まれるｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル検出が行われ、当該レベルが「１」の場合（当該画素が、処理対象となる三角形の内部に位置する場合）にはｚ比較処理が行われる。そして、被演算データＳ２２１1 〜Ｓ２２１8 によって描画する画像が、前回、ディスプレイバッファ２１に描画した値よりも手前（視点側）に位置する場合には、それぞれ「１」を示すｖａｌデータＳ５００ａ1 〜Ｓ５００ａ8 が演算ブロック５０１の演算サブブロック５０１1 〜５０１8 に出力され、それぞれ被演算データＳ２２１1 〜Ｓ２２１8 のｚデータで、ｚバッファ２２に記憶されている対応するｚデータが書き換えられる。このとき、さらに被演算データＳ２２１1 〜Ｓ２２１8 が、演算サブブロック５００1 〜５００8 から演算サブブロック５０１1 〜５０１8 に出力される。
一方、ｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベルが「１」でない場合にはｚ比較処理は行われず、それぞれ「０」を示すｖａｌデータＳ５００ａ1 〜Ｓ５００ａ8 が演算ブロック５０１の演算サブブロック５０１1 〜５０１8 に出力される。このとき、ｚバッファ２２に記憶されている対応するｚデータは書き換えられない。
【００７６】
次に、演算サブブロック５０１1 〜５０１8 のクロックイネーブラ５１１1 〜５１１8 において、ｖａｌデータＳ２２０1 およびＳ５００ａ1 の双方が「１」、すなわち有効であるか否かが判断され、双方が「１」であると判断された場合に、「ｓ／ｑ」および「ｔ／ｑ」が算出され、これが除算結果Ｓ５０１1 〜Ｓ５０１8 として演算ブロック５０２の演算サブブロック５０２1 〜５０２8 に出力される。
一方、ｖａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ1 〜Ｓ５００ａ8 のいずれか一方が「０」、すなわち無効であることを示すと判断された場合には、それぞれ演算サブブロック５０１1 〜５０１8 では演算は行われない。
【００７７】
次に、演算サブブロック５０２1 〜５０２8 のクロックイネーブラ５１２1 〜５１２8 においてｖａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ1 〜Ｓ５００ａ8 のレベル検出が行われる。
そして、双方のレベルが「１」の場合にのみ、演算サブブロック５０２1 〜５０２8 において、それぞれ演算ブロック５０１から入力した除算結果Ｓ５０１1 〜Ｓ５０１8 が示す「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、テクスチャ座標データ（ｕ，ｖ）が生成される。テクスチャ座標データ（ｕ，ｖ）は、それぞれ演算サブブロック５０３1 〜５０３8 に出力される。
【００７８】
次に、演算サブブロック５０３1 〜５０３8 のクロックイネーブラ５１３1 〜５１３8 において、ｖａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ1 〜Ｓ５００ａ8 のレベル検出が行われ、双方のレベルが「１」の場合にのみ、テクスチャ座標データ（ｕ，ｖ）を含む読み出し要求がＳＲＡＭ１７に出力され、メモリＩ／Ｆ回路１３を介してテクスチャデータが読み出され、（ｕ，ｖ）データに対応したテクスチャアドレスに記憶された（Ｒ，Ｇ，Ｂ，α）データＳ１７が得られる。（Ｒ，Ｇ，Ｂ，α）データＳ１７は、（Ｒ，Ｇ，Ｂ．α）データＳ５０３1 〜Ｓ５０３8 として、演算サブブロック５０４1 〜５０４8 に出力される。
【００７９】
次に、演算サブブロック５０４1 〜５０４8 のクロックイネーブラ５１４1 〜５１４8 によりｖａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ1 〜Ｓ５００ａ8 のレベル検出が行われ、双方のレベルが「１」の場合にのみ、（Ｒ，Ｇ，Ｂ．α）データＳ５０３1 〜Ｓ５０３8 と、トライアングルＤＤＡ回路１１からの対応するＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとが、（Ｒ，Ｇ，Ｂ．α）データＳ５０３1 〜Ｓ５０３8 に含まれるαデータ（テクスチャα）が示す割合で混合され、（Ｒ，Ｇ，Ｂ）混合データが生成される。
そして、当該生成された（Ｒ，Ｇ，Ｂ）混合データと、対応するＤＤＡデータＳ１１に含まれるαデータとを含む（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０４8 が、演算サブブロック５０４1 〜５０４8 から演算サブブロック５０５1 〜５０５8 に出力される。
【００８０】
次に、演算サブブロック５０５1 〜５０５8 のクロックイネーブラ２１５1 〜２１５8 において、ｖａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ1 〜Ｓ５００ａ8 のレベルが検出され、双方のレベルが「１」の場合にのみ、（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０４8 と、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとが、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０４8 に含まれるαデータが示す混合値で混合され、混合後の（Ｒ，Ｇ，Ｂ）データＳ５０５1 〜Ｓ５０５8 がディスプレイバッファ２１に書き込まれる。
【００８１】
以上説明したように、３次元コンピュータグラフィックシステム５５１によれば、テクスチャエンジン回路５１２の初段の演算ブロック５００において各画素に関するｚ比較処理を行い、後の処理によって生成される画像データがディスプレイバッファ２１に書き込まれるものであるかを判断する。
そして、テクスチャエンジン回路５１２およびメモリＩ／Ｆ回路５１３において、同時処理する８画素のうち処理対象となる三角形の内部に位置する画素であっても、演算ブロック５００による上記判断の結果に基づいて、ディスプレイバッファ２１に書き込まない画像データに関する処理を行わないように（停止）する。
そのため、３次元コンピュータグラフィックシステム５５１によれば、前述した第１実施形態の３次元コンピュータグラフィックシステム１に比べてさらに、消費電力を低減できる。
【００８２】
本発明は上述した実施形態には限定されない。
例えば、前述した第２実施形態では、図６に示すように、テクスチャエンジン回路１２およびメモリＩ／Ｆ回路４１３の各演算ブロックで８画素のデータについて同時に処理する場合について例示したが、図９に示すように、各演算ブロックで１画素のデータの処理を行うようにしてもよい。
この場合には、処理対象となる画素の被演算データＳ２２１1 のみがテクスチャエンジン回路１２に入力されるため、ｖａｌデータＳ２２０1 は不要となる。すなわち、演算サブブロック２００1 ，２０１1 ，２０２1 ，２０３1 ，２０４1 では常に演算が行われ、演算サブブロック４０５1 ではｖａｌデータＳ４００ａ1 のレベルが「１」の場合にのみαブレンド処理が行われる。
【００８３】
また、前述した第３実施形態では、図８に示すように、テクスチャエンジン回路５１２およびメモリＩ／Ｆ回路５１３の各演算ブロックで８画素のデータについて同時に処理する場合について例示したが、図１０に示すように、各演算ブロックで１画素のデータの処理を行うようにしてもよい。
この場合には、処理対象となる画素の被演算データＳ２２１1 のみがテクスチャエンジン回路５１２に入力されるため、ｖａｌデータＳ２２０1 は不要となる。すなわち、演算サブブロック５００1 ではｚ比較処理が常に行われ、演算サブブロック５０１1 ，５０２1 ，５０３1 ，５０４1 ，５０５1 では、演算サブブロック５００1 で生成されたｖａｌデータＳ５００ａ1 のレベルが「１」の場合にのみ処理が行われる。
【００８４】
また、例えば、上述した実施形態では、図３に示すように、テクスチャエンジン回路１２およびメモリＩ／Ｆ回路１３におけるパイプライン処理を行なう演算サブブロックについて、ｖａｌデータＳ２２０1 〜Ｓ２２０8 を利用する場合を例示したが、例えば、図１にレンダリング回路５内のＤＤＡセットアップ回路１０、トライアングルＤＤＡ回路１１、テクスチャエンジン回路１２およびメモリＩ／Ｆ回路１３における処理のうち、パイプライン処理を行なわない所定の処理について、図１１に示すように、ｖａｌデータＳ３２０1 〜Ｓ３２０8 を用いて、演算処理の実行の有無を決定するようにしてもよい。
【００８５】
また、上述した実施形態では、ＳＲＡＭ１７を用いる構成を例示したが、ＳＲＡＭ１７を設けない構成にしてもよい。
また、テクスチャバッファ２０およびテクスチャＣＬＵＴバッファ２３を、ＤＲＡＭ１６の外部に設けてもよい。
【００８６】
また、上述した実施形態では、３次元画像を表示する場合を例示したが、本発明は複数画素についてのデータを同時に処理して２次元画像を表示する場合にも適用できる。
また、上述した実施形態では、図２に示すように、画像処理の対象となる（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データに、有効指示データとしてのｖａｌデータを付加したＤＤＡデータＳ１１を用いた場合を例示したが、（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データと、ｖａｌデータとを別個独立のデータとして扱うようにしてもよい。
【００８７】
また、上述した実施形態では、ポリゴンレンダリングデータを生成するジオメトリ処理を、メインプロセッサ４で行なう場合を例示したが、レンダリング回路５で行なう構成にしてもよい。
【００８８】
さらに、上述した実施形態では、単位図形として三角形を例示したが、単位図形は特に限定されず、例えば、矩形であってもよい。
【００８９】
【発明の効果】
以上説明したように、本発明の画像処理装置およびその方法によれば、消費電力の大幅な低下を図ることができる。
そのため、本発明の画像処理装置によれば、小規模かつ簡単な構成の電源を用いることができ、小規模化が図れる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態の３次元コンピュータグラフィックシステムのシステム構成図である。
【図２】図１に示すトライアングルＤＤＡ回路から出力されるＤＤＡデータのフォーマットを説明するための図である。
【図３】図３は、図１に示すテクスチャエンジン回路およびメモリＩ／Ｆ回路の部分構成図である。
【図４】図４は、図３に示す演算サブブロックの内部構成図である。
【図５】図５は、本発明の第２実施形態の３次元コンピュータグラフィックシステムのシステム構成図である。
【図６】図６は、図５に示すテクスチャエンジン回路およびメモリＩ／Ｆ回路の部分構成図である。
【図７】図７は、本発明の第３実施形態の３次元コンピュータグラフィックシステムのシステム構成図である。
【図８】図８は、図７に示すテクスチャエンジン回路およびメモリＩ／Ｆ回路の部分構成図である。
【図９】図９は、図５に示す３次元コンピュータグラフィックシステムの変形例の構成図である。
【図１０】図１０は、図７に示す３次元コンピュータグラフィックシステムの変形例の構成図である。
【図１１】図１１は、図１に示す３次元コンピュータグラフィックシステムにおけるクロックイネーブラーを適用した、パイプライン処理を行なっていない演算ブロックの構成図である。
【図１２】図１２は、従来技術の問題点を説明するための図である。
【符号の説明】
１…３次元コンピュータグラフィックシステム、２…メインメモリ、３…Ｉ／Ｏインタフェース回路、４…メインプロセッサ、５…レンダリング回路、１０…ＤＤＡセットアップ回路、１１…トライアングルＤＤＡ回路、１２…テクスチャエンジン回路、１３…メモリＩ／Ｆ回路、１４…ＣＲＴコントローラ回路、１５…ＲＡＭＤＡＣ回路、１６…ＤＲＡＭ、１７…ＳＲＡＭ、２０…テクスチャバッファ、２１…ディスプレイバッファ、２２…Ｚバッファ、２３…テクスチャＣＬＵＴバッファ、２００〜２０５…演算ブロック、２００1 〜２００8 ，２０１1 〜２０１8 ，２０２1 〜２０２8 ，２０３1 〜２０３8 ，２０４1 〜２０４8 ，２０５1 〜２０５8 …演算サブブロック、２１０1 〜２１０8 ，２１１1 〜２１１8 ，２１２1 〜２１２8 ，２１３1 〜２１３8 ，２１４1 〜２１４8 ，２１５1 〜２１５8 …クロックイネーブラ、２２２…データ用フリップフロップ、２２３…プロセッサエレメント、２２４…フラグ用フリップフロップ
【発明の属する技術分野】
本発明は、低消費電力化を図ることが出来る画像処理装置（映像信号処理装置）およびその方法（映像信号処理方法）に関する。
【０００２】
【従来の技術】
種々のＣＡＤ(Computer Aided Design) システムや、アミューズメント装置などにおいて、コンピュータグラフィックスがしばしば用いられている。特に、近年の画像処理技術の進展に伴い、３次元コンピュータグラフィックスを用いたシステムが急速に普及している。
このような３次元コンピュータグラフィックスでは、各画素（ピクセル）に対応する色を決定するときに、各画素の色の値を計算し、この計算した色の値を、当該画素に対応するディスプレイバッファ（フレームバッファ）のアドレスに書き込むレンダリング(Rendering) 処理を行う。
レンダリング処理の手法の一つに、ポリゴン（Polygon)レンダリングがある。この手法では、立体モデルを三角形の単位図形（ポリゴン）の組み合わせて多角形として表現し、このポリゴンを単位として処理を行い、描画することで、表示画面の色を決定する。
【０００３】
ポリゴンレンダリングでは、物理座標系における三角形を組み合わせた多角形の各頂点についての、座標（ｘ，ｙ，ｚ）と、色データ（Ｒ，Ｇ，Ｂ，α）と、張り合わせのイメージパターンを示すテクスチャデータの同次座標（ｓ，ｔ）および同次項ｑの値とを入力とし、これらの値を三角形の内部で補間する処理が行われる。
ここで、同次項ｑは、簡単にいうと、拡大縮小率のようなもので、実際のテクスチャバッファのＵＶ座標系における座標、すなわち、テクスチャ座標データ（ｕ，ｖ）は、同次座標（ｓ，ｔ）を同次項ｑで除算した「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じたものとなる。
このような３次元コンピュータグラフィックシステムでは、例えば、ディスプレイバッファ（フレームバッファ）に描画を行う際に、画素毎に、テクスチャ座標データ（ｕ，ｖ）を用いてテクスチャバッファからテクスチャデータを読み出し、この読み出したテクスチャデータを、立体モデルの表面に三角形を単位として張り付けるテクスチャマッピング処理を行う。
なお、立体モデルでのテクスチャマッピング処理では、各画素毎に、張り付けを行なうテクスチャデータが示す画像の拡大縮小率が変化する。
【０００４】
ところで、このような３次元コンピュータグラフィックシステムでは、例えば、所定の矩形内の８画素についての処理を並行して（同時に）行う場合がある。
また、前述したような三角形を単位図形とした多角形（ポリゴン）レンダリングでは、張り付けを行うテクスチャデータの縮小率などは、三角形を単位として決定される。
従って、並行して処理を行った８画素分の演算結果のうち、対象となる三角形の外部に位置する画素については使用しないからその演算結果は無効（無意味）になる。
具体的には、図１２に示すように、三角形３０について所定の演算を行って縮小率を決定し、当該縮小率に応じたテクスチャデータを用いてテクスチャマッピング処理を行っている場合を考える。
ここで、矩形３１，３２，３３は、それぞれ並行して処理される８（２×４）画素が配置された領域であり、ポリゴンレンダリング処理において、各矩形内に属する８画素については同じテクスチャデータが用いられる。
図１２に示す場合には、矩形３２に属する８画素は全て三角形３０内に位置するため、８画素の演算結果は全て有効「１」である。これに対して、矩形３１，３３にそれぞれ属する８画素は、３画素は三角形３０内に位置するが、５画素は三角形３０の外に位置する。従って、８画素の演算結果のうち、３画素の演算結果は有効であるが、５画素の演算結果は無効となる。
従来では、矩形内に位置する８画素の全てについて、ポリゴンレンダリング処理を無条件に行っていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述したように、三角形を単位図形としたポリゴンレンダリング処理を行なう場合に、矩形内に位置する複数の画素の全てについての処理を、対象となっている三角形の内部に位置するか否かとは無関係に実行すると、膨大な数の無効な（無意味な）演算を行うことになり、演算処理回路の消費電力に大きな影響を及ぼす。
また、３次元コンピュータグラフィックシステムでは、上述した理由の他にも、種々の要因で不要な演算を行うことがある。
また、近年、３次元コンピュータグラフィックシステムの動作クロック周波数は非常に高くなっているため、演算処理回路の電力消費が増大しており、消費電力の低下が大きな課題になっている。
【０００６】
本発明は上述した従来技術の問題点に鑑みてなされ、消費電力の大幅な低下を図ることが可能な画像処理装置（映像信号処理装置）およびその方法（映像信号処理方法）を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明によれば、同時に処理を行おうとする複数の画素毎にそれぞれ設けられ、それぞれ対応する画素データを受け、相互に並列にデータ処理を行う、複数の画素データ処理回路と、前記各画素データ処理回路に入力する前記画素データの少なくとも一部として含まれる演算の有効性を示すフラグに基づいて前記画素毎のデータ処理を対応する前記画素データ処理回路が行う必要がないと論理判断した場合に対応する各画素データ処理回路の動作を停止する制御手段とを有し、
前記画素データ処理回路の各々は、システムクロック信号から生成された画素データ処理回路駆動用クロック信号に基づいて動作してパイプライン処理を行うように相互に直列接続された、複数の処理回路を有し、
前記各画素データ処理回路内の直列に接続された前記複数の処理回路は、当該各処理回路を制御する前記演算を有効性を示すフラグが転送されることにより、前記パイプライン処理および前記画素データ処理回路駆動用クロック信号の供給の制御を行い、
前記制御手段は、前記演算の有効性を示すフラグに基づいて前記画素データ処理回路のデータ処理を行う必要のない各処理回路への前記画素データ処理回路駆動用クロック信号の供給を停止する、
画像処理装置が提供される。
【００１１】
また好ましくは、前記画素データ処理回路の各々は、パイプライン処理を行うように相互に直列に接続された複数の処理回路を有する。
【００１２】
好ましくは、前記画素データ処理回路内の直列に接続された複数の処理回路は、各処理回路を制御するフラグが転送されることによって、前記パイプライン処理および前記画素データ処理回路駆動用クロック信号の供給の制御を行う。
【００１３】
好ましくは、前記画素データ処理回路は、画素のＲ（赤），Ｇ（緑），Ｂ（青）の出力を決定する画素データについての処理を行う。
【００１６】
本発明によれば、同時に処理を行おうとする複数の画素毎にそれぞれ設けられ、それぞれ対応する画素データを受け、相互に並列にデータ処理する複数の画素データ処理回路を用いて画像処理を行う画像処理方法において、
前記画素データ処理回路の各々は、システムクロック信号から生成された画素データ処理回路駆動用クロック信号に基づいて動作してパイプライン処理を行うように相互に直列接続された複数の処理回路を有しており、
前記各画素データ処理回路内の直列に接続された複数の処理回路は、各処理回路を制御する前記演算の有効性を示すフラグが転送されることにより、当該転送される演算の有効性を示すフラグに基づいて、前記パイプライン処理および前記画素データ処理回路駆動用クロック信号の供給の制御を行い、
前記画素データに含まれる演算の有効性を示すフラグに基づいて、前記画素毎のデータ処理を対応する前記画素データ処理回路が行う必要がないと論理判断して対応する画素データ処理回路の動作を停止させるとき、当該画素データ処理回路のデータ処理を行う必要のない処理回路への前記画素データ処理回路駆動用クロック信号の供給を停止する、
ことを特徴とする、画像処理方法が提供される。
【００１８】
好ましくは、前記画素データ処理回路の各々は、直列に接続された複数の処理回路でパイプライン処理を行う。
また好ましくは、前記画素データ処理回路内の直列に接続された複数の処理回路は、各処理回路を制御するフラグが転送されることにより、前記パイプライン処理および前記画素データ処理回路駆動用クロック信号の供給の制御を行う。
好ましくは、前記画素データ処理は、画素のＲ（赤），Ｇ（緑），Ｂ（青）の出力を決定する画素データについての処理を行う。
【００１９】
【発明の実施の形態】
本発明の映像信号処理装置（画像処理装置）と映像信号処理方法（画像処理方法）の実施の形態を述べる。
以下、本実施形態においては、家庭用ゲーム機などに適用される、任意の３次元物体モデルに対する所望の３次元画像をＣＲＴ(Cathode Ray Tube)などのディスプレイ上に高速に表示する３次元コンピュータグラフィックシステムについて説明する。
第１実施形態
図１は、本実施形態の３次元コンピュータグラフィックシステム１のシステム構成図である。
３次元コンピュータグラフィックシステム１は、立体モデルを単位図形である三角形（ポリゴン）の張り合わせとして表現し、このポリゴンを描画することで表示画面の各画素の色を決定し、ディスプレイに表示するポリゴンレンダリング処理を行うシステムである。
また、３次元コンピュータグラフィックシステム１では、平面上の位置を表現する（ｘ，ｙ）座標の他に、奥行きを表すｚ座標を用いて３次元物体を表し、この（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の一点を特定する。
【００２０】
図１に示すように、３次元コンピュータグラフィックシステム１では、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびレンダリング回路５が、メインバス６を介して接続されている。
以下、各構成要素の機能について説明する。
メインプロセッサ４は、例えば、ゲームの進行状況などに応じて、メインメモリ２から必要なグラフィックデータを読み出し、このグラフィックデータに対してクリッピング(Clipping)処理、ライティング(Lighting)処理およびジオメトリ(Geometry)処理などを行い、ポリゴンレンダリングデータを生成する。メインプロセッサ４は、ポリゴンレンダリングデータＳ４を、メインバス６を介してレンダリング回路５に出力する。
Ｉ／Ｏインタフェース回路３は、必要に応じて、外部からポリゴンレンダリングデータを入力し、これをメインバス６を介してレンダリング回路５に出力する。
【００２１】
ここで、ポリゴンレンダリングデータは、ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）のデータを含んでいる。
（ｘ，ｙ，ｚ）データは、ポリンゴの頂点の３次元座標を示し、（Ｒ，Ｇ，Ｂ）データは、それそれ当該３次元座標における赤、緑、青の輝度値を示している。
αデータは、これから描画する画素と、ディスプレイバッファ２１に既に記憶されている画素とのＲ，Ｇ，Ｂデータのブレンド（混合）係数を示している。
（ｓ，ｔ，ｑ）データのうち、（ｓ，ｔ）は、対応するテクスチャの同次座標を示しており、ｑは同次項を示している。ここで、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチャ座標データ（ｕ，ｖ）が得られる。テクスチャバッファ２０に記憶されたテクスチャデータへのアクセスは、テクスチャ座標データ（ｕ，ｖ）を用いて行われる。
すなわち、ポリゴンレンダリングデータは、多角形を構成する三角形の各頂点
の物理座標値と、それぞれの頂点の色とテクスチャデータの同次座標および同次項を示している。
【００２２】
以下、レンダリング回路５について詳細に説明する。
図１に示すように、レンダリング回路５は、ＤＤＡ(Digital Differential Analizer、ディジタル変分（差分）分析器) セットアップ回路１０、トライアングルＤＤＡ回路１１、テクスチャエンジン回路１２、メモリＩ／Ｆ回路１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７を有する。
ＤＲＡＭ１６は、テクスチャバッファ２０、ディスプレイバッファ２１、ｚバッファ２２およびテクスチャＣＬＵＴバッファ２３として機能する。
【００２３】
ＤＤＡセットアップ回路１０
ＤＤＡセットアップ回路１０は、後段のトライアングルＤＤＡ回路１１において物理座標系上の三角形の各頂点の値を線形補間して三角形の内部の各画素の色と深さ情報を求めるのに先立ち、ポリゴンレンダリングデータＳ４が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データについて、三角形の辺と水平方向の差分（または変分）を求めるセットアップ演算を行う。
このセットアップ演算は、具体的には、開始点の値と終点の値と、開始点と終点との距離を用いて、単位長さ移動した場合における、求めようとしている値の変分を算出する。
【００２４】
また、ＤＤＡセットアップ回路１０は、同時に処理を行う８画素のそれぞれについて、処理対象となる三角形の内部に位置するか否かを示す１ビットの有効指示データｖａｌを決定する。具体的には、有効指示データｖａｌは、三角形の内部に位置する画素について「１」とし、三角形の外部に位置する画素について「０」とする。
ＤＤＡセットアップ回路１０は、算出した変分データＳ１０と、各画素の有効指示データｖａｌとをトライアングルＤＤＡ回路１１に出力する。
【００２５】
トライアングルＤＤＡ回路１１
トライアングルＤＤＡ回路１１は、ＤＤＡセットアップ回路１０から入力した変分データＳ１０を用いて、三角形内部の各画素の線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データを算出する。
トライアングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標の画素についての（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，ｖａｌ）データとを、ＤＤＡデータ（補間データ）Ｓ１１としてテクスチャエンジン回路１２に出力する。
本実施形態では、トライアングルＤＤＡ回路１１は、並行して処理を行う矩形内に位置する８画素分のＤＤＡデータＳ１１を単位としてテクスチャエンジン回路１２に出力する。
【００２６】
ここで、ＤＤＡデータＳ１１の（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，ｖａｌ）データは、図２に示すように、１６１ビットのデータである。
具体的には、Ｒ，Ｇ，Ｂ，αデータがそれぞれ８ビットであり、ｚ，ｓ，ｔ，ｑデータがそれぞれ３２ビットであり、ｖａｌデータが１ビットである。
なお、以下、並行して処理を行う８画素についての（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，ｖａｌ）データのうち、ｖａｌデータをｖａｌデータＳ２２０1 〜Ｓ２２０8 とし、（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データを被演算データＳ２２１1 〜Ｓ２２１8 とする。
すなわち、トライアングルＤＤＡ回路１１は、８画素分の（ｘ，ｙ）データと、ｖａｌデータＳ２２０1 〜Ｓ２２０8 と、被演算データＳ２２１1 〜Ｓ２２１8 からなるＤＤＡデータＳ１１をテクスチャエンジン回路１２に出力する。
【００２７】
テクスチャエンジン回路１２およびメモリＩ／Ｆ回路１３
テクスチャエンジン回路１２による、ＤＤＡデータＳ１１を用いた、「ｓ／ｑ」および「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，ｖ）の算出処理、および、テクスチャバッファ２０からの（Ｒ，Ｇ，Ｂ，α）データの読み出し処理と、メモリＩ／Ｆ回路１３によるｚ比較処理および混合処理とを、図３に示す演算ブロック２００，２０１，２０２，２０４，２０５でパイプライン方式で順に実行する。
ここで、演算ブロック２００，２０１，２０２，２０４，２０５は、それぞれ８個の演算サブブロックを内蔵しており、８画素分の演算処理を並行して行う。
ここで、テクスチャエンジン回路１２が演算ブロック２００，２０１，２０２を内蔵し、メモリＩ／Ｆ回路１３が演算ブロック２０４，２０５を内蔵している。
【００２８】
〔演算ブロック２００〕
演算ブロック２００は、ＤＤＡデータＳ１１に含まれる（ｓ，ｔ，ｑ）データを用いて、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とを行う。
演算ブロック２００は、図３に示すように、８個の演算サブブロック２００５１〜２００８を内蔵する。
ここで、演算サブブロック２００１は、被演算データＳ２２１１およびｖａｌデータＳ２２０１を入力し、ｖａｌデータＳ２２０１が「１」、すなわち有効であることを示す場合には、「ｓ／ｑ」および「ｔ／ｑ」を算出し、その算出結果を除算結果Ｓ２００１として演算ブロック２０１の演算サブブロック２０１１に
出力する。
【００２９】
また、演算サブブロック２００１は、ｖａｌデータＳ２２０１が「０」、すなわち無効であることを示す場合には、演算は行わず、除算結果Ｓ２００１を出力しないか、あるいは、所定の仮値を示す除算結果Ｓ２００１を演算ブロック２０１の演算サブブロック２０１１に出力する。
また、演算サブブロック２００１は、ｖａｌデータＳ２２０１を後段の演算サブブロック２０１１に出力する。
なお、演算サブブロック２００２〜２００８も、それぞれ対応する画素について、演算サブブロック２００１と同じ演算を行い、それぞれ除算結果Ｓ２００５２〜Ｓ２００８およびｖａｌデータＳ２２０２〜Ｓ２２０８を後段の演算ブロック２０１の演算サブブロック２０１２〜２０１８にそれぞれ出力する。
【００３０】
図４は、演算サブブロック２００1 の内部構成図である。
なお、図３に示す、全ての演算サブブロックは、基本的に、図４に示す構成をしている。
図４に示すように、演算サブブロック２００1 は、クロックイネーブラ２１０1 、データ用フリップフロップ２２２、プロセッサエレメント２２３およびフラグ用フリップフロップ２２４を有する。
クロックイネーブラ２１０1 は、システムクロック信号Ｓ２２５を基準としたタイミングでｖａｌデータＳ２２０1 を入力し、ｖａｌデータＳ２２０1 のレベルを検出する。そして、クロックイネーブラ２１０1 は、ｖａｌデータＳ２２０1 が、「１」である場合には、例えば、クロック信号Ｓ２１０1 にパルス発生させ、「０」である場合には、クロック信号Ｓ２１０1 にパルス発生させない。
【００３１】
データ用フリップフロップ２２２は、クロック信号Ｓ２１０1 のパルスを検出すると、被演算データＳ２２１1 を取り込み、プロセッサエレメント２２３に出力する。
プロセッサエレメント２２３は、入力した被演算データＳ２２１1 を用いて前述した除算を行い、除算結果Ｓ２００1 を演算サブブロック２０１1 のデータ用フリップフロップ２２２に出力する。
フラグ用フリップフロップ２２４は、システムクロック信号Ｓ２２５を基準としたタイミングで、ｖａｌデータＳ２２０1 を取り込み、後段の演算ブロック２０１の演算サブブロック２０１1 のフラグ用フリップフロップ２２４に出力する。
なお、システムクロック信号Ｓ２２５は、図３に示す全ての演算サブブロック２００1 〜２００8 ，２０１1 〜２０１8 ，２０２1 〜２０２8 ，２０４1 〜２０４8 のクロックイネーブラおよびフラグ用フリップフロップ２２４に供給される。
すなわち、演算サブブロック２００1 〜２００8 ，２０１1 〜２０１8 ，２０２1 〜２０２8 ，２０４1 〜２０４8 における処理は同期して行われ、同一の演算ブロックに内蔵された８個の演算サブブロックは並行して処理を行う。
【００３２】
〔演算ブロック２０１〕
演算ブロック２０１は、演算サブブロック２０１1 〜２０１8 を有し、演算ブロック２００から入力した除算結果Ｓ２００1 〜Ｓ２００8 が示す「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、テクスチャ座標データ（ｕ，ｖ）を生成する。
演算サブブロック２０１1 〜２０１8 は、それぞれクロックイネーブラ２１１1 〜２１１8 によりｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル検出を行った結果、当該レベルが「１」の場合にのみ演算を行い、それぞれ演算結果であるテクスチャ座標データＳ２０１1 〜Ｓ２０１8 を、演算ブロック２０２の演算サブブロック２０２1 〜２０２8 に出力する。
【００３３】
〔演算ブロック２０２〕
演算ブロック２０２は、演算サブブロック２０２1 〜２０２8 を有し、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいはＤＲＡＭ１６に、演算ブロック２０１で生成したテクスチャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいはテクスチャバッファ２０に記憶されているテクスチャデータを読み出すことで、（ｕ，ｖ）データに対応したテクスチャアドレスに記憶された（Ｒ，Ｇ，Ｂ，α）データＳ１７を得る。
なお、テクスチャバッファ２０には、ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮小率に対応したテクスチャデータが記憶されている。ここで、何れの縮小率のテクスチャデータを用いるかは、所定のアルゴリズムを用いて、前記三角形を単位として決定される。
また、ＳＲＡＭ１７には、テクスチャバッファ２０に記憶されているテクスチャデータのコピーが記憶されている。
演算サブブロック２０２1 〜２０２8 は、それぞれクロックイネーブラ２１２1 〜２１２8 によりｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル検出を行った結果、当該レベルが「１」の場合にのみ読み出し処理を行い、それぞれ読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７を、（Ｒ，Ｇ，Ｂ，α）データＳ２０２1 〜Ｓ２０２8 として、それぞれ演算ブロック２０３の演算サブブロック２０３1 〜２０３8 に出力する。
【００３４】
なお、テクスチャエンジン回路１２は、フルカラー方式の場合には、テクスチャバッファ２０から読み出した（Ｒ，Ｇ，Ｂ，α）データを直接用いる。一方、テクスチャエンジン回路１２は、インデックスカラー方式の場合には、予め作成したカラールックアップテーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファ２３から読み出して、内蔵するＳＲＡＭに転送および記憶し、このカラールックアップテーブルを用いて、テクスチャバッファ２０から読み出したカラーインデックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。
【００３５】
〔演算ブロック２０３〕
演算ブロック２０３は、演算サブブロック２０３1 〜２０３8 を有し、演算ブロック２０２から入力したテクスチャデータである（Ｒ，Ｇ，Ｂ．α）データＳ２０２1 〜Ｓ２０２8 と、トライアングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ．α）データＳ２０２1 〜Ｓ２０２8 に含まれるαデータ（テクスチャα）が示す割合で混合し、（Ｒ，Ｇ，Ｂ）混合データを生成する。
そして、演算ブロック２０３は、生成された（Ｒ，Ｇ，Ｂ）混合データと、対応するＤＤＡデータＳ１１に含まれるαデータとを含む（Ｒ，Ｇ，Ｂ，α）データＳ２０３1 〜Ｓ２０３8 を、演算ブロック２０４に出力する。
演算サブブロック２０３1 〜２０３8 は、それぞれクロックイネーブラ２１３1 〜２１３8 によりｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル検出を行った結果、当該レベルが「１」の場合にのみ上記混合および（Ｒ，Ｇ，Ｂ，α）データＳ２０３1 〜Ｓ２０３8 の出力を行う。
【００３６】
〔演算ブロック２０４〕
演算ブロック２０４は、演算サブブロック２０４1 〜２０４8 を有し、入力した（Ｒ，Ｇ，Ｂ，α）データＳ２０３1 〜Ｓ２０３8 について、ｚバッファ２２に記憶されたｚデータの内容を用いて、ｚ比較を行い、（Ｒ，Ｇ，Ｂ，α）データＳ２０３1 〜Ｓ２０３8 によって描画する画像が、前回、ディスプレイバッファ２１に描画した値よりも手前（視点側）に位置する場合には、ｚバッファ２２を更新すると共に、（Ｒ，Ｇ，Ｂ，α）データＳ２０３1 〜Ｓ２０３8 を、（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 として、それぞれ演算ブロック２０５の演算サブブロック２０５1 〜２０５8 に出力する。
演算サブブロック２０４1 〜２０４8 は、それぞれクロックイネーブラ２１４1 〜２１４8 によりｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル検出を行った結果、当該レベルが「１」の場合にのみ上述したｚ比較および（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 の出力を行なう。
【００３７】
〔演算ブロック２０５〕
演算ブロック２０５は、演算サブブロック２０５1 〜２０５8 を有し、入力した（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 と、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 に含まれるαデータが示す混合値で混合し、混合後の（Ｒ，Ｇ，Ｂ）データＳ２０５1 〜Ｓ２０５8 をディスプレイバッファ２１に書き込む（打ち込む）。
なお、メモリＩ／Ｆ回路１３によるＤＲＡＭ１６に対してのアクセスは、１６画素について同時に行なわれる。
演算サブブロック２０５1 〜２０５8 は、それぞれクロックイネーブラ２１５1 〜２１５8 によりｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル検出を行った結果、当該レベルが「１」の場合にのみ上述した混合処理およびディスプレイバッファ２１への書き込み処理を行う。
【００３８】
ＣＲＴコントローラ回路１４
ＣＲＴコントローラ回路１４は、与えられた水平および垂直同期信号に同期して、図示しないＣＲＴに表示するアドレスを発生し、ディスプレイバッファ２１から表示データを読み出す要求をメモリＩ／Ｆ回路１３に出力する。この要求に応じて、メモリＩ／Ｆ回路１３は、ディスプレイバッファ２１から一定の固まりで表示データを読み出す。ＣＲＴコントローラ回路１４は、ディスプレイバッファ２１から読み出した表示データを記憶するＦＩＦＯ(First In First Out)回路を内蔵し、一定の時間間隔で、ＲＡＭＤＡＣ回路１５に、ＲＧＢのインデックス値を出力する。
【００３９】
ＲＡＭＤＡＣ回路１５
ＲＡＭＤＡＣ回路１５は、各インデックス値に対応するＲ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントローラ回路１４から入力したＲＧＢのインデックス値に対応するデジタル形式のＲ，Ｇ，Ｂデータを、Ｄ／Ａコンバータに転送し、アナログ形式のＲ，Ｇ，Ｂデータを生成する。ＲＡＭＤＡＣ回路１５は、この生成されたＲ，Ｇ，ＢデータをＣＲＴに出力する。
【００４０】
以下、３次元コンピュータグラフィックシステム１の全体動作について説明する。
ポリゴンレンダリングデータＳ４が、メインバス６を介してメインプロセッサ４からＤＤＡセットアップ回路１０に出力され、ＤＤＡセットアップ回路１０において、三角形の辺と水平方向の差分などを示す変分データＳ１０が生成される。
この変分データＳ１０は、トライアングルＤＤＡ回路１１に出力され、トライアングルＤＤＡ回路１１において、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データが算出される。そして、この算出された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データと、三角形の各頂点の（ｘ，ｙ）データとが、ＤＤＡデータＳ１１として、トライアングルＤＤＡ回路１１からテクスチャエンジン回路１２に出力される。
【００４１】
次に、テクスチャエンジン回路１２およびメモリＩ／Ｆ回路１３において、ＤＤＡデータＳ１１を用いて、「ｓ／ｑ」および「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，ｖ）の算出処理、テクスチャバッファ２０からのデジタルデータとしての（Ｒ，Ｇ，Ｂ，α）データの読み出し処理、混合処理、および、ディスプレイバッファ２１への書き込み処理が、図３に示す演算ブロック２００，２０１，２０２，，２０３，２０４，２０５でパイプライン方式で順に実行される。
【００４２】
次に、図３に示すテクスチャエンジン回路１２およびメモリＩ／Ｆ回路１３のパイプライン処理の動作について説明する。
ここでは、例えば、図６に示すような矩形３１内の８画素について同時処理する場合を考える。この場合には、ｖａｌデータＳ２２０1 ，Ｓ２２０2 ，Ｓ２２０3 ，Ｓ２２０5 ，Ｓ２２０6 が「０」を示し、ｖａｌデータＳ２２０4 ，Ｓ２２０7 ，Ｓ２２０8 が「１」を示している。
【００４３】
ｖａｌデータＳ２２０１〜Ｓ２２０８および被演算データＳ２２１１〜Ｓ２２１８が、それぞれ対応する演算サブブロック２００１〜２００８のクロックイネーブラ２１０１〜２１０８に入力される。
そして、クロックイネーブラ２１０１〜２１０８において、それぞれｖａｌデータＳ２２０１〜Ｓ２２０８のレベルが検出される。具体的には、クロックイネーブラ２１０４，２１０７，２１０８において「１」が検出され、クロックイネーブラ２１０１，２１０２，２１０３，２１０５，２１０６において「０」が検出される。
その結果、演算サブブロック２００４，２００７，２００８においてのみ、被演算データＳ２２１４，Ｓ２２１７，Ｓ２２１８を用いて、「ｓ／ｑ」および「ｔ／ｑ」が算出され、当該除算結果Ｓ２００４，Ｓ２００７，Ｓ２００８が演算ブロック２０１の演算ブロック２０１４，２０１７，２０１８に出力される。
一方、演算サブブロック２００１，２００２，２００３，２００５，２００５６では、除算は行なわれない。
また、除算結果Ｓ２００４，Ｓ２００７，Ｓ２００８の出力と同期して、ｖａｌデータＳ２２０１〜Ｓ２２０８が、演算ブロック２０１の演算サブブロック２０１１〜２０１８に出力される。
【００４４】
次に、演算サブブロック２０１１〜２０１８のクロックイネーブラ２１０１〜２１０５８において、それぞれｖａｌデータＳ２２０１〜Ｓ２２０８のレベルが検出される。
そして、この検出結果に基づいて、演算サブブロック２０１４，２０１７，２０１８においてのみ、除算結果Ｓ２００４，Ｓ２００７，Ｓ２００８が示す「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、テクスチャ座標データＳ２０２４，Ｓ２０２７，Ｓ２０２８が生成され、
それぞれ演算ブロック２０２の演算サブブロック２０２４，２０２７，２０２５８に出力される。
一方、演算サブブロック２０１１，２０１２，２０１３，２０１５，２０１５６では、演算は行なわれない。
また、テクスチャ座標データＳ２０２４，Ｓ２０２７，Ｓ２０２８の出力と同期して、ｖａｌデータＳ２２０１〜Ｓ２２０８が、演算ブロック２０２の演算サブブロック２０２１〜２０２８に出力される。
【００４５】
次に、演算サブブロック２０２１〜２０２８のクロックイネーブラ２１２１〜２１２８において、それぞれｖａｌデータＳ２２０１〜Ｓ２２０８のレベルが検出される。
そして、この検出結果に基づいて、演算サブブロック２０２４，２０２７，２０２８においてのみ、ＳＲＡＭ１７あるいはテクスチャバッファ２０に記憶されているテクスチャデータの読み出し処理が行なわれ、（ｓ，ｔ）データに対応したテクスチャアドレスに記憶された（Ｒ，Ｇ，Ｂ，α）データが読み出される。
そして、この読み出した（Ｒ，Ｇ，Ｂ，α）データＳ２０２４，Ｓ２０２７，Ｓ２０２８が、演算ブロック２０４の演算サブブロック２０３４，２０３７，２０３８に出力される。
一方、演算サブブロック２０２１，２０２２，２０２３，２０２５，２０２５６では、読み出し処理は行なわれない。
また、（Ｒ，Ｇ，Ｂ，α）データＳ２０２４，Ｓ２０２７，Ｓ２０２８の出力と同期して、ｖａｌデータＳ２２０１〜Ｓ２２０８が、演算ブロック２０３の演算サブブロック２０３１〜２０３８に出力される。
【００４６】
次に、演算サブブロック２０３1 〜２０３8 のクロックイネーブラ２１２1 〜２１２8 において、それぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベルが検出される。
そして、この検出結果に基づいて、演算サブブロック２０３4 ，２０３7 ，２０３8 においてのみ、それぞれ演算ブロック２０２から入力したテクスチャデータである（Ｒ，Ｇ，Ｂ．α）データＳ２０２4 ，２０２7 ，２０２8 と、トライアングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ．α）データＳ２０２4 ，２０２7 ，２０２8 に含まれるαデータ（テクスチャα）が示す割合で混合し、（Ｒ，Ｇ，Ｂ）混合データを生成する。
そして、演算サブブロック２０３4 ，２０３7 ，２０３8 は、生成された（Ｒ，Ｇ，Ｂ）混合データと、対応するＤＤＡデータＳ１１に含まれるαデータとを含む（Ｒ，Ｇ，Ｂ，α）データＳ２０３4 ，２０３7 ，２０３8 を、演算ブロック２０４に出力する。
一方、演算サブブロック２０３1 ，２０３2 ，２０３3 ，２０３5 ，２０３6 では、混合処理は行なわれない。
【００４７】
次に、演算サブブロック２０４1 〜２０４8 のクロックイネーブラ２１４1 〜２１４8 において、それぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベルが検出される。
そして、この検出結果に基づいて、演算サブブロック２０４4 ，２０４7 ，２０４8 においてのみ、（Ｒ，Ｇ，Ｂ，α）データＳ２０３4 ，Ｓ２０３7 ，Ｓ２０３8 について、ｚバッファ２２に記憶されたｚデータの内容を用いて、ｚ比較が行なわれ、（Ｒ，Ｇ，Ｂ，α）データＳ２０３4 ，Ｓ２０３7 ，Ｓ２０３8 によって描画する画像が、前回、ディスプレイバッファ２１に描画した値よりも手前に位置する場合には、ｚバッファ２２が更新されると共に、（Ｒ，Ｇ，Ｂ，α）データＳ２０３4 ，Ｓ２０３7 ，Ｓ２０３8 が、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ２０４4 ，Ｓ２０４7 ，Ｓ２０４8 として、それぞれ演算サブブロック２０５の演算サブブロック２０５4 ，２０５7 ，２０５8 に出力される。
【００４８】
次に、演算サブブロック２０５1 〜２０５8 のクロックイネーブラ２１５1 〜２１５8 において、それぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベルが検出される。
そして、この検出結果に基づいて、（Ｒ，Ｇ，Ｂ，α）データＳ２０４4 ，Ｓ２０４7 ，Ｓ２０４8 の（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとが、αデータが示す混合値で混合され、（Ｒ，Ｇ，Ｂ）データＳ２０５4 ，Ｓ２０５7 ，Ｓ２０５8 が最終的に算出される。
そして、この混合処理された，（Ｒ，Ｇ，Ｂ）データＳ２０５4 ，Ｓ２０５7 ，Ｓ２０５8 が、ディスプレイバッファ２１に書き込まれる。
一方、演算サブブロック２０４1 ，２０４2 ，２０４3 ，２０４5 ，２０４6 では、混合処理は行なわれない。
【００４９】
すなわち、テクスチャエンジン回路１２およびメモリＩ／Ｆ回路１３では、図６に示す矩形３１内の画素について同時に処理を行なう場合に、三角形３０の外に位置する画素についての処理は行なわない。すなわち、図４に示す矩形３１内の画素についての演算を行なっている間は、演算サブブロック２００１，２００
２，２００３，２００５，２００６，２０１１，２０１２，２０１３，２０１５，２０１６，２０２１，２０２２，２０２３，２０２５，２０２６，２０４１，２０４２，２０４３，２０４５，２０４６，２０５１，２０５２，２０５３，２０５５，２０５６は停止した状態になり、これらの演算サブブロックは電力を消費しない。
【００５０】
以上説明したように、３次元コンピュータグラフィックシステム１によれば、テクスチャエンジン回路１２におけるパイプライン処理において、同時処理する８画素のうち、処理対象となる三角形の外部に位置する画素についての演算は行なわないようにすることができる。
そのため、テクスチャエンジン回路１２における消費電力を大幅に低減できる。その結果、３次元コンピュータグラフィックシステム１の電源として、簡単かつ安価なものを用いることができる。
なお、テクスチャエンジン回路１２は、図３および図４に示すように、各演算サブブロックに、クロックイネーブラおよび１ビットのフラグ用フリップフロップを組み込むことで、上述した機能を実現するが、クロックイネーブラおよび１ビットのフラグ用フリップフロップの回路規模は小さいため、テクスチャエンジン回路１２の回路規模が大幅に増大することはない。
【００５１】
第２実施形態
図５は、本実施形態の３次元コンピュータグラフィックシステム４５１のシステム構成図である。
本実施形態の３次元コンピュータグラフィックシステム４５１は、αブレンド処理を行うか否かを各画素毎に予め判断し、αブレンド処理を行わないと判断した場合に、αブレンド処理を行う演算サブブロックのうち対応する演算サブブロックの処理を停止させる点を除いて、前述した第１実施形態の３次元コンピュータグラフィックシステム１と同じである。
すなわち、本実施形態では、各演算サブブロックは、第１実施形態の場合と同様に、対応する画素が処理対象となる三角形の外部に位置する場合には処理を停止する。また、演算サブブロックのうちαブレンド処理を行う演算サブブロックは、対応する画素が処理対象となる三角形の外部に位置するか、あるいは対応する画素のαデータが「０」である場合に処理を停止する。
【００５２】
図５に示すように、３次元コンピュータグラフィックシステム４５１は、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびレンダリング回路４２５がメインバス６を介して接続されている。
図５において、図１と同じ符号を付した構成要素は、第１実施形態で説明した同一符号を付した構成要素と同じである。
すなわち、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびメインバス６は、第１実施形態で説明したものと同じである。
【００５３】
また、図５に示すように、レンダリング回路４２５は、ＤＤＡセットアップ回路１０、トライアングルＤＤＡ回路４１１、テクスチャエンジン回路１２、メモリＩ／Ｆ回路４１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７を有する。
ここで、ＤＤＡセットアップ回路１０、テクスチャエンジン回路１２、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７は、第１実施形態で説明したものと同じである。
【００５４】
以下、トライアングルＤＤＡ回路４１１およびメモリＩ／Ｆ回路４１３について説明する。
トライアングルＤＤＡ回路４１１
トライアングルＤＤＡ回路４１１は、前述した第１実施形態のトライアングルＤＤＡ回路１１と同様に、ＤＤＡセットアップ回路１０から入力した変分データＳ１０を用いて、三角形内部の各画素の線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データを算出する。
トライアングルＤＤＡ回路４１１は、各画素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標の画素についての（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，ｖａｌ）データとを、ＤＤＡデータ（補間データ）Ｓ１１としてテクスチャエンジン回路１２に出力する。
本実施形態では、トライアングルＤＤＡ回路４１１は、並行して処理を行う矩形内に位置する８画素分のＤＤＡデータＳ１１を単位としてテクスチャエンジン回路１２に出力する。
なお、以下、並行して処理を行う８画素についての（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，ｖａｌ）データのうち、ｖａｌデータをｖａｌデータＳ２２０1 〜Ｓ２２０8 とし、（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データを被演算データＳ２２１1 〜Ｓ２２１8 とする。
すなわち、トライアングルＤＤＡ回路１１は、８画素分の（ｘ，ｙ）データと、ｖａｌデータＳ２２０1 〜Ｓ２２０8 と、被演算データＳ２２１1 〜Ｓ２２１8 とからなるＤＤＡデータＳ１１をテクスチャエンジン回路１２に出力する。
【００５５】
また、トライアングルＤＤＡ回路４１１は、並行して処理を行う８画素について、上述したように線形補間して生成した（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データのうちαデータが「０」であるか否か、すなわちαブレンド処理を行うか否かを判断する。
そして、トライアングルＤＤＡ回路４１１は、αデータが「０」であると判断した場合に、「０」（αブレンド処理を行わないことを）を示すｖａｌデータ４１１ａ1 〜Ｓ４１１ａ8 をメモリＩ／Ｆ回路４１３に出力し、αデータが「０」ではないと判断した場合に、「１」（αブレンド処理を行うことを）を示すｖａｌデータ４１１ａ1 〜Ｓ４１１ａ8 をメモリＩ／Ｆ回路４１３に出力する。
【００５６】
メモリＩ／Ｆ回路４１３
図６は、テクスチャエンジン回路１２およびメモリＩ／Ｆ回路４１３の構成図である。
図６に示すように、メモリＩ／Ｆ回路４１３は、演算ブロック２０４および演算ブロック４０５を有する。
なお、図６において、図３と同じ符号を付した構成要素は、第１実施形態で説明した同一符号を構成要素と同じである。
すなわち、テクスチャエンジン回路１２は、第１実施形態で説明したものと同じであり、メモリＩ／Ｆ回路４１３の演算ブロック２０４も第１実施形態で説明したものと同じである。
【００５７】
以下、メモリＩ／Ｆ回路４１３の演算ブロック４０５について説明する。
〔演算ブロック４０５〕
演算ブロック４０５は、演算サブブロック４０５1 〜４０５8 を有し、演算サブブロック２０４1 〜２０４8 から入力した（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 と、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 に含まれるαデータが示す混合値で混合し、混合後の（Ｒ，Ｇ，Ｂ）データＳ４０５1 〜Ｓ４０５8 をディスプレイバッファ２１に書き込む（打ち込む）。
このとき、演算サブブロック４０５1 〜４０５8 は、それぞれクロックイネーブラ４１５1 〜４１５8 により、それぞれ演算ブロック２０４からのｖａｌデータＳ２２０1 〜Ｓ２２０8 および図５に示すトライアングルＤＤＡ回路４１１からのｖａｌデータＳ４１１ａ1 〜Ｓ４１１ａ8 のレベルを検出し、双方のレベルが「１」の場合にのみαブレンド処理を行う。
ここで、双方のレベルが「１」の場合とは、当該画素が処理対象となる三角形の内部に位置し、しかも、当該画素のαデータが「０」でない（αブレンド処理を行うことを示す）場合である。
すなわち、演算サブブロック４０５1 〜４０５8 は、それぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 およびｖａｌデータＳ４１１ａ1 〜Ｓ４１１ａ8 のうちいずれか一方が「０」の場合には、αブレンド処理を行わない。
【００５８】
なお、演算サブブロック４０５1 〜４０５8 は、ｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベルが「１」であり、ｖａｌデータＳ４１１ａ1 〜Ｓ４１１ａ8 のレベルが「０」の場合には、演算サブブロック２０４1 〜２０４8 から入力した（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 をディスプレイバッファ２１に書き込む。
【００５９】
以下、３次元コンピュータグラフィックシステム４５１の動作について説明する。
３次元コンピュータグラフィックシステム４５１の全体動作は、基本的に前述した第１実施形態で説明した３次元コンピュータグラフィックシステム１の全体動作と同じである。
また、図６に示すテクスチャエンジン回路１２およびメモリＩ／Ｆ回路４１３のパイプライン処理の動作は、演算ブロック２００〜２０４の処理については、前述した第１実施形態で説明した動作と同じである。
【００６０】
以下、演算ブロック４０５の動作について説明する。
それぞれ図６に示す演算サブブロック２０４1 〜２０４8 から演算サブブロック４１５1 〜４１５8 に、（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 およびｖａｌデータＳ２２０1 〜Ｓ２２０8 が出力される。
また、図５に示すトライアングルＤＤＡ回路４１１において、線形補間して生成した（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データのうちαデータが「０」であるか否かが判断され、当該判断の結果を示すｖａｌデータ４１１ａ1 〜Ｓ４１１ａ8 が図６に示す演算サブブロック４１５1 〜４１５8 にそれぞれ出力される。そして、演算サブブロック４１５1 〜４１５8 において、それぞれクロックイネーブラ４１５1 〜４１５8 により、ｖａｌデータＳ２２０1 〜Ｓ２２０8 およびｖａｌデータＳ４１１ａ1 〜Ｓ４１１ａ8 のレベルが検出され、双方のレベルが「１」の場合にのみαブレンド処理が行われる。
αブレンド処理では、（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 と、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとが、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 に含まれるαデータが示す混合値で混合されて（Ｒ，Ｇ，Ｂ）データＳ４０５1 〜Ｓ４０５8 が生成される。そして、（Ｒ，Ｇ，Ｂ）データＳ４０５1 〜Ｓ４０５8 が、ディスプレイバッファ２１に書き込まれる。
【００６１】
すなわち、本実施形態では、演算サブブロック４１５1 〜４１５8 のそれぞれにおいて、ｖａｌデータＳ２２０1 〜Ｓ２２０8 およびｖａｌデータＳ４１１ａ1 〜Ｓ４１１ａ8 のうち何れか一方が「０」の場合には、αブレンド処理は行われない。
【００６２】
以上説明したように、３次元コンピュータグラフィックシステム４５１によれば、トライアングルＤＤＡ回路４１１において、各画素についてαデータが「０」であるか否かを判断する。
そして、メモリＩ／Ｆ回路４１３において、同時処理する８画素のうち処理対象となる三角形の内部に位置する画素であっても、トライアングルＤＤＡ回路４１１による上記判断の結果に基づいて、αデータが「０」の画素についてのαブレンド処理を行わないようにすることができる。
そのため、３次元コンピュータグラフィックシステム４５１によれば、前述した第１実施形態の３次元コンピュータグラフィックシステム１に比べてさらに、消費電力を低減できる。
【００６３】
第３実施形態
図７は、本実施形態の３次元コンピュータグラフィックシステム５５１のシステム構成図である。
本実施形態の３次元コンピュータグラフィックシステム５５１では、例えば、処理対象となっている画素のｚデータとｚバッファに記憶されている対応するｚデータとの比較を行い、今回描画しようとする画像が前回描画した画像より奥側（視点側と反対の方向）にある場合には、当該画素についてのテクスチャ座標データ（ｕ，ｖ）の生成処理、テクスチャデータの読み出し処理、テクスチャαブレンド処理およびαブレンド処理を停止する。
【００６４】
図７に示すように、３次元コンピュータグラフィックシステム５５１は、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびレンダリング回路５２５がメインバス６を介して接続されている。
図７において、図１と同じ符号を付した構成要素は、第１実施形態で説明した同一符号を付した構成要素と同じである。
すなわち、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびメインバス６は、第１実施形態で説明したものと同じである。
【００６５】
また、図７に示すように、レンダリング回路５２５は、ＤＤＡセットアップ回路１０、トライアングルＤＤＡ回路１１、テクスチャエンジン回路５１２、メモリＩ／Ｆ回路５１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７を有する。
ここで、ＤＤＡセットアップ回路１０、トライアングルＤＤＡ回路１１、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７は、第１実施形態で説明したものと同じである。
【００６６】
以下、テクスチャエンジン回路５１２およびメモリＩ／Ｆ回路５１３について説明する。
図８は、テクスチャエンジン回路５１２およびメモリＩ／Ｆ回路５１３の構成図である。
図８に示すように、テクスチャエンジン回路５１２は、演算ブロック５００、５０１、５０２、５０３、５０４を有する。
また、メモリＩ／Ｆ回路５１３は、演算ブロック５０５を有する。
本実施形態では、演算ブロック５００〜５０５は、それぞれ８画素についての処理を同時に行い、パイプライン処理が行われるように直列に接続されている。
ここで、演算ブロック５００ではｚ比較処理が行われ、演算ブロック５０１では「ｓ／ｑ」および「ｔ／ｑ」の算出処理が行われ、演算ブロック５０２ではテクスチャ座標データ（ｕ，ｖ）の算出処理が行われ、演算ブロック５０３ではテクスチャバッファ２０からの（Ｒ，Ｇ，Ｂ，α）データの読み出し処理が行われ、演算ブロック５０４ではテクスチャαブレンド処理が行われ、演算ブロック５０５ではαブレンド処理が行われる。
【００６７】
〔演算ブロック５００〕
演算ブロック５００は、演算サブブロック５００1 〜５００8 を有し、図７に示すトライアングルＤＤＡ回路１１からＤＤＡデータＳ１１を入力する。
演算サブブロック５００1 〜５００8 は、それぞれクロックイネーブラ２１４1 〜２１４8 において、ＤＤＡデータＳ１１に含まれるｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル検出を行い、その結果、当該レベルが「１」の場合（当該画素が、処理対象となる三角形の内部に位置する場合）にはｚ比較処理を行い、当該レベルが「１」でない場合にはｚ比較処理を行わない。
【００６８】
演算サブブロック５００1 〜５００8 は、ｚ比較処理において、ＤＤＡデータＳ１１に含まれる被演算データＳ２２１1 〜Ｓ２２１8 のｚデータと、ｚバッファ２２に記憶された対応するｚデータとを比較する。
そして、演算サブブロック５００1 〜５００8 は、被演算データＳ２２１1 〜Ｓ２２１8 によって描画する画像が、前回、ディスプレイバッファ２１に描画した値よりも手前（視点側）に位置する場合には、それぞれ「１」を示すｖａｌデータＳ５００ａ1 〜Ｓ５００ａ8 を演算ブロック５０１の演算サブブロック５０１1 〜５０１8 に出力し、それぞれ被演算データＳ２２１1 〜Ｓ２２１8 のｚデータで、ｚバッファ２２に記憶されている対応するｚデータを書き換える。このとき、演算サブブロック５００1 〜５００8 は、さらに被演算データＳ２２１1 〜Ｓ２２１8 を演算サブブロック５０１1 〜５０１8 に出力する。
一方、演算サブブロック５００1 〜５００8 は、被演算データＳ２２１1 〜Ｓ２２１8 によって描画する画像が、前回、ディスプレイバッファ２１に描画した値よりも手前（視点側）に位置しない場合には、それぞれ「０」を示すｖａｌデータＳ５００ａ1 〜Ｓ５００ａ8 を演算ブロック５０１の演算サブブロック５０１1 〜５０１8 に出力し、ｚバッファ２２に記憶されている対応するｚデータを書き換えない。
【００６９】
〔演算ブロック５０１〕
演算ブロック５０１は、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データを用いて、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とを行う。
演算ブロック５０１は、図８に示すように、８個の演算サブブロック５０１1 〜５０１8 を内蔵する。
ここで、演算サブブロック５０１1 は、被演算データＳ２２１1 およびｖａｌデータＳ２２０1 ，Ｓ５００ａ1 を入力し、クロックイネーブラ５１１1 〜５１１8 により、ｖａｌデータＳ２２０1 およびＳ５００ａ1 の双方が「１」、すなわち有効であるか否かを判断し、双方が「１」であると判断した場合に、「ｓ／ｑ」および「ｔ／ｑ」を算出し、これを除算結果Ｓ５０１1 として演算ブロック５０２の演算サブブロック５０２1 に出力する。
【００７０】
また、演算サブブロック５０１1 は、ｖａｌデータＳ２２０1 およびＳ５００ａ1 のいずれか一方が「０」、すなわち無効であることを示すと判断した場合には演算は行わず、除算結果Ｓ５０１1 を出力しないか、あるいは、所定の仮値を示す除算結果Ｓ５０１1 を演算ブロック５０２の演算サブブロック５０２1 に出力する。
なお、演算サブブロック５０１2 〜５０１8 も、それぞれ対応する画素について、演算サブブロック５０１1 と同じ演算を行い、それぞれ除算結果Ｓ５０１2 〜Ｓ５０１8 を後段の演算ブロック５０２の演算サブブロック５０２2 〜５０２8 にそれぞれ出力する。
【００７１】
〔演算ブロック５０２〕
演算ブロック５０２は、演算サブブロック５０２1 〜５０２8 を有し、演算ブロック５０１から入力した除算結果Ｓ５０１1 〜Ｓ５０１8 が示す「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、テクスチャ座標データ（ｕ，ｖ）を生成する。
演算サブブロック５０２1 は、クロックイネーブラ５１２1 においてｖａｌデータＳ２２０1 およびＳ５００ａ1 のレベル検出を行い、双方のレベルが「１」の場合にのみ演算を行い、それぞれ演算結果であるテクスチャ座標データＳ５０２1 を、演算ブロック５０３の演算サブブロック５０３1 に出力する。
演算サブブロック５０２2 〜５０２8 も、演算サブブロック５０２1 と同様に、対応するデータの処理を行う。
【００７２】
〔演算ブロック５０３〕
演算ブロック５０３は、演算サブブロック５０３1 〜５０３8 を有し、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいはＤＲＡＭ１６に、演算ブロック５０２で生成したテクスチャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいはテクスチャバッファ２０に記憶されているテクスチャデータを読み出すことで、（ｕ，ｖ）データに対応したテクスチャアドレスに記憶された（Ｒ，Ｇ，Ｂ，α）データＳ１７を得る。
演算サブブロック５０３1 は、クロックイネーブラ５１３1 においてｖａｌデータＳ２２０1 およびＳ５００ａ1 のレベル検出を行い、双方のレベルが「１」の場合にのみ読み出し処理を行い、それぞれ読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７を、（Ｒ，Ｇ，Ｂ．α）データＳ５０３1 として、演算ブロック２０３の演算サブブロック５０４1 に出力する。
演算サブブロック５０３2 〜５０３8 も、演算サブブロック５０３1 と同様に、対応するデータの処理を行う。
【００７３】
〔演算ブロック５０４〕
演算ブロック５０４は、演算サブブロック５０４1 〜５０４8 を有し、演算ブロック５０３から入力したテクスチャデータである（Ｒ，Ｇ，Ｂ．α）データＳ５０３1 〜Ｓ５０３8 と、トライアングルＤＤＡ回路１１からの対応するＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ．α）データＳ５０３1 〜Ｓ５０３8 に含まれるαデータ（テクスチャα）が示す割合で混合し、（Ｒ，Ｇ，Ｂ）混合データを生成する。
そして、演算ブロック５０４は、生成された（Ｒ，Ｇ，Ｂ）混合データと、対応するＤＤＡデータＳ１１に含まれるαデータとを含む（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０４8 を、演算ブロック５０５に出力する。
演算サブブロック５０４1 〜５０４8 は、それぞれクロックイネーブラ５１４1 〜５１４8 によりｖａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ1 〜Ｓ５００ａ8 のレベル検出を行い、双方のレベルが「１」の場合にのみ上記混合処理を行う。
【００７４】
〔演算ブロック５０５〕
演算ブロック５０５は、演算サブブロック５０５1 〜５０５8 を有し、入力した（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０４8 と、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０４8 に含まれるαデータが示す混合値で混合し、混合後の（Ｒ，Ｇ，Ｂ）データＳ５０５1 〜Ｓ５０５8 をディスプレイバッファ２１に書き込む（打ち込む）。
演算サブブロック５０５1 〜５０５8 は、それぞれクロックイネーブラ２１５1 〜２１５8 においてｖａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ1 〜Ｓ５００ａ8 のレベルを検出し、双方のレベルが「１」の場合にのみ上記混合処理およびディスプレイバッファ２１への書き込み処理を行う。
【００７５】
以下、図８に示すテクスチャエンジン回路５１２およびメモリＩ／Ｆ回路５１３のパイプライン処理の動作について説明する。
先ず、演算サブブロック５００1 〜５００8 のクロックイネーブラ２１４1 〜２１４8 において、それぞれＤＤＡデータＳ１１に含まれるｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル検出が行われ、当該レベルが「１」の場合（当該画素が、処理対象となる三角形の内部に位置する場合）にはｚ比較処理が行われる。そして、被演算データＳ２２１1 〜Ｓ２２１8 によって描画する画像が、前回、ディスプレイバッファ２１に描画した値よりも手前（視点側）に位置する場合には、それぞれ「１」を示すｖａｌデータＳ５００ａ1 〜Ｓ５００ａ8 が演算ブロック５０１の演算サブブロック５０１1 〜５０１8 に出力され、それぞれ被演算データＳ２２１1 〜Ｓ２２１8 のｚデータで、ｚバッファ２２に記憶されている対応するｚデータが書き換えられる。このとき、さらに被演算データＳ２２１1 〜Ｓ２２１8 が、演算サブブロック５００1 〜５００8 から演算サブブロック５０１1 〜５０１8 に出力される。
一方、ｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベルが「１」でない場合にはｚ比較処理は行われず、それぞれ「０」を示すｖａｌデータＳ５００ａ1 〜Ｓ５００ａ8 が演算ブロック５０１の演算サブブロック５０１1 〜５０１8 に出力される。このとき、ｚバッファ２２に記憶されている対応するｚデータは書き換えられない。
【００７６】
次に、演算サブブロック５０１1 〜５０１8 のクロックイネーブラ５１１1 〜５１１8 において、ｖａｌデータＳ２２０1 およびＳ５００ａ1 の双方が「１」、すなわち有効であるか否かが判断され、双方が「１」であると判断された場合に、「ｓ／ｑ」および「ｔ／ｑ」が算出され、これが除算結果Ｓ５０１1 〜Ｓ５０１8 として演算ブロック５０２の演算サブブロック５０２1 〜５０２8 に出力される。
一方、ｖａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ1 〜Ｓ５００ａ8 のいずれか一方が「０」、すなわち無効であることを示すと判断された場合には、それぞれ演算サブブロック５０１1 〜５０１8 では演算は行われない。
【００７７】
次に、演算サブブロック５０２1 〜５０２8 のクロックイネーブラ５１２1 〜５１２8 においてｖａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ1 〜Ｓ５００ａ8 のレベル検出が行われる。
そして、双方のレベルが「１」の場合にのみ、演算サブブロック５０２1 〜５０２8 において、それぞれ演算ブロック５０１から入力した除算結果Ｓ５０１1 〜Ｓ５０１8 が示す「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、テクスチャ座標データ（ｕ，ｖ）が生成される。テクスチャ座標データ（ｕ，ｖ）は、それぞれ演算サブブロック５０３1 〜５０３8 に出力される。
【００７８】
次に、演算サブブロック５０３1 〜５０３8 のクロックイネーブラ５１３1 〜５１３8 において、ｖａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ1 〜Ｓ５００ａ8 のレベル検出が行われ、双方のレベルが「１」の場合にのみ、テクスチャ座標データ（ｕ，ｖ）を含む読み出し要求がＳＲＡＭ１７に出力され、メモリＩ／Ｆ回路１３を介してテクスチャデータが読み出され、（ｕ，ｖ）データに対応したテクスチャアドレスに記憶された（Ｒ，Ｇ，Ｂ，α）データＳ１７が得られる。（Ｒ，Ｇ，Ｂ，α）データＳ１７は、（Ｒ，Ｇ，Ｂ．α）データＳ５０３1 〜Ｓ５０３8 として、演算サブブロック５０４1 〜５０４8 に出力される。
【００７９】
次に、演算サブブロック５０４1 〜５０４8 のクロックイネーブラ５１４1 〜５１４8 によりｖａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ1 〜Ｓ５００ａ8 のレベル検出が行われ、双方のレベルが「１」の場合にのみ、（Ｒ，Ｇ，Ｂ．α）データＳ５０３1 〜Ｓ５０３8 と、トライアングルＤＤＡ回路１１からの対応するＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとが、（Ｒ，Ｇ，Ｂ．α）データＳ５０３1 〜Ｓ５０３8 に含まれるαデータ（テクスチャα）が示す割合で混合され、（Ｒ，Ｇ，Ｂ）混合データが生成される。
そして、当該生成された（Ｒ，Ｇ，Ｂ）混合データと、対応するＤＤＡデータＳ１１に含まれるαデータとを含む（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０４8 が、演算サブブロック５０４1 〜５０４8 から演算サブブロック５０５1 〜５０５8 に出力される。
【００８０】
次に、演算サブブロック５０５1 〜５０５8 のクロックイネーブラ２１５1 〜２１５8 において、ｖａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ1 〜Ｓ５００ａ8 のレベルが検出され、双方のレベルが「１」の場合にのみ、（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０４8 と、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとが、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０４8 に含まれるαデータが示す混合値で混合され、混合後の（Ｒ，Ｇ，Ｂ）データＳ５０５1 〜Ｓ５０５8 がディスプレイバッファ２１に書き込まれる。
【００８１】
以上説明したように、３次元コンピュータグラフィックシステム５５１によれば、テクスチャエンジン回路５１２の初段の演算ブロック５００において各画素に関するｚ比較処理を行い、後の処理によって生成される画像データがディスプレイバッファ２１に書き込まれるものであるかを判断する。
そして、テクスチャエンジン回路５１２およびメモリＩ／Ｆ回路５１３において、同時処理する８画素のうち処理対象となる三角形の内部に位置する画素であっても、演算ブロック５００による上記判断の結果に基づいて、ディスプレイバッファ２１に書き込まない画像データに関する処理を行わないように（停止）する。
そのため、３次元コンピュータグラフィックシステム５５１によれば、前述した第１実施形態の３次元コンピュータグラフィックシステム１に比べてさらに、消費電力を低減できる。
【００８２】
本発明は上述した実施形態には限定されない。
例えば、前述した第２実施形態では、図６に示すように、テクスチャエンジン回路１２およびメモリＩ／Ｆ回路４１３の各演算ブロックで８画素のデータについて同時に処理する場合について例示したが、図９に示すように、各演算ブロックで１画素のデータの処理を行うようにしてもよい。
この場合には、処理対象となる画素の被演算データＳ２２１1 のみがテクスチャエンジン回路１２に入力されるため、ｖａｌデータＳ２２０1 は不要となる。すなわち、演算サブブロック２００1 ，２０１1 ，２０２1 ，２０３1 ，２０４1 では常に演算が行われ、演算サブブロック４０５1 ではｖａｌデータＳ４００ａ1 のレベルが「１」の場合にのみαブレンド処理が行われる。
【００８３】
また、前述した第３実施形態では、図８に示すように、テクスチャエンジン回路５１２およびメモリＩ／Ｆ回路５１３の各演算ブロックで８画素のデータについて同時に処理する場合について例示したが、図１０に示すように、各演算ブロックで１画素のデータの処理を行うようにしてもよい。
この場合には、処理対象となる画素の被演算データＳ２２１1 のみがテクスチャエンジン回路５１２に入力されるため、ｖａｌデータＳ２２０1 は不要となる。すなわち、演算サブブロック５００1 ではｚ比較処理が常に行われ、演算サブブロック５０１1 ，５０２1 ，５０３1 ，５０４1 ，５０５1 では、演算サブブロック５００1 で生成されたｖａｌデータＳ５００ａ1 のレベルが「１」の場合にのみ処理が行われる。
【００８４】
また、例えば、上述した実施形態では、図３に示すように、テクスチャエンジン回路１２およびメモリＩ／Ｆ回路１３におけるパイプライン処理を行なう演算サブブロックについて、ｖａｌデータＳ２２０1 〜Ｓ２２０8 を利用する場合を例示したが、例えば、図１にレンダリング回路５内のＤＤＡセットアップ回路１０、トライアングルＤＤＡ回路１１、テクスチャエンジン回路１２およびメモリＩ／Ｆ回路１３における処理のうち、パイプライン処理を行なわない所定の処理について、図１１に示すように、ｖａｌデータＳ３２０1 〜Ｓ３２０8 を用いて、演算処理の実行の有無を決定するようにしてもよい。
【００８５】
また、上述した実施形態では、ＳＲＡＭ１７を用いる構成を例示したが、ＳＲＡＭ１７を設けない構成にしてもよい。
また、テクスチャバッファ２０およびテクスチャＣＬＵＴバッファ２３を、ＤＲＡＭ１６の外部に設けてもよい。
【００８６】
また、上述した実施形態では、３次元画像を表示する場合を例示したが、本発明は複数画素についてのデータを同時に処理して２次元画像を表示する場合にも適用できる。
また、上述した実施形態では、図２に示すように、画像処理の対象となる（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データに、有効指示データとしてのｖａｌデータを付加したＤＤＡデータＳ１１を用いた場合を例示したが、（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データと、ｖａｌデータとを別個独立のデータとして扱うようにしてもよい。
【００８７】
また、上述した実施形態では、ポリゴンレンダリングデータを生成するジオメトリ処理を、メインプロセッサ４で行なう場合を例示したが、レンダリング回路５で行なう構成にしてもよい。
【００８８】
さらに、上述した実施形態では、単位図形として三角形を例示したが、単位図形は特に限定されず、例えば、矩形であってもよい。
【００８９】
【発明の効果】
以上説明したように、本発明の画像処理装置およびその方法によれば、消費電力の大幅な低下を図ることができる。
そのため、本発明の画像処理装置によれば、小規模かつ簡単な構成の電源を用いることができ、小規模化が図れる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態の３次元コンピュータグラフィックシステムのシステム構成図である。
【図２】図１に示すトライアングルＤＤＡ回路から出力されるＤＤＡデータのフォーマットを説明するための図である。
【図３】図３は、図１に示すテクスチャエンジン回路およびメモリＩ／Ｆ回路の部分構成図である。
【図４】図４は、図３に示す演算サブブロックの内部構成図である。
【図５】図５は、本発明の第２実施形態の３次元コンピュータグラフィックシステムのシステム構成図である。
【図６】図６は、図５に示すテクスチャエンジン回路およびメモリＩ／Ｆ回路の部分構成図である。
【図７】図７は、本発明の第３実施形態の３次元コンピュータグラフィックシステムのシステム構成図である。
【図８】図８は、図７に示すテクスチャエンジン回路およびメモリＩ／Ｆ回路の部分構成図である。
【図９】図９は、図５に示す３次元コンピュータグラフィックシステムの変形例の構成図である。
【図１０】図１０は、図７に示す３次元コンピュータグラフィックシステムの変形例の構成図である。
【図１１】図１１は、図１に示す３次元コンピュータグラフィックシステムにおけるクロックイネーブラーを適用した、パイプライン処理を行なっていない演算ブロックの構成図である。
【図１２】図１２は、従来技術の問題点を説明するための図である。
【符号の説明】
１…３次元コンピュータグラフィックシステム、２…メインメモリ、３…Ｉ／Ｏインタフェース回路、４…メインプロセッサ、５…レンダリング回路、１０…ＤＤＡセットアップ回路、１１…トライアングルＤＤＡ回路、１２…テクスチャエンジン回路、１３…メモリＩ／Ｆ回路、１４…ＣＲＴコントローラ回路、１５…ＲＡＭＤＡＣ回路、１６…ＤＲＡＭ、１７…ＳＲＡＭ、２０…テクスチャバッファ、２１…ディスプレイバッファ、２２…Ｚバッファ、２３…テクスチャＣＬＵＴバッファ、２００〜２０５…演算ブロック、２００1 〜２００8 ，２０１1 〜２０１8 ，２０２1 〜２０２8 ，２０３1 〜２０３8 ，２０４1 〜２０４8 ，２０５1 〜２０５8 …演算サブブロック、２１０1 〜２１０8 ，２１１1 〜２１１8 ，２１２1 〜２１２8 ，２１３1 〜２１３8 ，２１４1 〜２１４8 ，２１５1 〜２１５8 …クロックイネーブラ、２２２…データ用フリップフロップ、２２３…プロセッサエレメント、２２４…フラグ用フリップフロップ
Claims (8)
- 同時に処理を行おうとする複数の画素毎にそれぞれ設けられ、それぞれ対応する画素データを受け、相互に並列にデータ処理を行う、複数の画素データ処理回路と、
前記各画素データ処理回路に入力する前記画素データの少なくとも一部として含まれる演算の有効性を示すフラグに基づいて前記画素毎のデータ処理を対応する前記画素データ処理回路が行う必要がないと論理判断した場合に対応する各画素データ処理回路の動作を停止する制御手段と
を有し、
前記画素データ処理回路の各々は、システムクロック信号から生成された画素データ処理回路駆動用クロック信号に基づいて動作してパイプライン処理を行うように相互に直列接続された、複数の処理回路を有し、
前記各画素データ処理回路内の直列に接続された前記複数の処理回路は、当該各処理回路を制御する前記演算を有効性を示すフラグが転送されることにより、前記パイプライン処理および前記画素データ処理回路駆動用クロック信号の供給の制御を行い、
前記制御手段は、前記演算の有効性を示すフラグに基づいて前記画素データ処理回路のデータ処理を行う必要のない各処理回路への前記画素データ処理回路駆動用クロック信号の供給を停止する、
画像処理装置。 - 前記画素データ処理回路の各々は、前記パイプライン処理を行うように相互に直列に接続された複数の処理回路を有する、
請求項１に記載の画像処理装置。 - 前記画素データ処理回路内の直列に接続された前記複数の処理回路は、当該各処理回路を制御する前記演算を有効性を示すフラグが転送されることによって、前記パイプライン処理および前記画素データ処理回路駆動用クロック信号の供給の制御を行う、
請求項２に記載の画像処理装置。 - 前記画素データ処理回路は、画素のＲ（赤），Ｇ（緑），Ｂ（青）の出力を決定する画素データについての処理を行う、
請求項１に記載の画像処理装置。 - 同時に処理を行おうとする複数の画素毎にそれぞれ設けられ、それぞれ対応する画素データを受け、相互に並列にデータ処理する複数の画素データ処理回路を用いて画像処理を行う画像処理方法において、
前記画素データ処理回路の各々は、システムクロック信号から生成された画素データ処理回路駆動用クロック信号に基づいて動作してパイプライン処理を行うように相互に直列接続された複数の処理回路を有しており、
前記各画素データ処理回路内の直列に接続された複数の処理回路は、各処理回路を制御する前記演算の有効性を示すフラグが転送されることにより、当該転送される演算の有効性を示すフラグに基づいて、前記パイプライン処理および前記画素データ処理回路駆動用クロック信号の供給の制御を行い、
前記画素データに含まれる演算の有効性を示すフラグに基づいて、前記画素毎のデータ処理を対応する前記画素データ処理回路が行う必要がないと論理判断して対応する画素データ処理回路の動作を停止させるとき、当該画素データ処理回路のデータ処理を行う必要のない処理回路への前記画素データ処理回路駆動用クロック信号の供給を停止する、
ことを特徴とする、画像処理方法。 - 前記画素データ処理回路の各々は、直列に接続された複数の処理回路でパイプライン処理を行う、
請求項５に記載の画像処理方法。 - 前記各画素データ処理回路内の直列に接続された複数の処理回路は、当該各処理回路を制御する演算の有効性を示すフラグが転送されることにより、当該演算の有効性を示すフラグに基づいて前記パイプライン処理および前記画素データ処理回路駆動用クロック信号の供給の制御を行う、
請求項６に記載の画像処理方法。 - 前記画素データ処理は、画素のＲ（赤），Ｇ（緑），Ｂ（青）の出力を決定する画素データについての処理を行う、
請求項５に記載の画像処理方法。
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