JP2002175179A - 整数除算方法および整数除算装置 - Google Patents

Abstract

(57)【要約】 【課題】回路規模を増大せずに、除算処理量を減少して
高速な整数除算を実現する整数除算方法および整数除算
装置を提供する。 【解決手段】被除数および除数の最上位桁に続く０の無
効ビット数をもとにシフト量を算出する概算桁合わせ回
路１００と、そのシフト量だけ被除数を左シフトする左
シフタ１０１と、被除数から除数を減算したときに部分
剰余と部分商とが同時に求められるよう除数を変換する
除数変換部１０２と、左シフトされた被除数を１ビット
づつ左シフトしながら除数を繰返し減算する除算処理部
１０３とを備えることにより、部分剰余と部分商とが同
時に求められて、除算処理工程を節約でき、被除数の上
位無効ビット数分除算回路の冗長な演算を削減して、回
路規模を増大せずに、除算回路における繰返し処理回数
を減少することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サの演算装置等に用いられる整数除算方法および整数除
算装置に関するものである。

【０００２】

【従来の技術】従来、この種の除算装置における除算ア
ルゴリズムとしては、例えば、パターソン＆ヘネシー著
（成田光彰訳）「コンピュータの構成と設計：ハードウ
ェアとソフトウェアのインタフェース」（１９９６年、
日経ＢＰ社ＩＳＢＮ４−８２２２−８００１−２）Ｐ
Ｐ．１９１〜２０１、第４章コンピュータにおける算術
論理計算、４．７節（除算）に示されているものや、人
が筆算で行う割算と同じ方法でシフトと引算を繰り返し
て除算を行うアルゴリズム等が知られている。

【０００３】以下、図７のブロック図を参照して、従来
の整数除算装置の構成例について説明する。図７におい
て、まず、ａ÷ｂ（ａは被除数、ｂは除数）の整数除算
を行う場合に、被除数ａを被除数・商レジスタ７０１の
下位に記憶させ、上位は初期値０とする。また、除数ｂ
は除数レジスタ７０２の上位に記憶させ、下位は初期値
０とする。

【０００４】シフタ（シフト回路）７０３により、被除
数・商レジスタ７０１の内容を１ビット左シフトさせ
る。そのシフト結果の出力データを、減算を行う算術論
理ユニット（ＡＬＵ）７０４の一方の入力側に供給し、
ＡＬＵ７０４のもう一方の入力側には、除数レジスタ７
０２から除数ｂが供給され、前述のシフト結果から除数
ｂを減算する。ＡＬＵ７０４の演算結果は、部分剰余レ
ジスタ・部分商レジスタ７０５に出力される。

【０００５】また、減算結果の符号判定信号サイン（Si
gn：＋、−）は、インバータ７０６を通して、部分剰余
レジスタ・部分商レジスタ７０５のＬＳＢ（最下位ビッ
ト）に供給され、また、セレクタ７０７にも供給され
る。ＡＬＵ７０４の演算結果が正である時にはその桁の
商は“１”であるので、符号判定信号サインの値“０”
を反転して部分商を“１”とし、ＡＬＵ７０４の演算結
果が負である時にはその桁の商は“０”であるので、符
号判定信号サインの値“１”を反転して部分商を“０”
とする。

【０００６】セレクタ７０７の一方の入力側にはシフタ
７０３の出力が供給され、もう一方の入力側には部分剰
余・部分商レジスタ７０５の出力が供給される。セレク
タ７０７は、ＡＬＵ７０４から供給された符号判定信号
サインにより２つの入力のどちらか一方を下記のように
して選択し、その選択結果を被除数レジスタ・商レジス
タ７０１へ供給する。すなわち、ＡＬＵ７０４の演算結
果が負であれば、符号判定信号サインは“１”となり、
この時は、ＡＬＵ７０４がシフタ７０３の出力を減算し
なかったので、セレクタ７０７はシフタ７０３の出力デ
ータを選択し、ＡＬＵ７０４の演算結果が正であれば、
符号判定信号サインは“０”となり、この時、セレクタ
７０７はＡＬＵ７０４の減算結果である部分剰余レジス
タ・部分商レジスタ７０５の出力を選択する。

【０００７】ＣＬＫはカウンタ７０８に入力されビット
ごとにカウントを行う。デコーダ７０９は、カウンタ７
０８のカウントを入力して整数除算の語長に達したとき
にセレクタ７１０を開き、セレクタ７０７の出力が剰余
レジスタ・商レジスタ７１１に出力される。

【０００８】以下、図８のフローチャートを参照して、
従来の整数除算方法の一例について説明する。図８にお
いて、本従来例では、１６ビット語長の整数除算を行う
ものとする。 ＜初期処理＞ ● ステップＳ８０１において、被除数ａを変数ＲＱに
代入する。 ● ステップＳ８０２において、除数ｂを左に16ビット
シフトして、除数ｂを変数ＤＶに代入する。 ● ステップＳ８０３において、整数除算の語長を繰り
返し回数を表す変数Ｎに代入する。

【０００９】＜繰返し処理＞ ● ステップＳ８０４において、変数ＲＱを左に１ビッ
トシフトする。 ● ステップＳ８０５において、（ＲＱ≧ＤＶの場合）
は、ステップＳ８０６でＲＱからＤＶを引き、ステップ
Ｓ８０７でＲＱに１を加えて部分商を１とする。(ＲＱ
＜ＤＶの場合）は、部分商は０となり、ステップＳ８０
６、Ｓ８０７は行わない。 ● そして、ステップＳ８０８において、Ｎ回に達する
まで、ステップＳ８０４からＳ８０８を繰り返す。

【００１０】＜終了処理＞ ● ステップＳ８０９において、変数ＲＱの上位には剰
余ｒが、変数ＲＱの下位には商ｑが求められる。このよ
うな、シフトと減算の繰り返しによる整数除算では、被
除数および除数の値に関わらずすべての桁について計算
されるため、整数除算の語長だけ繰り返して計算され
る。そのため、除算処理時間が長くなるという問題があ
った。

【００１１】そこで、上記のような問題点を解決しよう
とした従来方法としては、特開平７−２４４５７８号公
報に開示されているようなものがあった。それによる
と、桁合わせ処理により被除数ａのシフト量を決定し、
この桁合わせ処理で得られたシフト量で被除数ａをシフ
トしたビット位置から従来の除算手法を行うことによ
り、語長とシフト量の差分のビット数に対して除算を行
うので、繰り返し回数を語長より少なくした整数除算を
行うことができる。

【００１２】以下、図９のフローチャートを参照して、
従来の桁合わせ処理による整数除算方法の一例について
説明する。 ＜初期処理＞ ● ステップＳ９０１において、被除数ａを変数ＲＱに
代入する。 ● ステップＳ９０２において、除数ｂを左に１６ビッ
トシフトして、除数ｂを変数ＤＶに代入する。 ● ステップＳ９２０において、桁合わせ処理を行い被
除数ａのシフト量Ｓを決定する（桁合わせ処理は図１０
で説明する）。 ● ステップＳ９０３において、繰返し回数Ｎを語長か
ら桁合わせシフト量Ｓを減算した値に設定する。 ● ステップＳ９３０において、桁合わせ処理で得られ
たシフト量Ｓだけ被除数ａを左にシフトする。

【００１３】＜繰返し処理＞上記従来例と同じである。 ● 以下のステップＳ９０４からステップＳ９０９まで
は、上記従来の手法を実行する。

【００１４】次に、図１０のフローチャートおよび図１
１のシフト量Ｓの決定手順の一例を参照して、図９のス
テップＳ９２０に示すシフト量Ｓの決定手順の詳細を説
明する。ここでは、例として、被除数ａ＝６０１、除数
ｂ＝３３の場合のシフト量Ｓを求める動作を説明する。
まず、図１１に示すように、変数ＲＱには値６０１（バ
イナリ数：Ｗ１０−１に示す）が、変数ＤＶには値（３
３＜＜１６（１６ビット左シフトされたバイナリ数３
３））が設定されているものとする。〔Ｗ１０−１の状
態〕 以下、ＷＱおよびＷ１０等の文字は計算の中間結果を意
味する。

【００１５】＜初期処理＞ステップＳ９２１において、
シフト量Ｓを０に初期化する。ステップＳ９２２におい
て、シフト幅中間値Ｔを語長の半分に設定し、ここでは
Ｔ＝８となる。

【００１６】＜繰返し１回目＞ステップＳ９２３におい
て、今回のシフト量Ｓ＝０＋８を決定する。ステップＳ
９２４において、変数ＲＱを今回のシフト量Ｓ＝８だけ
左シフトする。〔Ｗ１０−２の状態〕 ステップＳ９２５において、ＷＱとＤＶの大小関係を判
定し、ＷＱがＤＶより小さいのでステップＳ９２７へ進
む。ステップＳ９２７において、シフト幅中間値Ｔを現
在の半分に設定する。ここではＴ＝４となる。ステップ
Ｓ９２８において、シフト幅中間値Ｔは０ではないの
で、繰返し処理を行う。

【００１７】＜繰返し２回目＞ステップＳ９２３におい
て、今回のシフト量Ｓ＝８＋４を決定する。ステップＳ
９２４において、変数ＲＱを今回のシフト量Ｓ＝１２で
左シフトする。〔Ｗ１０−３の状態〕 ステップＳ９２５において、ＷＱとＤＶの大小関係を判
定し、ＷＱはＤＶより大きくなりすぎたのでステップＳ
９２６において、シフト量Ｓ＝１２−４にして元に戻
す。ステップＳ９２７において、シフト幅中間値Ｔを現
在の半分に設定する。ここではＴ＝２となる。ステップ
Ｓ９２８において、シフト幅中間値Ｔは０ではないの
で、繰返し処理を行う。

【００１８】＜繰返し３回目＞ステップＳ９２３におい
て、今回のシフト量Ｓ＝８＋２を決定する。ステップＳ
９２４において、変数ＲＱを今回のシフト量Ｓ＝１０で
左シフトする。〔Ｗ１０−４の状態〕 ステップＳ９２５において、ＷＱとＤＶの大小関係を判
定し、ＷＱはＤＶよりまだ小さいのでステップＳ９２７
へ進む。ステップＳ９２７において、シフト幅中間値Ｔ
を現在の半分に設定する。ここではＴ＝１となる。ステ
ップＳ９２８において、、シフト幅中間値Ｔは０ではな
いので、繰返し処理を行う。

【００１９】＜繰返し４回目＞ステップＳ９２３におい
て、今回のシフト量Ｓ＝１０＋１を決定する。ステップ
Ｓ９２４において、変数ＲＱを今回のシフト量Ｓ＝１１
で左シフトする。〔Ｗ１０−５の状態〕 ステップＳ９２５において、ＷＱとＤＶの大小関係を判
定し、ＷＱはＤＶよりまだ小さいのでステップＳ９２７
へ進む。ステップＳ９２７において、シフト幅中間値Ｔ
を現在の半分に設定する。ここではＴ＝０となる。ステ
ップＳ９２８において、シフト幅中間値Ｔは０であるの
で、繰返し処理を終了する。

【００２０】以上説明したように、このシフト量Ｓの決
定手順は、二分探索のアルゴリズムにより、シフト幅中
間値を語長から半分半分と小さくして、被除数ａと除数
ｂの大小関係によりシフト増分方向を左右に切替えて、
目的のシフト位置まで収束させて、シフト量Ｓを決定す
るというものである。

【００２１】

【発明が解決しようとする課題】しかしながら、上記第
１の従来技術の整数除算アルゴリズムを、除算器の有し
ていないＤＳＰ等においてソフトウェアで実現した場
合、１ビットあたり４ステップの手順を必要とし、さら
に被除数ａ、除数ｂの値に関わらず全ての桁について計
算が必要なため、除算にかかる時間コストは、最小でも
語長回数×４ステップを必要とし、例えば、１６ビット
語長の場合は、１６回×４ステップ＝６４ステップを必
要とするため、除算処理時間が大きいという問題があっ
た。

【００２２】また、桁合わせ処理により繰り返し回数を
語長より少なくした第２の従来技術の除算方法では、除
算の繰返し回数を減少させることはできるが、桁合わせ
処理において、ｌｏｇ₂ Ｎ回（Ｎは語長）のシフト手順
と比較手順とシフト増分値の決定などに対し５ステップ
の手順を要し、従来の除算処理に入る前処理の手順が多
く、また語長が長くなればなるほど桁合わせ処理量が増
大し、例えば、１６ビット語長の場合は、桁合わせ処理
にｌｏｇ₂ １６×５＝２０ステップを必要とする等、除
算処理時間が大きいという問題があった。

【００２３】さらに、桁合わせ回路により繰り返し回数
を語長より少なくした第２の従来技術の除算装置では、
処理量の増大に加え、桁合わせを行うためにシフト量決
定回路の規模が大きくなるという問題があった。

【００２４】本発明は、上記のような従来の問題を解決
するためになされたもので、回路規模を増大せずに、除
算処理量を減少して高速な整数除算を実現する整数除算
方法および整数除算装置を提供するものである。

【００２５】

【課題を解決するための手段】本発明における整数除算
方法は、被除数から除数を減算したときに部分剰余と部
分商とが同時に求めるべく除算処理前に前記除数を変換
し、被除数を１ビットづつ左シフトしながら前記被除数
から除数を繰返し減算して各桁の商を求めるという構成
を有している。この構成により、被除数から除数を減算
したときに部分剰余と部分商とが同時に求められるよう
除数を変換することにより、部分剰余を求める手順と部
分商を求める手順とが同時に行なわれ、除算処理におい
て１工程節約することができる。

【００２６】本発明における整数除算方法は、被除数の
最上位桁に続く０からなる無効ビット数をもとに概算に
より前記被除数のシフト量を求め、求めた前記シフト量
だけ前記被除数を左シフトし、左シフトしたビット位置
から１ビットづつ左シフトしながら前記被除数から前記
除数を繰返し減算する各工程からなるという構成を有し
ている。この構成により、部分剰余と部分商とが同時に
求められる上、被除数の最上位桁に続く０からなる無効
ビット数をもとに被除数を左シフトすることにより、事
前に除算処理手順の冗長な演算を削減し、除算処理手順
の繰返し回数を減少させることができる。

【００２７】本発明における整数除算方法は、被除数の
最上位桁に続く０からなる無効ビット数と除数の最上位
桁に続く０からなる無効ビット数とをもとに概算により
前記被除数の最終的なシフト量を求め、求めた最終的な
シフト量だけ前記被除数を左シフトし、左シフトしたビ
ット位置から１ビットづつ左シフトしながら前記被除数
から前記除数を繰返し減算して各桁の商を求めるという
構成を有している。この構成により、部分剰余と部分商
とが同時に求められる上、被除数の最上位桁に続く０か
らなる無効ビット数と、除数の最上位桁に続く０からな
る無効ビット数とをもとに被除数を左シフトすることに
より、事前に除算処理手順の冗長な演算を削減し、除算
処理手順の繰返し回数を減少させることができる。

【００２８】本発明における整数除算装置は、入力した
被除数の最上位桁に続く０からなる無効ビット数をもと
に概算により前記被除数のシフト量を求める第１の桁合
わせ回路と、求めた前記シフト量だけ前記被除数を左シ
フトするシフト回路と、左シフトしたビット位置から１
ビットづつ左シフトしながら前記被除数から前記除数を
繰返し減算して各桁の商を求める除算回路とを備えると
いう構成を有している。この構成により、第１の桁合わ
せ回路により被除数の最上位桁に続く無効ビット数から
被除数のシフト量を荒い概算で決定し、被除数をシフト
回路により左シフトすることにより、事前に除算回路の
冗長な演算を削減して、回路規模を増大せずに、除算回
路における繰返し処理回数を減少させることができる。

【００２９】本発明における整数除算装置は、入力した
被除数の最上位桁に続く０からなる無効ビット数と入力
した除数の最上位桁に続く０からなる無効ビット数とを
もとに概算により前記被除数のシフト量を求める第２の
桁合わせ回路と、求めた前記シフト量だけ前記被除数を
左シフトするシフト回路と、左シフトした前記ビット位
置から１ビットづつ左シフトしながら前記被除数から前
記除数を繰返し減算して各桁の商を求める除算回路とを
備えるという構成を有している。この構成により、第１
の桁合わせ回路により被除数および除数の最上位桁に続
く無効ビット数から被除数のシフト量を概算で決定し、
被除数をシフト回路により左シフトすることにより、事
前に除算回路の冗長な演算を削減して、回路規模を増大
せずに、除算回路における繰返し処理回数を減少させる
ことができる。

【００３０】本発明における整数除算装置は、入力した
被除数の最上位桁に続く０からなる無効ビット数と入力
した除数の最上位桁に続く０からなる無効ビット数とを
もとに概算によりシフト量を算出する概算桁合わせ回路
と、算出したシフト量だけ前記被除数を左シフトする左
シフタと、被除数から除数を減算したときに部分剰余と
部分商とが同時に求められるよう除算処理前に前記除数
を変換する除数変換部と、左シフトされた前記被除数を
１ビットづつ左シフトしながら変換された前記除数を繰
返し減算して各桁の商を求める除算処理部とを備えると
いう構成を有している。この構成により、除数変換手段
により被除数から除数を減算したときに部分剰余と部分
商とが同時に求められるよう除数を変換することによ
り、除算回路による除算処理において１工程節約するこ
とができる上、桁合わせ回路により被除数および除数の
最上位桁に続く無効ビット数から被除数のシフト量を概
算で決定し、被除数をシフト回路によりそのシフト量だ
け左シフトすることにより、事前に除算回路の冗長な演
算を削減して、回路規模を増大せずに、除算回路におけ
る繰返し処理回数を減少させることができる。

【００３１】本発明における記録媒体は、請求項１ない
し３のいずれかに記載の整数除算方法における各処理工
程をコンピュータに実行させるためのプログラムをコン
ピュータ読み取り可能に記録したという構成を有してい
る。この構成により、本発明における整数除算方法を実
現するプログラムを複数種類の記録媒体に格納し、他の
コンピュータで読み取ることができるようにする。

【００３２】

【発明の実施の形態】以下、添付図面に基づき、本発明
の第１ないし第７の実施の形態を詳細に説明する。 （第１の実施の形態）まず、図２のフローチャートを参
照して、本発明の第１の実施の形態における整数除算方
法の処理手順（処理工程）について説明する。本実施の
形態では、図１２に見られるように、変数ＲＱの上位に
は部分剰余ａ’が、下位には部分商ａ”が設定され、変
数ＤＶには（除数ｂ＜＜１６−１）が設定されるものと
する。

【００３３】＜初期処理＞ ● ステップＳ２０１において、被除数ａを変数ＲＱに
代入する。 ● 除数変換ステップＳ２０２において、除数ｂを左に
16ビットシフトしたものから１引いた値を変数ＤＶに代
入する。（※従来例との相違点は、１を減じることであ
る） ● ステップＳ２０３において、整数除算の語長を繰り
返し回数を表す変数Ｎに代入する。

【００３４】＜繰返し処理＞ ● ステップＳ２０４において、変数ＲＱ（部分被除数
・部分商）を左に１ビットシフトする。 ● ステップＳ２０５において、〔ＲＱ＞ＤＶの場合〕
は、ステップＳ２０６において、ＲＱからＤＶを引くだ
けで、部分商を１とする。（※従来例との相違点は、不
等号のイコールの有無である） 〔ＲＱ≦ＤＶの場合〕は、部分商は０となり、ステップ
Ｓ２０６は行わず、ステップＳ２０７に進む。 ● ステップＳ２０７において、Ｎ回に達するまで、ス
テップＳ２０４からＳ２０７を繰り返す。

【００３５】＜終了処理＞ ● ステップＳ２０８において、変数ＲＱの上位には剰
余ｒが、変数ＲＱの下位には商ｑが求められる。

【００３６】次に、図１２の動作原理の説明図を参照し
て、本発明の第１の実施の形態における整数除算方法の
動作原理を詳細に説明する。本実施の形態では、変数Ｒ
Ｑの上位には部分剰余ａ’が、下位には部分商ａ”が設
定され、変数ＤＶには、（除数ｂ＜＜１６−１）を設定
しているので、変数ＤＶの上位には（除数ｂ−１）が、
下位には（−１）が設定されていることになる。〔ＲＱ
＞ＤＶの場合〕、すなわち ＲＱ＞ｂ−１の場合は、Ｒ
Ｑ←ＲＱ−ＤＶの減算が行われ、変数ＲＱの下位は、
ａ”−（−１）でａ”＋１となる。変数ＲＱの上位は、
下位からのボーローがあるので、ａ’−１−（ｂ−１）
でａ’−ｂとなる 〔ＲＱ＝ＤＶの場合〕、すなわち ＲＱ＝ｂ−１となり
ＲＱ＜ｂであるから何も演算を行わない。〔ＲＱ＜ＤＶ
の場合〕、すなわち ＲＱ＜ｂ−１となりＲＱ＜ｂであ
るから何も演算を行わない。従って、従来方式と等価な
演算が行われる。

【００３７】以上説明したように、本発明の第１の実施
の形態によれば、除算の繰返し手順の前に除数変換ステ
ップＳ２０２を追加することにより、繰返し手順の中の
ステップＳ２０６により、被除数ａから除数ｂを減算し
て部分剰余を求める手順と部分商を求める手順とを同時
に行うことが可能となり、従来１ビットあたり４ステッ
プの手順を必要としていたものが３ステップの手順で行
うことができ、１ビットあたりの処理量を減少させるこ
とができる。

【００３８】例えば、１６ビット語長の場合は、従来１
６回×４ステップ＝６４ステップを必要としていた処理
量が、１６回×３ステップ＝４８ステップの処理量に減
らすことができ、整数除算を高速に行うことができる。

【００３９】（第２の実施の形態）次に、図３のフロー
チャートを参照して、本発明の第２の実施の形態におけ
る、被除数の桁合わせ処理によりそのシフト量を算出す
る整数除算方法の処理手順について説明する。 ＜初期処理＞ ● ステップＳ３０１のリーディングゼロ（Leading Ze
ro）処理において、被除数ａのＭＳＢ（最上位桁）に続
く０からなる無効なビット数を求める。このビット数を
そのまま、荒い概算として桁合わせのシフト量Ｓとす
る。 ● ステップＳ３０２において、被除数ａをシフト量Ｓ
だけ左シフトして、変数ＲＱに代入する。 ● 除数変換ステップＳ３０３において、除数ｂを左に
16ビットシフトしたものから１引いた値を変数ＤＶに代
入する。 ● ステップＳ３０４において、整数除算の語長から先
にシフトしたシフト量Ｓを減じた値を繰り返し回数とし
て変数Ｎに代入する。 ＜繰返し処理＞ステップＳ３０５以下の繰返し処理は、
上記の第１の実施の形態のものと同様である。

【００４０】次に、図１３の動作原理の説明図を参照し
て、本発明の第２の実施の形態における、被除数の桁合
わせ処理によりそのシフト量を算出する整数除算方法の
動作原理を詳細に説明する。ここでは、被除数ａ＝６０
１、除数ｂ＝３３の場合の動作を説明する。図１３にお
いて、被除数ａのＭＳＢ（最上位桁）に続く無効な０が
続く間は、少なくとも、ステップＳ３０６の（ＲＱ＞Ｄ
Ｖ）は成立しない。すなわち、無駄な繰返し処理を行っ
ていることになる。そのため、被除数ａの値６０１のＭ
ＳＢ（最上位桁）に続く０をリーディングゼロ手順によ
りカウントするとＳ＝６ビットとなる。このシフト量Ｓ
を桁合わせ処理の荒い概算として使用し、ステップＳ３
０２であらかじめ被除数ａをシフトしておくことによ
り、除算処理手順の冗長な演算を削減することができ
る。

【００４１】以上説明したように、本発明の第２の実施
の形態によれば、除算の繰返し手順の前に、桁合わせ処
理として、ステップＳ３０１で荒い概算でシフト量を求
め、この桁合わせ処理の荒い概算で得られた最終的なシ
フト量で被除数ａをシフトしたビット位置から除算を行
うことにより、少ない手順で繰返し回数を減少させるこ
とができる。但し、概算精度が荒いため、繰返し回数は
従来の桁合わせ処理に比べて多くなるが、桁合わせ処理
量は、従来のｌｏｇ₂ Ｎ（Ｎは語長）×５ステップに比
べ、わずか２ステップに減少させることができ、また語
長にも影響されず少なくなる。特に、被除数ａの値が小
さい時に効果が大きい。例えば、１６ビット語長の場合
は、桁合わせ処理において従来ｌｏｇ₂ １６×５ステッ
プ＝２０ステップを必要としていた処理量が、２ステッ
プの処理量に減らすことができ、整数除算を高速に行う
ことができる。

【００４２】（第３の実施の形態）次に、図４のフロー
チャートを参照して、本発明の第３の実施の形態におけ
る、被除数および除数の桁合わせ処理により被除数のシ
フト量を算出する整数除算方法の処理手順について説明
する。 ＜初期処理＞ ● ステップＳ４０１のリーディングゼロ処理におい
て、被除数ａのＭＳＢ（最上位桁）に続く０からなる無
効なビット数Ｓ１を求める。 ● ステップＳ４０２のリーディングゼロ処理におい
て、除数ｂのＭＳＢ（最上位桁）に続く０からなる無効
なビット数Ｓ２を求める。 ● ステップＳ４０３において、桁合わせのシフト量Ｓ
＝Ｓ１−Ｓ２＋１５を概算で求める。 ● ステップＳ４０４において、被除数ａをシフト量Ｓ
だけ左シフトして、変数ＲＱに代入する。 ● 除数変換ステップＳ４０５において、除数ｂを左に
１６ビットシフトしたものから１引いた値を、除数ｂを
格納する変数ＤＶに代入する。 ● ステップＳ４０６において、整数除算の語長から先
にシフトしたシフト量Ｓを減じた値を繰り返し回数を表
す変数Ｎに代入する。 ＜繰返し処理＞ステップＳ４０７以下の繰返し処理は、
上記の第１の実施の形態のものと同様である。

【００４３】次に、図１４の動作原理の説明図を参照し
て、本発明の第３の実施の形態における、被除数および
除数の桁合わせ処理により被除数のシフト量を算出する
整数除算方法の動作原理を詳細に説明する。ここでは、
被除数ａ＝６０１、除数ｂ＝３３の場合の動作を説明す
る。被除数ａのＭＳＢ（最上位桁）に続く無効な０が続
く間と除数ｂの有効なビットが続く間は、少なくとも、
ステップＳ４０８の（ＲＱ＞ＤＶ）は成立しない。すな
わち、無駄な繰返し処理を行っていることになる。そこ
で、被除数ａの値６０１のＭＳＢ（最上位桁）に続く０
をリーディングゼロ手順でカウントするとＳ１＝６ビッ
トとなる。次に、除数ｂの値３３のＭＳＢ（最上位桁）
に続く０をリーディングゼロ手順でカウントするとＳ２
＝１０ビットとなる。シフト量Ｓ＝Ｓ１＋（１６−Ｓ
２）−１＝Ｓ１−Ｓ２＋１５を桁合わせ処理の概算とし
て使用し、ステップＳ４０４で被除数ａをあらかじめシ
フトしておくことにより、除算処理手順の冗長な演算を
削減することができる。

【００４４】以上説明したように、本発明の第３の実施
の形態によれば、除算の繰返し手順の前に、桁合わせ処
理として、ステップＳ４０１からステップＳ４０３にお
いて概算でシフト量を求め、この桁合わせ処理の概算で
得られた最終的なシフト量だけ被除数ａをシフトし、シ
フトしたビット位置から除算を行うことにより、少ない
手順で除算の繰返し回数を減少させることができる。

【００４５】本実施の形態における整数除算方法による
と、概算精度が高く、繰返し回数は従来の桁合わせ処理
に比べて同等か１回多くなるだけである。それに対し、
桁合わせ処理量は、従来のｌｏｇ₂ Ｎ（Ｎは語長）×５
ステップに比べ、わずか５ステップに減少させることが
でき、また語長にも影響されず少なくなる。上記例の被
除数ａ＝６０１、除数ｂ＝３３の場合は、従来方式と同
等である。もし、被除数ａ＝６０１、除数ｂ＝４０の場
合は、最初の判定で（ＲＱ＞ＤＶ）は成立しないので、
従来方式に比べて１回多くなるだけである。

【００４６】例えば、１６ビット語長の場合は、桁合わ
せ処理において、従来ｌｏｇ₂ １６×５ステップ＝２０
ステップを必要としていた処理量が、５ステップの処理
量に減らすことができ、整数除算を高速に行うことがで
きる。

【００４７】（第４の実施の形態）次に、図５のブロッ
ク図を参照して、本発明の第４の実施の形態における整
数除算装置について説明する。図５に示す本実施の形態
における整数除算装置は、被除数ａのリーディングゼロ
をカウントするリーディングゼロカウント回路（リーデ
ィングゼロ回路、以下同じ）５２１からなる荒い概算桁
合わせ回路５２０と、被除数ａをリーディングゼロの数
だけ左シフトするシフタ（シフト回路）５１０と、リー
ディングゼロだけ左シフトした被除数ａを除数ｂで除算
する除算器５００とにより構成される。

【００４８】すなわち、本実施の形態における整数除算
装置は、桁合わせ回路５２０におけるリーディングゼロ
回路５２１により、被除数ａのＭＳＢ（最上位桁）に続
く無効な０をカウントし、この値を荒い概算のシフト量
Ｓとし、この荒い概算桁合わせ回路５２０の荒い概算に
よって得られた最終的なシフト量Ｓだけ、被除数ａをシ
フタ５１０によりシフトしたビット位置から従来の除算
器５００で除算を行う。

【００４９】以上説明したように、本発明の第４の実施
の形態によれば、荒い概算桁合わせ回路５２０で、荒い
概算によりシフト量を求め、この荒い概算桁合わせ回路
５２０の荒い概算で得られた最終的なシフト量により被
除数ａをシフトしたビット位置から除算を行うことによ
り、結果が得られるまでのクロック数を減少させること
ができる。但し、概算精度が荒いため、桁合わせ後のク
ロック数は、従来の桁合わせ回路に比べて多くなる。荒
い概算桁合わせ回路５２０は、従来ｌｏｇ₂ Ｎ（Ｎは語
長）回の桁合わせでシフト量を求めていたのに比べ、荒
い概算桁合わせ回路５２０によりわずか１クロックによ
って求めることができ、語長にも影響されず少なくな
る。特に、被除数ａの値が小さい時には効果が大きい。
回路規模も、被除数ａのリーディングゼロ回路５２１の
追加のみであり、小規模な回路で実現することができ
る。

【００５０】例えば、１６ビット語長の場合は、荒い概
算桁合わせ回路５２０において従来ｌｏｇ₂ １６＝４回
の桁合わせでシフト量を求めていたのに対し、わずか１
クロックで求めることができ、回路規模を増大させず
に、整数除算を高速に行うことができる。

【００５１】（第５の実施の形態）次に、図６のブロッ
ク図を参照して、本発明の第５の実施の形態における整
数除算装置について説明する。図６に示す本実施の形態
における整数除算装置は、被除数ａのリーディングゼロ
をカウントするリーディングゼロカウント回路（リーデ
ィングゼロ回路、以下同じ）６２１と、除数ｂのリーデ
ィングゼロをカウントするリーディングゼロ回路６２２
と、リーディングゼロ回路６２１の出力からリーディン
グゼロ回路６２２の出力を減算する減算器６２３と、減
算器６２３の出力に１５を加算して概算シフト量を出力
する加算器６２４とからなる概算桁合わせ回路６２０
と、被除数ａを概算シフト量の数だけ左シフトするシフ
タ６１０と、概算シフト量の数だけ左シフトした被除数
ａを除数ｂで除算する除算器６００とにより構成され
る。

【００５２】すなわち、本実施の形態における整数除算
装置は、概算桁合わせ回路６２０において、リーディン
グゼロ回路６２１で被除数ａのＭＳＢ（最上位桁）に続
く無効な０をカウントし、リーディングゼロ回路６２２
で除数ｂのＭＳＢ（最上位桁）に続く無効な０をカウン
トし、減算器６２３でリーディングゼロ回路６２１の出
力からリーディングゼロ回路６２２の出力を減算し、加
算器６２４で減算器６２３の出力に値１５を加えた値を
概算のシフト量とし、この概算桁合わせ回路６２０の概
算で得られた最終的なシフト量でシフタ６１０により被
除数ａをシフトしたビット位置から従来のように除算器
６００で除算を行う。

【００５３】以上説明したように、本発明の第５の実施
の形態によれば、概算桁合わせ回路６２０で、被除数ａ
と除数ｂの概算シフト量を求め、この概算桁合わせ回路
６２０の概算で得られた最終的なシフト量だけ被除数ａ
を左シフトし、左シフトしたビット位置から除数ｂを除
算することにより、従来方式に比べ、結果が得られるま
でのクロック数を減少させることができる。

【００５４】本実施の形態における整数除算装置の概算
桁合わせ回路６２０は、概算精度は高いにも関わらず、
桁合わせ後のクロック数は従来の桁合わせ回路に比べて
同等か１回多くなるだけである。概算桁合わせ回路６２
０は、従来のｌｏｇ₂ Ｎ（Ｎは語長）回の桁合わせでシ
フト量を求めていたのに比べ、概算桁合わせ回路６２０
によりわずか１クロックで求めることができ、語長にも
影響されずに少なくなる。回路規模も、被除数ａのリー
ディングゼロ回路、除数ｂのリーディングゼロ回路、減
算器および加算器の追加のみであり、小規模な回路で実
現することができる。

【００５５】例えば、16ビット語長の場合は、概算桁合
わせ回路６２０において、従来ｌｏｇ₂ １６＝４回の桁
合わせでシフト量を求めていたのに対し、わずか１クロ
ックで求めることができ、回路規模を増大させずに、整
数除算を高速に行うことができる。

【００５６】（第６の実施の形態）本発明の実施の形態
における整数除算方法は、ソフトウェアプログラムによ
って実現することが可能であり、そのソフトウェアプロ
グラムをフロッピー（登録商標）ディスク等の記録媒体
に記録して移送することができる。記録媒体に記録した
ソフトウェアプログラムは独立した他のコンピュータ・
システムにより記録媒体から読み出して、本発明の実施
の形態を容易に実施することができる。

【００５７】すなわち、コンピュータ・システムに接続
されたフロッピーディスク装置により、例えば、フロッ
ピーディスクのような記録媒体に対してソフトウェアプ
ログラムを記録し再生することができる。記録する場合
は、コンピュータ・システムのフロッピーディクス装置
よりソフトウェアプログラムをフロッピーディスクに記
録する。再生する場合は、フロッピーディスク装置によ
ってソフトウェアプログラムをフロッピーディスクから
読み出し、コンピュータ・システムに転送して実施する
ことができる。

【００５８】記録媒体としては、フロッピーディスクの
他に、光ディスク、光磁気ディクス等を用いても同様に
行うことができる。また、記録媒体は、これらに限られ
ず、ＩＣカード、ＲＯＭカセット等、プログラムを記録
できるものであれば、如何なるものでも同様に実施する
ことができる。

【００５９】（第７の実施の形態）次に、図１のブロッ
ク図を参照して、本発明の第７の実施の形態における整
数除算装置について説明する。本実施の形態における整
数除算装置は本発明の実施の形態における整数除算装置
の全体構成を示すものである。本実施の形態における整
数除算装置は、被除数ａおよび除数ｂのリーディングゼ
ロをカウントして被除数ａのシフト量を求める桁合わせ
処理部と、求めたシフト量だけ被除数ａを左シフトする
左シフタ１０１と、被除数ａから除数ｂを減算したとき
に部分剰余と部分商とが同時に求められるよう除数ｂを
変換する除数変換部１０２と、被除数ａから除数ｂを減
算する除算処理部１０３と、ビット処理数をクロック
（ＣＬＫ）によりカウントするカウンタ１０４と、カウ
ント結果をデコードするデコーダ１０５と、除算処理部
１０３の演算結果を出力するセレクタ１０６とにより構
成される。すなわち、本実施の形態における整数除算装
置は、第１の実施の形態ないし第５の実施の形態におけ
る整数除算装置を実現するための構成を全て備えたもの
である。

【００６０】次に、図１を参照して、本発明の第７の実
施の形態における整数除算装置の動作を説明する。ま
ず、桁合わせ処理部１００は、被除数ａおよび除数ｂの
ビットパターンを調べ除算処理における冗長な演算を削
減するためのシフト量を概算で求め、左シフタ１０１と
デコーダ１０５に伝える。左シフタ１０１は、求めたシ
フト量に基づき被除数ａを左にシフトする。除数変換部
１０２は、除数ｂを事前に、例えば、１６ビット左シフ
トして１を減算して変換する。除算処理部１０３は、左
シフタ１０１の出力から加工された被除数ａを入力し、
除数変換部１０２の出力から加工された除数ｂを入力
し、被除数ａを１ビットづつ左シフトしながら部分被除
数ａから除数ｂを減算して、各桁の商を繰返し求める引
き戻し法による整数除算を行う。

【００６１】また、カウンタ１０４はＣＬＫに同期して
除算処理のビット数をカウントアップする。デコーダ１
０５はカウント結果をデコードして所定のカウントにな
るとセレクタ１０６に信号を出力し、セレクタ１０６は
除算処理部１０３の演算結果を選択して出力し、剰余ｒ
と商ｑとが求められる。

【００６２】以上説明したように、本発明の第７の実施
の形態によれば、除数ｂを除数変換部１０２であらかじ
め変換することにより、除算処理部１０３におけるビッ
トあたりの除算処理量を減少させることができる。ま
た、桁合わせ処理部１００において、被除数ａと除数ｂ
のリーディングゼロに基づき、概算で桁合わせのシフト
量を決定し、左シフタ１０１でこのシフト量だけ被除数
ａを事前にシフトし、除算処理部１０３でシフト後のビ
ット位置から除算を行うことにより、除算の繰返し回数
を減少させることができる。以上のビットあたり処理量
の減少と、繰返し回数の減少とにより、高速に整数除算
を実現することができる。

【００６３】

【発明の効果】本発明における整数除算方法および整数
除算装置は、上記のように構成され、特に、除算の繰返
し手順の前に除数変換手順を追加することにより、被除
数から除数を減算したときに、部分剰余と部分商とが同
時に求められ、１ビットあたりの除算処理量を減少し
て、高速に整数除算を行うことができる。

【００６４】また、本発明における整数除算方法および
整数除算装置は、僅かな回路により、除算の繰返し手順
の前に被除数のＭＳＢ（最上位桁）に続く０からなる無
効なビット数に基づき、荒い概算で求めたシフト量によ
り被除数をシフトして、被除数と除数の桁合わせ処理を
行うことにより、回路を増大することなく、除算処理の
繰返し回数を減少して、高速に整数除算を行うことがで
きる。

【００６５】また、本発明における整数除算方法および
整数除算装置は、僅かな回路により、除算の繰返し手順
の前に、被除数のＭＳＢ（最上位桁）に続く０からなる
無効なビット数と、除数のＭＳＢ（最上位桁）に続く０
からなる無効なビット数とに基づき概算で求めたシフト
量により被除数をシフトして、被除数と除数の桁合わせ
処理を実行することにより、回路を増大することなく、
除算処理の繰返し回数を減少して、高速に整数除算を行
うことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態における整数除算装置の全
体構成を示すブロック図、

【図２】本発明の第１の実施の形態における整数除算方
法を示すフローチャート、

【図３】本発明の第２の実施の形態における整数除算方
法を示すフローチャート、

【図４】本発明の第３の実施の形態における整数除算方
法を示すフローチャート、

【図５】本発明の第４の実施の形態における整数除算装
置の構成を示すブロック図、

【図６】本発明の第５の実施の形態における整数除算装
置の構成を示すブロック図、

【図７】従来の整数除算装置の一例の構成を示すブロッ
ク図、

【図８】従来の整数除算方法の一例を示すフローチャー
ト、

【図９】従来の桁合わせ処理付き整数除算方法の一例を
示すフローチャート、

【図１０】従来の桁合わせ処理付き整数除算方法におけ
るシフト量の決定方法の一例を示すフローチャート、

【図１１】従来の桁合わせ処理付き整数除算方法の一例
を説明する説明図、

【図１２】本発明の第１の実施の形態における整数除算
方法を説明する説明図、

【図１３】本発明の第２の実施の形態における整数除算
方法の桁合わせ処理手順を説明する説明図、

【図１４】本発明の第３の実施の形態における整数除算
方法の桁合わせ処理手順を説明する説明図。

【符号の説明】

１００ 桁合わせ処理部 １０１ 左シフタ １０２ 除数変換部 １０３ 除算処理部 Ｓ２０２、Ｓ３０３、Ｓ４０５ 除数変換手順 Ｓ３０１ 荒い概算桁合わせ処理手順 Ｓ４０１ 概算桁合わせ処理手順１ Ｓ４０２ 概算桁合わせ処理手順２ Ｓ４０３ 概算桁合わせ処理手順３ Ｓ３０２、Ｓ４０４ シフト手順 ５２０ 荒い概算桁合わせ回路 ６２０ 概算桁合わせ回路 ５１０、６１０、７０３ シフタ（シフト回路） ５００、６００ 除算回路 ６２３ 減算器 ６２４ 加算器 ５２１、６２１、６２２ リーディングゼロ回路（リー
ディングゼロカウント回路） ７０１ 被除数レジスタ・商レジスタ ７０２ 除数レジスタ ７０４ 算術論理ユニット（ＡＬＵ） ７０５ 部分剰余レジスタ・部分商レジスタ ７０６ インバータ ７０７、７１０ セレクタ ７０８ カウンタ ７０９ デコーダ ７１１ 剰余レジスタ・商レジスタ

Claims (7)

【特許請求の範囲】
1. 【請求項１】被除数から除数を減算したときに部分剰余
   と部分商とが同時に求めるべく除算処理前に前記除数を
   変換し、被除数を１ビットづつ左シフトしながら前記被
   除数から除数を繰返し減算して各桁の商を求めることを
   特徴とする整数除算方法。
2. 【請求項２】被除数の最上位桁に続く０からなる無効ビ
   ット数をもとに荒い概算により前記被除数のシフト量を
   求め、求めた前記シフト量だけ前記被除数を左シフト
   し、左シフトしたビット位置から１ビットづつ左シフト
   しながら前記被除数から前記除数を繰返し減算すること
   を特徴とする請求項１記載の整数除算方法。
3. 【請求項３】被除数の最上位桁に続く０からなる無効ビ
   ット数と除数の最上位桁に続く０からなる無効ビット数
   とをもとに概算により前記被除数の最終的なシフト量を
   求め、求めた最終的なシフト量だけ前記被除数を左シフ
   トし、左シフトしたビット位置から１ビットづつ左シフ
   トしながら前記被除数から前記除数を繰返し減算して各
   桁の商を求めることを特徴とする請求項１記載の整数除
   算方法。
4. 【請求項４】入力した被除数の最上位桁に続く０からな
   る無効ビット数をもとに概算により前記被除数のシフト
   量を求める第１の桁合わせ回路と、求めた前記シフト量
   だけ前記被除数を左シフトするシフト回路と、左シフト
   したビット位置から１ビットづつ左シフトしながら前記
   被除数から前記除数を繰返し減算して各桁の商を求める
   除算回路とを備えることを特徴とする整数除算装置。
5. 【請求項５】入力した被除数の最上位桁に続く０からな
   る無効ビット数と入力した除数の最上位桁に続く０から
   なる無効ビット数とをもとに概算により前記被除数のシ
   フト量を求める第２の桁合わせ回路と、求めた前記シフ
   ト量だけ前記被除数を左シフトするシフト回路と、左シ
   フトした前記ビット位置から１ビットづつ左シフトしな
   がら前記被除数から前記除数を繰返し減算して各桁の商
   を求める除算回路とを備えることを特徴とする整数除算
   装置。
6. 【請求項６】入力した被除数の最上位桁に続く０からな
   る無効ビット数と入力した除数の最上位桁に続く０から
   なる無効ビット数とをもとに概算によりシフト量を算出
   する概算桁合わせ回路と、算出したシフト量だけ前記被
   除数を左シフトする左シフタと、被除数から除数を減算
   したときに部分剰余と部分商とが同時に求められるよう
   除算処理前に前記除数を変換する除数変換部と、左シフ
   トされた前記被除数を１ビットづつ左シフトしながら変
   換された前記除数を繰返し減算して各桁の商を求める除
   算処理部とを備えることを特徴とする整数除算装置。
7. 【請求項７】請求項１ないし３のいずれかに記載の整数
   除算方法における各処理工程をコンピュータに実行させ
   るためのプログラムを記録したコンピュータ読み取り可
   能な記録媒体。