JP2005004120A - 表示装置及び表示制御回路 - Google Patents
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Abstract
【解決手段】正方向スキャンにおいて、タイミング・コントロール部303は、入力表示データと同一の順序で表示データを出力する。一方、逆スキャンにおいて、タイミング・コントロール部303は、1ライン分(1水平周期分)の表示データについて、出力順序を反転する。逆スキャンを示すスキャン方向制御信号が入力されると、タイミング・コントロール部は、ライン・メモリ304を利用して、順序変更処理を行う。画素データの順序を逆にされた表示データは、制御信号とともに出力される。スキャン方向制御信号に従って、データを反転順序で出力する、あるいは、正順序で出力するかを選択することができる。
【選択図】 図3
Description
【発明の属する技術分野】
本発明は表示装置に関し、特に、表示信号を出力する表示駆動回路が表示パネルの基板上に配置された表示装置、及び表示制御回路に関する。
【0002】
【従来の技術】
パーソナルコンピュータ、その他各種モニタ用の画像表示装置として、液晶表示装置の普及は目覚しいものがある。液晶表示装置は、典型的には、液晶表示パネルと、その背面に配置されたバックライト・ユニットと、を有する。液晶表示パネルは、その透過光を制御することにより、画像表示を行う。いくつかのタイプの液晶表示装置の一つに、COG(Chip On Glass)タイプの液晶表示装置が知られている。COGタイプの液晶表示装置は、液晶表示パネルのガラス基板上に複数のソース・ドライバIC及び/もしくは複数のゲート・ドライバICが実装される。これにより、製造コストの削減に大きく寄与することができる。
【0003】
従来の典型的な液晶表示装置において、タイミング・コントローラと各ソース・ドライバICは、FPC(Flexible Printed Circuit)を介して、各別の配線によって接続されている。タイミング・コントローラから各ソース・ドライバICに対して、表示信号及び制御信号などが各配線を介して伝送される。しかし、ソース・ドライバIC毎に配線を設けることによって全体の配線長が長くなり、また、配線間のクロストークが問題となっている。そこで、複数のソース・ドライバICを表示信号伝送配線についてカスケード接続する方法が提案されている。
【0004】
ガラス基板上に実装されたソース・ドライバICは、表示信号と制御信号の伝送に関し、カスケード接続される。タイミング・コントローラから出力された表示信号と制御信号は、基板の最も端に配置された初段のソース・ドライバICに入力される。初段のソース・ドライバICによる表示信号のラッチ処理が終了すると、表示信号は基板上の配線を介して次段のソース・ドライバICに伝送される。2段目のソース・ドライバICは、初段のソース・ドライバICと同様に、制御信号に従って表示信号のラッチ処理を行う。以下、後段のソース・ドライバICが同様の処理を繰り返す。
【0005】
カスケード接続されたCOG方式のソース・ドライバICを供えた液晶表示装置において、ドライバの入力数を削減し、COG&WOA(Wire On Array)の実現によるコスト低減を図る技術が提案されている(例えば特許文献1参照)。液晶表示装置において、ビデオI/Fを介して入力されたビデオ信号が分配されるソース・ドライバICをカスケード接続し、各ソース・ドライバICへの配線を極力、減らすことで、COG&WOAを実現する。即ち、基板上に画像表示領域を形成する液晶セルと、ビデオI/Fを介して入力されたビデオ信号に基づいてこの液晶セルに対して電圧を印加するソース・ドライバとを備え、このソース・ドライバICは、液晶セルと同じ基板上に実装されると共に信号線を用いてカスケード接続された複数のソース・ドライバICを有する。
【0006】
一方、典型的なソース・ドライバICは、スキャン方向の切り替え機能を備えている。この機能は、ソース・ドライバICの実装の自由度を確保するため、もしくは、デジタル・ビデオなどに利用される回転可能な液晶表示装置において正常に表示を行うために利用される。例えば、TAB(Tape Automated Bonding)方式において、TCP(Tape Carrier Package)にベアチップのソース・ドライバICを実装する場合、チップはTCPの裏面側もしくは表面側に実装される。スキャン方向の切り替え機能を利用することによって、同一構造のICが、裏面実装、表面実装のTCP、あるいはCOGの各実装態様に対応することができる。また、実装態様は同じである場合に、基板の上辺もしくは下辺への実装に同一構造のICが対応することができる。
【0007】
表示信号の伝送のためにソース・ドライバICがカスケード接続された場合、従来のソース・ドライバICを利用してスキャン方向の切り替えを行うためには、各ソース・ドライバICは双方向バッファを備えることが必要とされる。タイミング・コントローラから、表示信号を伝送するための配線が、一方の端のソース・ドライバICと他方の端のソース・ドライバICのそれぞれに接続される。正方向にスキャンする場合、例えば、左端のソース・ドライバICに表示信号が入力され、後段のソース・ドライバICにカスケード接続配線を介して伝送される。逆方向にスキャンする場合、右端のソース・ドライバICに表示信号が入力され、後段のソース・ドライバICに、正スキャンと反対方向において、カスケード接続配線を介して伝送される。各ソース・ドライバICの伝送方向は、制御信号によって制御される。
【0008】
このように、ソース・ドライバICが双方向バッファを備えることによって、ソース・ドライバICの入力容量が増大する。容量が増大することによって信号波形がなまり、ソース・ドライバICが正常に動作しうる周波数が低下する。あるいは、タイミング・コントローラが正逆スキャンのそれぞれのために、表示信号出力端子を備える必要があり、端子数の増大となる。
【0009】
【特許文献1】
特開平2001−174843号公報
【0010】
【発明が解決しようとする課題】
本発明は上記従来技術に鑑みてなされたものであって、表示信号が表示駆動回路間を伝送される表示装置において、逆方向スキャンを効果的に実現することができる表示装置を提供することを一つの目的としている。
【0011】
【課題を解決するための手段】
本発明の第1の態様に係る表示装置は、複数の画素を有し、画像表示信号に従って画像を表示する表示パネルと、入力された表示データに基づいて前記表示パネルに前記画像表示信号を出力する複数の表示駆動回路を有する、表示駆動回路群と、前記表示駆動回路群に前記表示データを出力する制御回路とを備え、前記表示駆動回路群に入力された表示データは、前記表示駆動回路間を順次伝送され、前記制御回路は、所定画素分の表示データを反転された順序で前記表示駆動回路群へ出力するものである。これにより、画像表示信号を反転順序で効果的に出力することができる。
【0012】
上記第1の態様において、前記表示装置はさらにメモリを備え、前記制御回路は、前記反転された表示データを生成するために、外部から入力された表示データの前記メモリへの書き込み順序と反転された順序で前記メモリから表示データを読み出すことが好ましい。これにより、表示データの反転のための効果的な回路構成を実現することができる。さらに、前記メモリは、少なくとも1ライン分のメモリ領域を備え、(N−1)番目ラインの表示データの前記メモリへの書き込み領域とN番目ラインの表示データの前記メモリへの書き込み領域とは少なくとも一部において重複し、前記N番目ラインの表示データの前記メモリへの書き込み処理と、前記(N−1)番目ラインの表示データの前記メモリからの読み出し処理は並行して行われることが好ましい。これにより、小さなメモリ領域で反転処理を実現することができる。あるいは、前記メモリは、少なくとも2ライン分のメモリ領域を備え、N番目ラインの表示データは第1のメモリ領域へ書き込まれ、(N+1)番目ラインの表示データは第2のメモリ領域へ書き込まれることが好ましい。これにより、反転処理のための安定的回路構成を実現することができる。
【0013】
上記第1の態様において、前記制御回路は、外部から入力される制御信号に基づいて、前記表示データの出力順序を反転して出力する、もしくは反転することなく出力する、ことが好ましい。これにより、表示データ出力順序を選択することが可能となる。さらに、前記制御回路は、前記表示データを反転することなく出力する場合、前記メモリへの表示データの書き込みを行うことなく表示データを出力することが好ましい。これにより、消費電力を減少に寄与することができる。
【0014】
上記第1の態様において、前記所定画素分の表示データは1ライン分の表示データであることが好ましい。これにより、表示パネルにおける画像表示処理を効果的に行うことができる。
【0015】
本発明の第2の態様は、表示データの順次伝送のためにカスケード接続された複数の表示駆動回路を備える表示装置のための表示制御回路であって、メモリと、外部から入力された1ラインの表示データの前記メモリへの書き込み順序と反転された順序で前記メモリから表示データを読み出す制御回路と、前記制御回路から取得した反転された順序の表示データを前記表示駆動回路群へ出力する出力回路と、を有するものである。これにより、画像表示信号を反転順序で効果的に出力することができる。
【0016】
本発明の第3の態様に係る表示装置は、複数の画素を有し画像表示信号に従って画像を表示する表示パネルと、入力された表示データに基づいて前記表示パネルに前記画像表示信号を出力する複数の表示駆動回路を有する表示駆動回路群と、前記表示駆動回路群に表示信号を出力する制御回路と、を備え、前記表示駆動回路群に入力された表示データは、前記表示駆動回路間を順次伝送され、前記制御回路は、制御信号に基づいて、外部から入力された表示データの入力順序と同一の順序もしくは逆の順序の出力を選択するものである。これにより、表示データ出力順序を選択することが可能となる。
【0017】
【発明の実施の形態】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略される。
【0018】
図1は、本実施の形態における液晶表示装置100の概略構成を示すブロック図である。図1において、101は液晶表示パネル、102はゲート・ドライバ回路部、103はソース・ドライバ回路部、104は制御回路部である。制御回路部104は、タイミング・コントローラ105、及び電源回路部106を備えている。電源回路部106はDC/DCコンバータを備え、外部電源から供給されるDC電圧から、各回路へ供給される電圧を生成する。DC/DCコンバータからの電圧は、ゲート・ドライバ回路部102、ソース・ドライバ回路部103、あるいはタイミング・コントローラ105の各回路へ供給される。
【0019】
液晶表示パネル101は、マトリックス状に配置された複数の画素から構成される表示領域と、その外周領域である額縁領域とを有している。又、液晶表示パネル101は、アレイ回路が形成されたアレイ基板とその対向基板とを有し、その2つの基板の間に液晶が封入されている。アクティブマトリックス・タイプの液晶表示パネルは、各画素が画像表示信号の入出力を制御するスイッチング素子を備えている。典型的なスイッチング素子は、TFT(Thin Film Transistor)である。
【0020】
カラー液晶表示装置は、対向基板上にRGBのカラー・フィルター層を有している。液晶表示パネル101の表示領域内の各画素は、RGBいずれかの色表示を行う。もちろん、白黒ディスプレイにおいては、白と黒のいずれかの表示を行う。アレイ基板上の表示領域内には、複数の信号線とゲート線がマトリックス状に配設されている。信号線とゲート線とはお互いにほぼ直角に重なるように配設され、交差点近傍にTFTが配置される。ゲート・ドライバ回路部102から入力されるゲート電圧によって選択された各画素は、ソース・ドライバ回路部103から入力される画像表示信号電圧に基づき液晶に電界を印加する。
【0021】
ゲート・ドライバ回路部102は、複数のゲート・ドライバIC110を備えている。図1においてはゲート・ドライバIC110a−dが図示されている。また、ソース・ドライバ回路部103は、表示駆動回路の一例であるソース・ドライバIC120を複数備えている。図1においてはソース・ドライバIC120a−fが図示されている。本形態のドライバICは、アレイ基板の絶縁基板上に直接に設置、あるいは絶縁基板上に直接に形成される。典型的には、図1に示すように、信号線用の複数のソース・ドライバIC120が、TFTアレイ基板のX軸側に設けられ、ゲート電圧を制御するゲート線用の複数のゲート・ドライバIC110が、Y軸側に設けられる。
【0022】
ソース・ドライバIC120から入力される電圧が、TFTのソース/ドレインを介して画素電極に送られ、画素電極と共通電極とが液晶に電界を印加する。この電圧を変えることにより液晶への印加電圧を変化させることができ、液晶の光の透過率を制御する。共通電極に共通電位を与える回路は、制御回路基板上に構成される。液晶表示パネルは、上記のアクティブマトリックス型の他に、スイッチング素子を有していない単純マトリックス型などが知られている。本発明は様々なタイプ液晶表示パネル、あるいは、ドライバ回路部によってその表示が制御される様々なタイプの表示装置、例えば有機あるいは無機EL(Electro Luminescence)表示装置などに適用することができる。
【0023】
タイミング・コントローラ105には、外部のパーソナルコンピュータなどから、ビデオ・インターフェースを介して、RGBの表示データ及び、制御信号が入力される。制御信号は、例えば、1画素分の表示データの入力サイクルであるドット・クロック信号、水平同期信号、垂直同期信号などの同期信号及びスキャン方向制御信号などを含む。タイミング・コントローラ105は、ビデオ・インターフェースを介して受信したデータを処理し、ゲート・ドライバ回路部102及びソース・ドライバ回路部103の各ドライバICへ供給すべき各種信号もしくはデータを、必要なタイミングで出力する。
【0024】
タイミング・コントローラ105は、ゲート・ドライバ回路部102に制御信号151を供給し、ソース・ドライバ回路部103へ制御信号152及び表示データ153を供給する。ゲート・ドライバ回路部102、あるいはソース・ドライバ回路部103の各ドライバICは、制御信号に従ったタイミングで、ゲート信号あるいは画像表示信号の入出力を行う。典型的な液晶表示装置において、ゲート・ドライバ回路部102は、1行目から後段の行に向けて、各行の画素を順次走査するようにゲート信号を出力する。
【0025】
ゲート・ドライバ回路部102へは、典型的には、スタート・パルス信号、クロック信号、及びイネーブル信号が、タイミング・コントローラ105から入力される。ゲート・ドライバIC110はカスケード接続されており、スタート・パルス信号が、クロック信号に従ってゲート・ドライバ回路部内を順次伝送される。スタート・パルス信号がON信号を出力するゲート線を選択し、イネーブル信号がゲート信号の出力制御を行うことによって、各ゲート線において順次ON信号が出力される。
【0026】
複数のソース・ドライバIC120は、表示データの伝送のためにカスケード接続されている。つまり、各ソース・ドライバIC120のための表示データが、ソース・ドライバIC120間において伝送される。表示データは、基板上に形成された配線を介して、隣接するソース・ドライバIC120間を伝送される。タイミング・コントローラ105からの制御信号152及び表示データ153は、ソース・ドライバ回路部103の最も端に配置されたソース・ドライバIC120aに入力される。入力された表示データ及び制御信号は、ソース・ドライバIC120間の基板上伝送配線と各ソース・ドライバIC120を介して、後段のソース・ドライバIC120に伝送される。尚、カスケード接続されるソース・ドライバICは、パネル101の基板上に限らず、別の基板上に配置することも可能である。
【0027】
図2は、本形態におけるソース・ドライバIC120の構成を示す回路ブロック図である。図2において、201はシフトレジスタ部、202は表示データ・ラッチ部、203は入力ラッチ、204は出力ラッチ、205はDA変換回路部である。表示データ・ラッチ部202は、複数のラッチ206を備えており、各ラッチ206は各信号線に出力する表示データをラッチする。
【0028】
シフトレジスタ部201に、外部から、クロック信号251及びスタート・パルス信号252が入力される。表示データ253は入力ラッチ203に入力される。このほかに、ソース・ドライバICには表示制御信号254が入力される。表示制御信号は、DA変換タイミングや、基準電圧信号などの制御を行う。これら信号は、カスケード接続されたソース・ドライバIC120間を、基板上配線を介して伝送される。
【0029】
シフトレジスタ部201に入力されたスタート・パルス信号252は、シフトレジスタ部201内において、クロック信号251に従って順次伝送される。シフトレジスタ部201の順次出力は、表示データ・ラッチ部202の各ラッチ206に入力される。表示データ253は、タイミング調整のために入力ラッチ203によりラッチされた後、表示データ・ラッチ部202に入力される。表示データ・ラッチ部202において、順次伝送されるシフトレジスタ部201からの出力に従って、各ラッチ206が表示データを順次ラッチする。
【0030】
全てのラッチ206が表示データをラッチすると、次段のソース・ドライバICに対し、クロック信号261、スタート・パルス信号262、表示データ263を転送する。表示データ263は、典型的には、R,G,B各6〜8ビット分の2値データで構成される。出力ラッチ204は、次段における表示データ取り込みタイミングのマージン確保のために、タイミング調整を行う。全てのソース・ドライバICによるラッチ処理が終了すると、DA変換部205によって、液晶表示パネルに画像表示するために変換されたアナログ信号である画像表示信号264が、各信号線に同時に出力される。1水平期間の表示が終了した後、ゲート・ドライバ回路部101によって表示する画素行の選択が行われ、前記処理が繰り返される。
【0031】
図3は、本形態におけるタイミング・コントローラ105の概略構成を示すブロック図である。タイミング・コントローラ105は、画像表示信号の逆スキャンを可能とするため、表示データの出力順序を入れ替えることができる。図3において、301は入力バッファ、302は出力バッファ、303はタイミング・コントロール部、304はライン・メモリである。外部からの表示データ、同期信号及びスキャン方向制御信号などの制御信号は、入力バッファ301に入力される。
【0032】
タイミング・コントロール部303は、入力バッファ301からこれら信号/データを取得し、必要な出力信号/データを生成するための必要な処理を行う。タイミング・コントロール部303は、入力信号/データに基づいて、ゲート・ドライバ回路部102へ出力する制御信号、及び、ソース・ドライバ回路部103へ出力する制御信号と表示データを生成する。タイミング・コントロール部303は、スキャン方向制御信号に従って、入力された表示データの出力順序の変更処理を行う。
【0033】
正方向スキャンにおいて、タイミング・コントロール部303は、入力表示データと同一の順序で表示データを出力する。一方、逆スキャンにおいて、タイミング・コントロール部303は、1ライン分(1水平周期分)の表示データについて、入力表示データの順序を変更した表示データを生成する。具体的には、1ライン内の各画素データの出力順序は、入力された1ライン内の各画素データと反転された順序とされる。逆スキャンを示すスキャン方向制御信号が入力されると、タイミング・コントロール部303は、ライン・メモリ304を利用して、順序変更処理を行う。
【0034】
コントロール部303は、入力バッファ301から表示データを取得すると、ライン・メモリ304に書き込む。ライン・メモリ304は、1ラインもしくは複数ライン分の表示データを記憶することができる。例えば、1ライン全てのデータが記憶されると、ライン・メモリ304に最後に書き込まれた最後の画素に対応するデータから、順次、表示データがライン・メモリ304から取得される。このように、ライン・メモリ304はスタック・タイプのメモリ(もしくはLIFOメモリ)として機能することができる。画素データの順序を逆にされた表示データは、出力バッファ302から制御信号とともに出力される。
【0035】
尚、ライン・メモリ304を利用した順序変換処理は、タイミング・コントロール部におけるデータ変換処理における適切な工程で行うことができる。出力データの順序を選択するため、タイミング・コントロール部303は、入力された表示データをライン・メモリ304に入力し、スキャン方向制御信号に従って、ライン・メモリ304からデータを取得して反転順序で出力する、あるいは、入力バッファ301から取得したデータを正順序で出力するかを選択することができる。
【0036】
あるいは、スキャン方向制御信号が正順序での出力を指示する場合、ライン・メモリ304に表示データを書き込むことなく、入力バッファ301から取得した表示データを、順序反転することなく出力することができる。メモリへの書き込み処理を省略することで、消費電力もしくはEMIを低下する効果を奏する。あるいは、正スキャン用の表示データを出力する場合、一旦ライン・メモリ304に表示データを記憶した後、入力順序と同じ順序でメモリから読み出すことによって、正順序の表示データを出力するように、タイミング・コントローラ105を構成することも可能である。
【0037】
図4は、タイミング・コントローラ105における動作タイミングの一例を示すタイミング・チャートである。1ライン分の画素データは1024である例が示されている。図4は、正スキャンにおけるタイミング・コントローラ105への表示データの入力タイミング及び表示データの出力タイミングの一例を示している。クロック信号に従って表示データが所定順序でタイミング・コントローラ105に入力されると、所定クロック数経過後に、同一の順序で表示データがタイミング・コントローラ105から出力される。つまり、1番目から1024番目の画素データが入力されると、同様の順序で、1番目から1024番目の画素データが順次出力される。尚、入力と出力の間のシフトクロック数は、設計によって異なる。
【0038】
図5は、逆スキャン・モードにおいて、2ライン分のライン・メモリを備える場合のタイミング例を示している。以下の処理において、全ての処理がクロック信号の立ち上がりエッジに同期して実行される例が示されている。ライン・メモリ304は、第1及び第2のライン・メモリを備える。図5は、タイミング・コントローラ105への入力データ、第1もしくは第2のライン・メモリの入出力部に入力されているデータ、第1のライン・メモリへ記憶されているデータ、第2のライン・メモリへ記憶されているデータ、第1もしくは第2のライン・メモリからのメモリの入出力部に出力されたデータ、そしてタイミング・コントローラ105から出力されているデータのそれぞれのタイミングを示している。
【0039】
501として指示された時間域の処理について説明する。クロック信号(例えば1クロック25ns)に従って所定順序でタイミング・コントローラ105へ入力された1画素データ(例えば「1」と指示されている)は、例えば次のクロック・タイミングにおいて、第1ライン・メモリの入出力部に記憶される。次のクロック・タイミングにおいて、メモリ内に1画素のデータ(「1」)が記憶される。上記処理は、タイミング・コントローラ105への入力順序と同一の順序において、1ライン分の表示データのために繰り返される。第1のライン・メモリは、N番目(Nは自然数)の1ライン分の全てのデータを順次記憶する。
【0040】
一方、N番目ラインのデータ入力/書き込み処理と並列に、第2のライン・メモリからの(N−1)番目ライン表示データの書き出し/出力処理が実行される。ライン・メモリから出力されるデータの出力順序は、ライン・メモリへ入力された順序を反転した順序であり、本例においては、1024番目の画素データから出力される。第2のライン・メモリから出力されたデータは、所定クロック(例えば1クロック)後に、出力バッファ302から出力される。
【0041】
第2ライン・メモリからの出力処理が終了し、第1のライン・メモリに1ライン分のデータが記憶されると、502と指示される時間域において、第1のライン・メモリ記憶された順序とは逆の順序で、第1のライン・メモリからN番目ラインの表示データが読み出され、ライン・メモリの入出力部に出力される。出力された表示データは、例えば次のクロック・タイミングで、入力順序の反転順序でタイミング・コントローラ105から出力される。第1のライン・メモリあるいはタイミング・コントローラ105からのデータ出力と並行して、タイミング・コントローラ105もしくは第2のライン・メモリへの(N+1)番目ラインの表示データ入力処理が行われる。
【0042】
時間域502において、(N+1)番目ラインのデータがタイミング・コントローラ105に入力されると、入力順序と同じ順序で、第2のライン・メモリに記憶される。この処理は、第1のライン・メモリからの上記N番目ラインデータの読み出し処理と並行して実行される。1ライン分の表示データが記憶されると、入力とは逆の順序で、第2のライン・メモリから表示データが出力される。以下、後段のラインについて同様の処理が繰り返される。2ライン分のライン・メモリを備えている場合、ライン・メモリへの書き込み/読み出しタイミングは、他の処理と同様に、クロックの立ち上がりもしくは立下りエッジの一方に同期して実行することができる。尚、3ライン以上のメモリを備えることが可能である。
【0043】
図6は、逆スキャン・モードにおいて、1ライン分のライン・メモリを備える場合のタイミングを示している。図6は、タイミング・コントローラ105への入力データ、ライン・メモリの入出力部への入力データ、メモリに記憶されているデータ、読み出し/書き込みアドレス、ライン・メモリからのメモリの入出力部へ出力されたデータ、そしてタイミング・コントローラ105から出力されているデータのそれぞれのタイミングを示している。
【0044】
601として指示される時間域において、クロック信号(例えば1クロック25ns)の立ち上がりエッジに従って1画素データ(例えば「1」で指示される画素データ)がタイミング・コントローラ105へ入力されると、例えば次の立ち上がりエッジ・タイミングで、ライン・メモリの入出力部にそのデータが書き込まれる。各画素データの書き込みの順序は、タイミング・コントローラ105への入力順序と同一である。次の立ち上がりエッジ・タイミングで、ライン・メモリに画素データ「1」の書き込み処理がなされ、メモリ内に記憶される。このとき、アドレス・データはアドレス値「1」(表示データの参照符号と異なる)を示している。
【0045】
本形態は1ライン分のメモリ領域しか備えていないので、ライン・メモリへの入力処理の前に、同一アドレスから、前ラインの画素データを出力する。従って、N番目ラインのデータ入力/書き込み処理と並列に、(N−1)番目ラインのデータ読み出し/出力処理が実行される。ライン・メモリからの読み出し処理は、書き込み処理の半クロック前のタイミングで実行される。書き込み処理が立ち上がりエッジのタイミングで実行される場合、一つ前の立下りエッジのタイミングで同一アドレスからデータが読み出される。
【0046】
図6の601領域を参照すれば、アドレス「1」に記憶されていた(N−1)番目ラインの「1024」画素データが、N番目ラインの「1」画素データがメモリに記憶される反クロック前に出力されている。以下、アドレス値はアップ・カウントされ、タイミング・コントローラ105への表示データの入力順序と同一の順序で、N番目ラインの各画素データがライン・メモリに書き込まれる。この処理と並列して、(N−1)番目ラインの各画素データがライン・メモリから読み出される。
【0047】
読み出し順序は、書き込み順序を反転した順序である。このように、本例において、メモリ書き込み/読み出し処理は、他の動作周波数の2倍の周波数で実行される。また、1ラインのデータがM個の画素データ(Mは自然数)を有する場合、(N−1)番目ライン(Nは自然数)のk番目データ(kは自然数)が記憶された領域に、N番目ラインの(M+1−k)番目データが記憶される。このような構成とすることで、1ライン分のメモリ領域に、順次、各ラインの表示データを記憶することができる。
【0048】
(N−1)番目ラインの表示データの読み出し/出力処理と、N番目ライン表示データの入力/書き込み処理が終了すると、602と指示される時間において、次ラインの表示データに関する処理が実行される。タイミング・コントローラ105へは(N+1)番目ラインの表示データが入力され、N番目ライン表示データが出力される。アドレス値は、前ライン書き込み/読み出し処理とは逆にダウン・カウントされる。このように、アドレスのカウント方向を処理ラインごとに入れ替えることによって、1ライン表示データのメモリへの書き込み順序と読み出し順序を反転することができる。以下、上記処理を繰り返すことによって、反転された順序の表示データをソース・ドライバ回路部103へ出力する。尚、本形態においては1ライン分の領域のみ有しているが、例えば、1ラインから2ラインの間分のメモリ領域を備え、一部のメモリ領域を重複して使用することが可能である。
【0049】
本実施の形態によれば、表示データ伝送のためにカスケード接続されたソース・ドライバICを備える表示装置において、タイミング・コントローラの端子数あるいは配線の増加を伴うことなく、正スキャンもしくは逆スキャンを行うことができる。
【0050】
【発明の効果】
本発明によれば、表示データが駆動回路部間を伝送される表示装置において、表示データ伝送方向の切り替えを効果的に行うことが可能となる。
【図面の簡単な説明】
【図1】本実施の形態における液晶表示装置の概略構成を示すブロック図である。
【図2】本実施の形態におけるソース・ドライバICの概略構成を示す回路ブロック図である。
【図3】本実施の形態におけるタイミング・コントローラの概略構成を示す回路ブロック図である。
【図4】本実施の形態におけるタイミング・コントローラの動作タイミングを示すタイミング・チャートである。
【図5】本実施の形態におけるタイミング・コントローラの動作タイミングを示すタイミング・チャートである。
【図6】本実施の形態におけるタイミング・コントローラの動作タイミングを示すタイミング・チャートである。
【符号の説明】
100 液晶表示装置、101 液晶表示パネル、102 ゲート・ドライバ回路部、103 ソース・ドライバ回路部、104 制御回路部、105 タイミング・コントローラ、106 電源回路部、201 シフトレジスタ部、202表示データ・ラッチ部、203 入力ラッチ、204 出力ラッチ、205 DA変換回路部、206 ラッチ、301 入力バッファ、302 出力バッファ、303 タイミング・コントロール部、304 ライン・メモリ
Claims (9)
- 複数の画素を有し、画像表示信号に従って画像を表示する表示パネルと、
入力された表示データに基づいて前記表示パネルに前記画像表示信号を出力する複数の表示駆動回路を有する、表示駆動回路群と、
前記表示駆動回路群に前記表示データを出力する制御回路と、を備え、
前記表示駆動回路群に入力された表示データは、前記表示駆動回路間を順次伝送され、
前記制御回路は、所定画素分の表示データを反転された順序で前記表示駆動回路群へ出力する、表示装置。 - 前記表示装置はさらにメモリを備え、
前記制御回路は、前記反転された表示データを生成するために、外部から入力された表示データの前記メモリへの書き込み順序と反転された順序で前記メモリから表示データを読み出す、請求項1に記載の表示装置。 - 前記制御回路は、外部から入力される制御信号に基づいて、前記表示データの出力順序を反転して出力する、もしくは反転することなく出力する、請求項1に記載の表示装置。
- 前記制御回路は、前記表示データを反転することなく出力する場合、前記メモリへの表示データの書き込みを行うことなく表示データを出力する、請求項3に記載の表示装置。
- 前記メモリは、少なくとも1ライン分のメモリ領域を備え、
(N−1)番目ラインの表示データの前記メモリへの書き込み領域とN番目ラインの表示データの前記メモリへの書き込み領域とは少なくとも一部において重複し、
前記N番目ラインの表示データの前記メモリへの書き込み処理と、前記(N−1)番目ラインの表示データの前記メモリからの読み出し処理は並行して行われる、請求項2に記載の表示装置。 - 前記メモリは、少なくとも2ライン分のメモリ領域を備え、
N番目ラインの表示データは第1のメモリ領域へ書き込まれ、(N+1)番目ラインの表示データは第2のメモリ領域へ書き込まれる、請求項2に記載の表示装置。 - 前記所定画素分の表示データは1ライン分の表示データである、請求項1に記載の表示装置。
- 表示データの順次伝送のためにカスケード接続された複数の表示駆動回路を備える表示装置のための表示制御回路であって、
メモリと、
外部から入力された1ラインの表示データの前記メモリへの書き込み順序と反転された順序で前記メモリから表示データを読み出す制御回路と、
前記制御回路から取得した反転された順序の表示データを前記表示駆動回路群へ出力する出力回路と、を有する表示制御回路。 - 複数の画素を有し、画像表示信号に従って画像を表示する表示パネルと、
入力された表示データに基づいて前記表示パネルに前記画像表示信号を出力する複数の表示駆動回路を有する、表示駆動回路群と、
前記表示駆動回路群に表示信号を出力する制御回路と、を備え、
前記表示駆動回路群に入力された表示データは、前記表示駆動回路間を順次伝送され、
前記制御回路は、制御信号に基づいて、外部から入力された表示データの入力順序と同一の順序もしくは逆の順序の出力を選択する、表示装置。
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